DE4015472A1 - Speicherzellenschaltkreis mit zwei oder mehr kondensatoren zum speichern von daten und betriebsverfahren fuer diesen - Google Patents
Speicherzellenschaltkreis mit zwei oder mehr kondensatoren zum speichern von daten und betriebsverfahren fuer diesenInfo
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Description
Die Erfindung bezieht sich allgemein auf eine dynamische Speichereinrichtung
mit wahlfreiem Zugriff und insbesondere auf einen
Speicherzellenschaltkreis mit Kondensatoren zum Speichern von
Daten und ein Betriebsverfahren für diesen. Die Erfindung ist
insbesondere auf eine dynamische Speichereinrichtung mit wahlfreiem
Zugriff anwendbar, die zum Speichern von Daten in einem
Zahlensystem der Basis N geeignet ist.
Fig. 19 zeigt ein Blockdiagramm, das einen bekannten herkömmlichen
DRAM darstellt. Eine derartige Einrichtung ist z. B. in IEEE 1985
International Solid-State Circuits Conference, S. 252 bis 253
gezeigt. Bezüglich der Fig. 19 umfaßt der DRAM ein Speicherfeld 51
mit Speicherzellen zum Speichern von Datensignalen, einen Zeilenadreßpuffer
52 und einen Spaltenadreßpuffer 53, an die Signale
zum Auswählen einer Speicherzelle angelegt werden, einen Zeilendekoder
54 und einen Spaltendekoder 55 zum Dekodieren der Adreßsignale,
einen mit dem Speicherfeld 51 verbundenen Leseverstärker
56 zum Verstärken von in den Speicherzellen gespeicherten Signalen,
einen mit dem Leseverstärker 56 verbundenen Ein/Ausgabepuffer 57
zum Austauschen von Daten mit der Umgebung, und einen von externen
Signalen, wie z. B. Taktsignalen, Chip-Auswahlsignalen und Schreib/
Lese-Steuersignalen abhängigen Steuerschaltkreis 58 zum Steuern
des DRAM.
Fig. 19 zeigt auch ein schematisches Diagramm einer Speicherzelle
eines herkömmlichen DRAM. Bezüglich der Fig. 19 umfaßt die Speicherzelle
einen Tranistor 60 und einen Kondensator 61. Die Gateelektrode
des Transistors 60 ist mit einer Wortleitung WL und eine
Elektrode mit einer Bitleitung BL verbunden. Der Kondensator 61
ist mit der anderen Elektrode des Transistors 60 verbunden.
Unter Bezugnahme auf die Fig. 19 wird im weiteren die Schreib/
Leseoperation des herkömmlichen DRAM beschrieben. Zuerst werden
Adreßsignale zum Auswählen einer Speicherzelle von außen an den
Zeilenadreßpuffer 52 und den Spaltenadreßpuffer 53 angelegt.
Die an den Zeilenadreßpuffer 52 und den Spaltenadreßpuffer 53
angelegten Adreßsignale werden vom Zeilendekoder bzw. dem Spaltendekoder
dekodiert. Folglich werden eine Wort- und eine Bitleitung
festgelegt und damit eine Speicherzelle ausgewählt. Beim Schreiben
wird ein extern angelegtes Eingabedatum über den Ein/Ausgabepuffer
57 in die Speicherzelle eingeschrieben. Genauer gesagt schaltet
der Transistor 60 in Abhängigkeit von einem Signal auf der Wortleitung
WL durch und die Ladungen der ausgewählten Bitleitung
werden im Kondensator 61 gespeichert, womit die Schreiboperation
vervollständigt ist. Beim Lesen wird wie beim Schreiben eine
Wortleitung in Abhängigkeit von einem extern angelegten Adreßsignal
festgelegt und die die Daten speichernden Speicherzelle wird ausgewählt.
Anschließend schaltet der Transistor 60 in Abhängigkeit von
dem Signal auf der Wortleitung WL durch und die Ladungen im Kondensator
61 werden auf die Bitleitung BL übertragen. Die Änderung des
Potentiales auf der Bitleitung BL wird vom Leseverstärker 56 verstärkt.
Die gespeicherten Ladungen werden als Ausgabedaten über
den Ein/Ausgabepuffer 57 ausgelesen.
Bei dem in Fig. 19 gezeigten herkömmlichen dynamischen RAM umfaßt
eine Speicherzelle, einen Transistor und einen Kondensator wie
oben beschrieben worden ist. Daher können nur zwei Pegel, d. h.,
H-Pegel und L-Pegel, der Daten verarbeitet werden. Es ist daher
ein Verfahren zum Speichern von drei oder mehr verschiedenen
Ladungspegeln in einer Speicherzelle vorgeschlagen worden. Durch
Steuerung der Spannung für das Schreiben in eine Speicherzelle,
so daß die Spannung drei oder mehr verschiedene Pegel aufweist,
können nämlich drei oder mehr verschiedene Daten in einem Kondensator
gespeichert werden. Durch Bereitstellen von Speicherzellen
mit einem Transistor und einem Kondensator im DRAM kann damit
eine Datenverarbeitung zur Basis N verwirklicht werden, wie dies
z. B. in IEEE 1988 Custom Integrated Circuits Conference,
S. 4.4.1-4.4.4 beschrieben wurde. Entsprechend dieser Methode ist
es jedoch sehr schwierig, Daten mit drei oder mehr verschiedenen
Pegeln in einen Kondensator einzuschreiben. Es muß ein Schaltkreis
zum Teilen einer Signalspannung in drei oder mehr Signalpegel neu
geschaffen werden, um Daten einzuschreiben. Damit wird die Schaltung
als Ganzes kompliziert.
Wenn das Dateneinschreiben mit einer drei oder mehr Spannungspegel
unterteilten Signalspannung ausgeführt wird, ist das Auslesen
der Daten schwieriger wie für den Fall, daß die Signalspannung in
zwei Spannungspegel unterteilt ist.
Aufgabe der Erfindung ist es, die Speicherkapazität pro Einheitsfläche
bei einer dynamischen Speichereinrichtung mit wahlfreiem
Zugriff zu erhöhen. Ferner sollen Daten, die in einem System zur
Basis N dargestellt sind, in einer Speicherzelle in einer dynamischen
Speichereinrichtung mit wahlfreiem Zugriff gespeichert
werden. Weiterhin ist es Aufgabe der Erfindung, Daten, die in
einem System zur Basis N dargestellt sind, in einfacher Weise ohne
komplizierte Schaltung in einer dynamischen Speichereinrichtung
mit wahlfreiem Zugriff zu speichern. Ferner sollen Daten, die von
einer CPU verarbeitet werden sollen, die Daten in einer Darstellung
zur Basis N bearbeitet, in einer Speicherzelle in einer dynamischen
Speichereinrichtung mit wahlfreiem Zugriff gespeichert werden.
Weiterhin soll die Genauigkeit beim Datenlesen in einer dynamischen
Speichereinrichtung mit wahlfreiem Zugriff verbessert werden.
Der erfindungsgemäße Speicherzellenschaltkreis für einen dynamischen
Speicher mit wahlfreiem Zugriff umfaßt erste und zweite
Wortleitungen, eine Bitleitung, einen ersten und einen zweiten
Kondensator zum Speichern von Datensignalen, eine erste Schalteinrichtung,
die zwischen die Bitleitung und den ersten Kondensator
geschaltet ist und in Abhängigkeit vom ersten Signal auf
der ersten Wortleitung arbeitet, und eine zweite Schalteinrichtung,
die über die erste Schalteinrichtung zwischen die Bitleitung und
den zweiten Kondensator geschaltet ist und in Abhängigkeit vom
zweiten Signal auf der zweiten Wortleitung arbeitet.
Entsprechend einem zweiten Aspekt der Erfindung umfaßt der Speicherzellen
schaltkreis für den dynamischen Speicher mit wahlfreiem
Zugriff eine Wortleitung, eine Bitleitung, einen ersten und einen
zweiten Kondensator zum Speichern von Datensignalen, eine erste
Schalteinrichtung, die zwischen die Bitleitung und den ersten
Kondensator geschaltet ist und in Abhängigkeit von ersten und
zweiten Signalen auf der Wortleitung arbeitet, und eine zweite
Schalteinrichtung, die über die erste Schalteinrichtung zwischen
die Bitleitung und den zweiten Kondensator geschaltet ist und in
Abhängigkeit vom ersten Signal auf der Wortleitung arbeitet.
Beim Betrieb können drei oder mehr verschiedene Daten in einer
Speicherzelle gespeichert werden, ohne daß eine Schaltung zum
Steuern des Spannungspegels der einzuschreibenden Datensignale
erforderlich ist, da jede der Speicherzellen des dynamischen RAMs
zwei oder mehr Transistoren und zwei oder mehr Kondensatoren
umfaßt.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich
aus der Beschreibung von Ausführungsbeispielen anhand der Figuren.
Von den Figuren zeigen:
Fig. 1 ein schematisches Diagramm einer Speicherzelle in einem
DRAM entsprechend einer ersten Ausführung der Erfindung;
Fig. 2 ein Blockdiagramm, das ein Beispiel eines DRAM zeigt,
auf den die Speicherzelle der Fig. 1 angewandt wird;
Fig. 3 die Entsprechung zwischen den Zuständen der in Fig. 1
gezeigten Speicherzelle und Ein/Ausgabedaten;
Fig. 4A, 4B Zeitdiagramme zur Darstellung einer Schreiboperation
der in Fig. 1 gezeigten Speicherzelle;
Fig. 5 ein Blockdiagramm, das die Struktur des in Fig. 2
gezeigten Schreibsteuerschaltkreises darstellt;
Fig. 6 zeigt den Betrieb des in Fig. 5 dargestellten Schreib
steuerschaltkreises;
Fig. 7 ein schematisches Diagramm der Struktur des in Fig. 2
gezeigten Bitleitungsspannungs-Steuerschaltkreises;
Fig. 8 den Betrieb des in Fig. 7 dargestellten Bitleitungsspannungs-
Steuerschaltkreises;
Fig. 9A, 9B Zeitdiagramme, die eine Datenleseoperation der in
Fig. 1 dargestellten Speicherzelle zeigen;
Fig. 10 ein Blockdiagramm zur Darstellung einer Struktur des in
Fig. 2 gezeigten Leseverstärkers 7;
Fig. 11 einen Querschnitt einer Ausführung, bei der die zwei in
der Speicherzelle der Fig. 1 enthaltenen Kondensatoren
einen Kondensator vom Grabentyp bzw. einen Kondensator
vom Stapeltyp umfassen;
Fig. 12A bis 12G Querschnitte des Herstellungsprozesses der in
Fig. 11 dargestellten Speicherzelle;
Fig. 13 einen Querschnitt einer Ausführung, bei der die in der
Speicherzelle der Fig. 1 enthaltenen Kondensatoren beide
vom Grabentyp sind;
Fig. 14 ein schematisches Diagramm einer DRAM-Speicherzelle, das
eine zweite Ausführung der Erfindung darstellt;
Fig. 15 ein Blockdiagramm eines DRAM, auf den die Speicherzelle
der Fig. 14 angewandt ist;
Fig. 16A, 16B Zeitdiagramme zur Darstellung einer Schreiboperation
der in Fig. 14 gezeigten Speicherzelle;
Fig. 17A, 17B Zeitdiagramme zur Darstellung einer Leseoperation
der in Fig. 14 gezeigten Speicherzelle;
Fig. 18 ein Blockdiagramm, das den Zustand der Speicherzelle
beim Lesen der Ausgabedaten aus der in Fig. 14 dargestellten
Speicherzelle zeigt; und
Fig. 19 ein Blockdiagramm eines herkömmlichen DRAMs und einer
Speicherzelle dieses DRAMs.
Bezüglich der Fig. 1 umfaßt die Speicherzelle Transistoren 1 und 2
und Kondensatoren 3 und 4. Eine Elektrode des Transistors 1 ist mit
einer Bitleitung BL und seine Gateelektrode mit einer Wortleitung
WL 1 verbunden. Die Gateelektrode des Transistors 2 ist mit einer
Wortleitung WL 2 und eine Elektrode mit dem Transistor 1 verbunden.
Die Kondensatoren 3 und 4 sind jeweils mit den anderen Elektroden
der Transistoren 1 und 2 verbunden.
Bezüglich der Fig. 2 umfaßt der DRAM ein Speicherfeld 6 mit Speicherzellen
zum Speichern von Datensignalen, einen Zeilenadreßpuffer
52 und einen Spaltenadreßpuffer 53, an die Adreßsignale zum Auswählen
einer Speicherzelle angelegt werden, einen Zeilendekoder 54
und einen Spaltendekoder 55 zum Dekodieren der Adreßsignale, einen
Treiber 5 zum Anheben von einer oder beiden Wortleitungen entsprechend
dem Datensignal auf der Basis des vom Zeilendekoder 54 dekodierten
Signales und dem Schreibsteuersignal, einen mit dem Speicherfeld
6 verbundenen Leseverstärker 7 zum Verstärken von in den
Speicherzellen gespeicherten Signalen, einen Ein/Ausgabepuffer 57,
der mit dem Leseverstärker 7 verbunden ist, zum Austauschen von
Daten mit der Umgebung, einen mit dem Ein/Ausgabepuffer 57 verbundenen
Bitleitungsspannungs-Steuerschaltkreis 8, der vom vom Ein/
Ausgabepuffer 57 eingegebenen Datensignal abhängig ist, zum Steuern
der an die Bitleitung anzulegenden Spannung, einen von externen
Signalen, wie Taktsignalen, Chip-Auswahlsignalen, Schreib/
Lesesteuersignalen abhängigen Steuerschaltkreis 9 zum Steuern des
DRAMs, und einen Schreibsteuerschaltkreis 10 zum Anlegen eines
Schreibsteuersignales an den Treiber 5.
Bezüglich der Fig. 3 können fünf verschiedene Daten in einer
Speicherzelle des erfindungsgemäßen Speicherzellenschaltkreises
gespeichert werden. In der Tabelle stellen (a) bis (f) die entsprechenden
Pegel der Ein/Ausgabedaten dar.
Fig. 4A stellt ein Zeitdiagramm dar, das die Schreiboperation der
in Fig. 3 gezeigten Daten (a), (c), (d) und (f) illustriert, und
Fig. 4B stellt ein Zeitdiagramm dar, das die Schreiboperation der
in Fig. 3 gezeigten Daten (b) und (e) illustriert.
Im folgenden wird die erfindungsgemäße Schreiboperation unter
Bezugnahme auf die Fig. 3, 4A und 4B beschrieben. Falls die einzuschreibenden
Daten gleich 2, 0 und -2 sind (entsprechend (a), (c),
(d) und (f) der Fig. 3) fallen bezüglich der Fig. 4A die Zeilenadreß-
Abtastsignale (im weiteren zur Vereinfachung als RAS
bezeichnet) und im ersten Zyklus gleichzeitig ab und
die Wortleitungen WL 1 und WL 2 werden gleichzeitig ausgewählt.
Anschließend steigt ein Spaltenadress-Abtastsignal (im weiteren
als CAS bezeichnet) an und die Bitleitung BL wird ausgewählt.
Folglich werden dieselben Daten (H oder L) in die Kondensatoren 3
und 4 eingeschrieben. Anschließend fällt im zweiten Zyklus das
Signal erneut ab und die Wortleitung WL 1 wird ausgewählt,
das Signal fällt ab und die Bitleitung BL wird ausgewählt,
so daß das Datum (H oder L) in den Kondensator 3 eingeschrieben
wird. Dadurch können Daten unabhängig voneinander in den Kondensator
4 eingeschrieben werden. Nun wird das Schreiben entsprechender
Daten beschrieben. Falls das Eingabedatum gleich +2 ist,
wird die Bitleitung BL als Reaktion auf das Abfallen des Signales
CAS im ersten Zyklus auf den H-Pegel gesetzt. Folglich werden die
Kondensatoren 3 und 4 beide mit Ladungen des H-Pegels geladen.
Im zweiten Zyklus wird die Bitleitung BL als Reaktion auf das
Abfallen des Signales CAS auf den H-Pegel gesetzt. Da wie oben
beschrieben worden ist nur der Transistor 1 leitend ist, wird in
diesem Fall nur der Kondensator 3 mit den Ladungen des H-Pegels
aufgeladen. Falls das Eingabedatum gleich +2 ist, werden damit
die Kondensatoren 3 und 4 beide mit dem elektrischen Ladungen
des H-Pegels aufgeladen.
Falls das Eingabedatum gleich 0 ist, wird die Bitleitung BL als
Reaktion auf das Abfallen des Signales im ersten Zyklus auf den
H- oder L-Pegel gesetzt. Folglich werden die Kondensatoren 3 und
4 mit den elektrischen Ladungen des H- oder L-Pegels geladen.
Falls die Kondensatoren 3 und 4 im ersten Zyklus mit elektrischen
Ladungen des H-Pegels geladen worden sind, wird im zweiten Zyklus
die Bitleitung BL als Reaktion auf den Abfall des Signales CAS
auf den L-Pegel gesetzt. Folglich wird der Kondensator 3 mit
elektrischen Ladungen des L-Pegels geladen.
Falls die Kondensatoren 3 und 4 im ersten Zyklus mit elektrischen
Ladungen des L-Pegels geladen werden, wird die Bitleitung BL auf
den H-Pegel gesetzt. Folglich wird der Kondensator 3 mit den elektrischen
Ladungen des H-Pegels geladen. Falls das Eingabedatum 0
ist, werden die Kondensatoren 3 und 4 mit elektrischen Ladungen
jeweils verschiedener Pegel geladen.
Falls das Eingabedatum gleich -2 ist, wird die Bitleitung BL im
ersten und im zweiten Zyklus im Gegensatz für den Fall +2 auf
den L-Pegel gesetzt. Folglich werden die Kondensatoren 3 und 4
mit elektrischen Ladungen des L-Pegels geladen. Falls die Eingabedaten
gleich +1 und -1 sind (entsprechend (b) und (e) der Fig. 3),
wird das Signal im ersten und zweiten Zyklus ständig auf nicht
leitend gehalten und das Schreiben wird nur vom Signal ausgeführt.
Mit anderen Worten wird das Schreiben nur für den Kondensator
3, aber nicht für den Kondensator 4 ausgeführt. Ladungen des
H- und L-Pegels können durch eine Hintereinanderausführung der
Operationen frei in die zwei Kondensatoren eingeschrieben werden.
Genauer gesagt wird die Bitleitung BL als Reaktion auf den Abfall
des Signales CAS im ersten Zyklus auf den H-Pegel gesetzt, falls
das Eingabedatum gleich +1 ist. Zu diesem Zeitpunkt wird nur der
Kondensator 3 mit elektrischen Ladungen des H-Pegels geladen, da
nur der Transistor 1 leitend ist. Im zweiten Zyklus wird die Bitleitung
BL als Reaktion auf das Abfallen des Signales CAS auf den
H-Pegel gesetzt und nur der Kondensator 3 wird mit elektrischen
Ladungen des H-Pegels geladen.
Falls das Eingabedatum gleich -1 ist, wird die Bitleitung BL als
Reaktion auf das Abfallen des Signales CAS im ersten Zyklus auf
den L-Pegel gesetzt. Folglich wird nur der Kondensator 3 mit den
Ladungen des H-Pegels geladen. Auch im zweiten Zyklus wird die
Bitleitung BL als Reaktion auf das Abfallen des Signales CAS auf
den L-Pegel gesetzt und nur der Kondensator 3 wird auf den L-Pegel
aufgeladen. Auf diese Weise werden Daten nur im Kondensator 3
gespeichert, falls das Eingabedatum gleich +1 oder -1 ist.
Wie oben beschrieben worden ist, werden die Daten +2, +1, 0, -1
und -2 in den in Fig. 1 gezeigen Speicherzellen gespeichert.
Nach dem Schreiben der Daten in die Speicherzelle wird in einem
(nicht gezeigten) getrennt vorbereiteten Speicherbereich gespeichert,
ob beim Schreiben beide Signale und oder nur das
Signal angelegt werden soll.
Bezüglich der Fig. 5 umfaßt der Schreibsteuerschaltkreis 10 einen
-Steuerbereich 501 zum Steuern des Signales und einen
-Steuerbereich 502 zum Steuern des Signales . Der RAS 1-
Steuerbereich 501 weist einen -Puffer 215 auf, an den das
Signal angelegt wird.
Der -Steuerbereich 502 umfaßt Transistoren 201, 202, 203 und
204 mit verschiedenen Schwellenspannungen, deren Gateelektroden
mit den entsprechenden Anschlüssen verbunden sind, einen AND-
Schaltkreis 205, der ein Signal zwischen der Spannungsversorgung
Vcc und dem Transistor 201 und ein Signal zwischen den Transistoren
201 und 202 empfängt, einen NOR-Schaltkreis 206, der
dieselben Signale wie der AND-Schaltkreis 205 empfängt, einen
OR-Schaltkreis 207, der die Ausgangssignale des AND-Schaltkreises
205 und des NOR-Schaltkreises 206 empfängt, einen AND-Schaltkreis
208, der ein Signal zwischen den Transistoren 202 und 203 und ein
Signal zwischen den Transistoren 203 und 204 empfängt, einen
NOR-Schaltkreis 209, der dieselben Schaltkreise wie der AND-
Schaltkreis 208 empfängt, einen OR-Schaltkreis 210, der die
Ausgangssignale des AND-Schaltkreises 208 und des NOR-Schaltkreises
210 empfängt, einen AND-Schaltkreis 211, der die Ausgangssignale
der OR-Schaltkreise 207 und 210 empfängt, einen NOR-Schaltkreis
212, der dieselben Signale wie der AND-Schaltkreis 211 empfängt,
einen OR-Schaltkreis 213, der die Ausgangssignale des AND-Schaltkreises
211 und des NOR-Schaltkreises 212 empfängt, einen AND-
Schaltkreis 214, der das Ausgangssignal des OR-Schaltkreises 213
und das Ausgangssignal des RAS-Puffers 215 empfängt, einen Schalt
bereich 216, der mit dem AND-Schaltkreis 214 verbunden ist, zum
Erzeugen eines Signales RAS 2 auf der Basis der Ausgangssignales
vom AND-Schaltkreis 214 und der von einem Steuerschaltkreis 9
angelegten Steuersignale CY 1 und CY 2.
Eine Elektrode des Tranistors 201 ist mit der Spannungsversorgung
Vcc und die andere Elektrode mit einer Elektrode des Transistors
202 verbunden. Die andere Elektrode des Transistors 202 ist mit
einer Elektrode des Transistors 203 und die andere Elektrode des
Transistors 203 mit einer Elektrode des Transistors 204 verbunden.
Die andere Elektrode des Tranistors 204 ist geerdet. Die Schwellenspannungen
der Transistoren 201, 202, 203 und 204 betragen 4,5 V,
3,5 V, 2,0 V bzw. 0,5 V.
Unter Bezugnahme auf die Fig. 5 und 6 wird nun der Betrieb des
-Steuerbereiches 502 beschrieben. Die den Eingangsdaten +2,
+1, 0, -1 und -2 entsprechenden Eingangssignalspannungen werden
auf 5 V, 4 V, 2,5 V, 1 V bzw. 0 V gesetzt. Falls eine Eingangssignal
mit einer Eingangssignalspannung von 5 V eingegeben wird, schalten
die Transistoren 201, 202, 203 und 204 alle durch. Folglich werden
die Signalspannungen der Signale A, B, C und D alle auf den
L-Pegel gesetzt. Die Signalspannung des Signales E, die über den
AND-Schaltkreis 205, den NOR-Schaltkreis 206 und den OR-Schaltkreis
207 zugeführt wird, erreicht den H-Pegel. Ähnlich erreicht die
Signalspannung des Signales F den H-Pegel. Die Signale E und F
gehen als H-Pegel-Signal durch den AND-Schaltkreis 211, den NOR-
Schaltkreis 212 und den OR-Schaltkreis 213. Das H-Pegel-Signal
vom OR-Schaltkreis 213 wird in den AND-Schaltkreis 214 eingegeben.
Wenn in diesem Zustand ein Signal mit H-Pegel vom RAS-Puffer 214
angelegt wird, wird ein H-Pegel-Signal vom AND-Schaltkreis 214
ausgegeben. In Abhängigkeit von den vom Steuerschaltkreis 9 angelegten
Signalen CY 1 und CY 2 erzeugt der Schaltbereich 216 ein
H-Pegel-Signal im ersten Zyklus und ein L-Pegel-Signal
im zweiten Zyklus.
Falls ein Eingangssignal mit einer Eingangssignalspannung von 4 V
eingegeben wird, schaltet der Transistor 201 nicht durch, sondern
nur die Transistoren 202, 203 und 204. Folglich erreicht die
Signalspannung des Signales A den H-Pegel, während die Signalspannungen
der Signale B, C und D den L-Pegel erreichen. Die
Signalspannung des durch den AND-Schaltkreis 205, den NOR-Schaltkreis
206 und den OR-Schaltkreis 207 durchgegangenen Signales E
erreicht damit den L-Pegel. Demgegenüber erreicht die Signalspannung
des durch den AND-Schaltkreis 208, den NOR-Schaltkreis
209 und den OR-Schaltkreis 210 durchgegangenen Signales F den
H-Pegel. Die Signale E und F gehen durch den AND-Schaltkreis 211,
den NOR-Schaltkreis 212 und den OR-Schaltkreis 213 als L-Pegel-
Signal durch. Das Signal mit L-Pegel vom OR-Schaltkreis 213 wird
in den AND-Schaltkreis 214 eingegeben. Falls ein H-Pegel-Signal
vom RAS-Puffer 215 angelegt wird, wird in diesem Zustand ein
L-Pegel-Signal vom AND-Schaltkreis 214 ausgegeben. In Abhängigkeit
von den vom Steuerschaltkreis 9 angelegten Signalen CY 1 und CY 2
erzeugt der Schaltbereich 216 das L-Pegel-Signal sowohl im
ersten als auch im zweiten Zyklus.
Falls ein Eingangssignal mit einer Eingangssignalspannung von 2,5 V
eingegeben wird, schalten die Transistoren 201 und 202 nicht durch,
sondern nur die Transistoren 203 und 204. Folglich erreicht die
Signalspannung der Signale A und B den H-Pegel, während die
Signalspannung der Signale C und D nur den L-Pegel erreichen. Die
Signalspannung des durch den AND-Schaltkreis 205, den NOR-Schaltkreis
206 und den OR-Schaltkreis 207 durchgehenden Signales E
erreicht den H-Pegel. In ähnlicher Weise erreicht die Signalspannung
des Signales F den H-Pegel. Die Signale E und F gehen als H-Pegel-
Signal durch den AND-Schaltkreis 211, den NOR-Schaltkreis 212 und
den OR-Schaltkreis 213. In diesem Fall wird im ersten Zyklus das
Signal auf dem H-Pegel und im zweiten Zyklus auf dem L-Pegel
erzeugt, wie dies auch für eine Eingangssignalspannung von 5 V der
Fall ist.
Falls ein Eingangssignal mit einer Eingangssignalspannung von 1 V
eingegeben wird, schalten die Transistoren 201, 202 und 203 nicht
durch, sondern nur der Transistor 204. Folglich erreicht die
Signalspannung der Signale A, B und C den H-Pegel und die Signalspannung
des Signales D den L-Pegel. Die Signalspannung des
Signales E erreicht damit den H-Pegel und die Signalspannung des
Signales F den L-Pegel. Vom OR-Schaltkreis 213 wird damit ein
L-Pegel-Signal ausgegeben. In diesem Fall wird ein L-Pegel-Signal
sowohl im ersten als auch im zweiten Zyklus erzeugt, wie dies
für eine Eingangssignalspannung von 4 V der Fall ist.
Falls ein Eingangssignal mit einer Eingangssignalspannung von 0 V
eingegeben wird, schalten die Transistoren 201, 202, 203 und 204
nicht durch. Daher befindet sich die Signalspannung der Signale
A, B, C und D auf dem H-Pegel. Die Signalspannung der Signale E
und F erreicht damit den H-Pegel und es wird ein H-Pegel-Signal
vom OR-Schaltkreis 213 ausgegeben. In diesem Fall wird im ersten
Zyklus ein Signal auf dem H-Pegel und im zweiten Zyklus ein
Signal auf dem L-Pegel erzeugt, wie dies für Eingangssignalspannungen
von 5 V und 2,5 V der Fall ist.
Demgegenüber wird das Signal in Abhängigkeit vom Ausgangssignal
des RAS-Puffers 215 angelegt.
Auf diese Weise wird das in den Fig. 4A und 4B gezeigte Datenschreiben
in Abhängigkeit von den erzeugten Signalen und
ausgeführt. Die in Fig. 6 gezeigten Signale und werden
in einem (nicht gezeigten) Speicherschaltkreis im Chip gespeichert.
Der Speicherschaltkreis kann aus einem DRAM, SRAM oder EEPROM
gebildet sein, wobei die Anzahl der Speicherzellen dieselbe ist
wie diejenige bei der vorliegenden Erfindung.
Bezüglich der Fig. 7 umfaßt der Bitleitungsspannungs-Steuerschaltkreis
8 P-Kanal Transistoren 221 und 223 und N-Kanal Transistoren
222 und 224, deren Gates mit einem Eingangsanschluß verbunden sind,
einen P-Kanal Transistor 225 und einen N-Kanal Transistor 226,
deren Gates mit einem Knoten zwischen den Transistoren 221 und 222
verbunden sind, einen P-Kanal Transistor 227 und einen N-Kanal
Transistor 228, deren Gates mit einem Knoten zwischen den Transistoren
223 und 224 verbunden sind, und einen Umschalterschaltkreis
250, der Ausgangssignale von den Ausgangsanschlüssen 229 und 230
empfängt und von einem Steuersignal abhängig ist, zum Umschalten
zwischen den an die Bitleitung im ersten oder zweiten Zyklus anzulegenden
Signalen.
Eine Elektrode des Transistors 221 ist mit der Spannungsversorgung
Vcc und die andere mit einer Elektrode des Transistors 222 verbunden.
Die andere Elektrode des Transistors 222 ist geerdet. In
ähnlicher Weise ist eine Elektrode des Transistors 223 mit der
Spannungsversorgung Vcc und die andere mit einer Elektrode des
Transistors 224 verbunden. Die Transistoren 225 und 226 und die
Transistoren 227 und 228 weisen eine ähnliche Struktur wie die
Transistoren 221 und 222 bzw. die Transistoren 223 und 224 auf.
An einem Knoten zwischen den Transistoren 225 und 226 ist ein
Ausgangsanschluß 229 und an einem Knoten zwischen den Transistoren
227 und 228 ist ein Ausgangsanschluß 230 gebildet.
Die Spannung der Spannungsversorgung Vcc beträgt 5 V, die Schwellenspannungen
der Transistoren 221, 222, 223, 224, 225, 226, 227 und
228 betragen, 1,5 V, 1,5 V, 3,5 V, 3,5 V, 3,5 V, 1,5 V, 3,5 V bzw. 1,5 V.
Die Fig. 8 zeigt den Betrieb der Transistoren im Bitleitungsspannungs-
Steuerschaltkreis 8 der Fig. 7 und die Spannungspegel
der Ausgangssignale. Unter Bezugnahme auf die Fig. 7 und 8 wird
nun der Betrieb des Bitleitungsspannungs-Steuerschaltkreises 8
beschrieben. Die Signalspannungen der den Eingangsdaten +2, +1,
0, -1 und -2 entsprechenden Eingangssignale sind auf 5 V, 4 V, 2,5 V,
1,0 V bzw. 0 V gesetzt. Falls die Eingangssignalspannung 5 V beträgt,
sperrt der Transistor 221 und der Transistor 222 schaltet durch.
Folglich erreicht der Knoten A den L-Pegel. Der Transistor 225
schaltet durch, während der Transistor 226 sperrt. Folglich
erreicht der Ausgangsanschluß 229 den H-Pegel. Demgegenüber sperrt
der Transistor 223 und der Transistor 224 schaltet durch. Folglich
erreicht der Knoten B den L-Pegel. Der Transistor 227 schaltet
durch und der Transistor 228 sperrt. Folglich erreicht der Ausgangsanschluß
230 den H-Pegel.
Falls die Eingangssignalspannung 4 V beträgt, wird dieselbe Operation,
wie oben für den Fall von 5 V beschrieben ist, ausgeführt,
und die Ausgangsanschlüsse 229 und 230 erreichten den H-Pegel.
Falls die Eingangsspannung gleich 2,5 V ist, sperrt der Transistor
221 und der Transistor 222 schaltet durch. Folglich erreicht der
Knoten A den L-Pegel. Der Transistor 225 schaltet durch, während
der Transistor 226 sperrt. Folglich erreicht der Ausgangsanschluß
229 den H-Pegel. Der Transistor 223 schaltet durch, während der
Transistor 224 sperrt. Folglich erreicht der Knoten B den H-Pegel.
Der Transistor 227 sperrt und der Transistor 228 schaltet durch.
Folglich erreicht der Ausgangsanschluß 230 den L-Pegel.
Falls die Eingangsspannung 1,0 V beträgt, schaltet der Transistor
221 durch und der Transistor 222 sperrt. Folglich erreicht der
Knoten A den H-Pegel. Der Transistor 225 sperrt und der Transistor
226 schaltet durch. Folglich erreicht der Ausgangsanschluß 229 den
L-Pegel. Demgegenüber schaltet der Transistor 223 durch und der
Transistor 224 sperrt. Folglich erreicht der Knoten B den H-Pegel.
Der Transistor 225 sperrt und der Transistor 226 schaltet durch.
Folglich erreicht der Ausgangsanschluß 230 den L-Pegel.
Falls die Eingangsspannung 0 V beträgt, wird dieselbe Operation, wie
für den Fall einer Eingangsspannung von 1,0 V, ausgeführt, und die
Ausgangsanschlüsse 229 und 230 werden auf den L-Pegel gesetzt.
Auf diese Weise werden entsprechend den Eingangsdaten +2, +1, 0,
-1 und -2 die Spannungspegel der Ausgangsanschlüsse 229 und 230
des Bitleitungsspannungs-Steuerschaltkreises festgelegt. Es gibt
drei Kombinationen der Potentialpegel an den Ausgangsanschlüssen
229 und 230, nämlich H/H, H/L und L/L. Die Ausgangssignale von
den Ausgangsanschlüssen 229 und 230 werden in dem Umschalterschaltkreis
250 eingegeben. Der vom Signal abhängige Umschalterschaltkreis
250 legt im ersten Zyklus das Ausgangssignal vom
Ausgangsanschluß 229 und im zweiten Zyklus das Ausgangssignal vom
Ausgangsanschluß 230 an die Bitleitung BL an. Auf diese Weise
wird eine Datenschreiboperation ausgeführt.
Die Fig. 9A zeigt ein Zeitdiagramm zum Lesen der in Fig. 3 dargestellten
Ausgabedaten (a), (c), (d) und (f) und die Fig. 9B
ein Zeitdiagramm einer Leseoperation der in Fig. 3 dargestellten
Ausgabedaten (b) und (e).
Bezüglich der Fig. 10 sind Leseverstärker 251 und 252 für die
jeweiligen Bitleitungen gebildet. Die Leseverstärker 251 und 252
werden von Signalen R 1 und R 2 von einem Schaltkreis, der den
Betrieb der Wortleitungen ( und ) beim Schreiben speichert,
gesteuert.
Im folgenden wird unter Bezugnahme auf die Fig. 9A, 9B und 10 die
Leseoperation beschrieben. Zuerst werden in Abhängigkeit von einem
Adreßsignal Daten von einem (nicht gezeigten) Schaltkreis gelesen,
der den Betrieb der Wortleitungen zum Zeitpunkt des Schreibens
speichert. Auf der Basis dieser Daten wird bestimmt, ob das Signal
beim Schreiben angelegt war oder nicht. Falls die Signale
und beim Schreiben beide angelegt waren (entsprechend den
Fällen (a), (c), (d) und (f) der Fig. 3), werden die Daten wie in
Fig. 9A gezeigt gelesen. Genauer gesagt wird in Abhängigkeit vom
Signal R 1 die Wortleitung WL 1 auf den H-Pegel gesetzt. Zur selben
Zeit schaltet der Transistor 253 durch, um den Leseverstärker 251
zu aktivieren. Die im Kondensator 3 gespeicherten Ladungen werden
vom Leseverstärker 251 verstärkt. Anschließend wird in Abhängigkeit
vom Signal R 2 die Wortleitung WL 2 zugeschaltet. Zur selben Zeit
schaltet der Transistor 254 durch, um den Leseverstärker 252 zu
aktivieren. Die im Kondensator 4 gespeicherten Ladungen werden vom
Leseverstärker 252 verstärkt. In Abhängigkeit von den Signalen,
die von den Leseverstärkern 251 und 252 verstärkt worden sind,
ändert sich das Potential auf der Bitleitung BL und nimmt einen
von fünf verschiedenen Werten an. Falls das Ausgabedatum gleich
(a) ist, sind Ladungen vom H-Pegel in den beiden Kondensatoren 3
und 4 beim Schreiben gespeichert worden. Das Potential auf der
Bitleitung BL wird über die Leseverstärker 251 und 252 entsprechend
dem Anstieg der Potentialpegel auf den Wortleitungen WL 1 und WL 2
in Abhängigkeit von den Signalen R 1 und R 2 gelesen. Bei der Leseoperation
wird das Potential V 5, wie bei (a) in Fig. 9A gezeigt
ist, ausgelesen. Falls die Ausgabedaten gleich (c) oder (d) entsprechen,
werden Ladungen mit H- und L-Pegel bzw. Ladungen mit
L- und H-Pegel in den Kondensatoren 3 und 4 beim Schreiben eingespeichert.
Das Potential auf der Bitleitung BL wird über die
Leseverstärker 251 und 252 entsprechend dem Anstieg der Potentialpegel
auf den Wortleitungen WL 1 und WL 2 in Abhängigkeit von den
Signalen R 1 und R 2 gelesen. Bei dieser Leseoperation wird das
Potential V 3, wie in (c) und (d) der Fig. 9A gezeigt ist, ausgelesen.
Falls das Ausgabedatum gleich (f) ist, werden beim Schreiben
Ladungen des L-Pegels in den beiden Kondensatoren 3 und 4 gespeichert.
Diese werden über die Leseverstärker 251 und 252 entsprechend
dem Anstieg der Potentialpegel der Wortleitungen WL 1 und WL 2 in
Abhängigkeit von den Signalen R 1 und R 2 ausgelesen. Bei dieser
Leseoperation wird das Potential V 1, wie bei (f) in Fig. 9A
gezeigt ist, ausgelesen.
Falls nur das Signal beim Schreiben angelegt worden ist
(entsprechend den Fällen (b) und (e) der Fig. 3), wird beim Lesen
nur das Signal R 1 angelegt, wie in Fig. 9B gezeigt ist. Die Wortleitung
WL 1 wird nämlich in Abhängigkeit vom Signal R 1 in den
aktiven Zustand versetzt und der Leseverstärker 251 zur selben
Zeit aktiviert. Folglich werden die im Kondensator 3 gespeicherten
Ladungen verstärkt. Falls das Ausgabedatum gleich (b) ist, werden
beim Schreiben nur Ladungen des H-Pegels im Kondensator 3 gespeichert.
Daher wird das Potential auf der Bitleitung BL über den
Leseverstärker 251 entsprechend dem Anstieg des Potentials auf
der Wortleitung WL 1 in Abhängigkeit vom Signal R 1 gelesen. Bei
dieser Leseoperation wird das Potential V 4 ausgelesen, wie bei (b)
in Fig. 9B gezeigt ist. Auch für das Ausgabedatum (e) werden beim
Schreiben nur Ladungen des H-Pegels im Kondensator 3 gespeichert.
Der Potentialpegel auf der Bitleitung wird durch den Leseverstärker
251 entsprechend dem Anstieg des Potentiales auf der Wortleitung
WL 1 in Abhängigkeit vom Signal R 1 gelesen. Bei dieser Leseoperation
wird das Potential V 2 ausgelesen, wie bei (e) in Fig. 9B gezeigt
ist.
Wie oben beschrieben worden ist, können bei dieser Ausführung fünf
verschiedene Daten in die Speicherzelle eines dynamischen RAMs
geschrieben oder aus dieser gelesen werden. Daher können alle
Daten, die im Binärsystem bearbeitet worden sind, im Fünfer- oder
Vierersystem bearbeitet werden, wodurch die Datenverarbeitungsfähigkeit
erheblich verbessert werden kann. Obwohl bei der
beschriebenen Ausführung zwei Sätze von Transistoren und Kondensatoren
in einer Zelle vorhanden sind, können drei oder mehr Transistoren
und drei oder mehr Kondensatoren in einer Zelle vorhanden
sein. In diesem Fall können Daten, die in einem N-System mit einer
größeren Basis N dargestellt sind, verarbeitet werden. Die Verarbeitung
von Daten im N-System kann auch durch eine Änderung der
Kapazitäten des ersten und zweiten Kondensators verwirklicht
werden.
Nun wird das Herstellungsverfahren für die in Fig. 11 dargestellte
Speicherzelle des DRAMs unter Bezugnahme auf die Fig. 12A bis 12G
beschrieben. Wie in Fig. 12A gezeigt ist, wird ein Siliziumsubstrat
101 durch ein LOCOS-Verfahren (Local Oxidation of Silicon=lokale
Oxidation von Silizium) selektiv oxidiert, um einen isolierenden
Feldoxidfilm 102 zu schaffen. Anschließend wird ein Graben 130 für
einen Grabenkondensator an der gewünschten Stelle auf dem
Si-Substrat 101 gebildet. Eine N-Störstellenschicht 131 wird für
den Grabenkondensator im Graben 130 durch Ionenimplantation
geschaffen.
Wie in Fig. 12B dargestellt ist, wird die gesamte Oberfläche des
Si-Substrates 101 oxidiert, um einen (nicht gezeigten) Gateoxidfilm
zu bilden und einen (nicht gezeigten) ersten Polysiliziumfilm durch
ein CVD-Verfahren (Chemical Vapour Deposition=chemische Dampfabscheidung)
unter vermindertem Druck abzuscheiden. Gewünschte
Muster werden durch Photolithographie und Trockenätzung gebildet,
um einen Gateoxidfilm 141 und eine Elektrode 151 des Grabenkondensators
zu schaffen. Wie in Fig. 12C gezeigt ist, wird anschließend
das gesamte Si-Substrat 101 mit einem ersten (nicht dargestellten)
Zwischenschichtisolierfilm durch ein CVD-Verfahren unter vermindertem
Druck bedeckt und dieser Oxidfilm 160 durch ein RIE-Verfahren
(Reactive Ion Etching=reaktive Ionenätzung) geätzt, wodurch der
tiefe Graben im Bereich des Grabenkondensators mit dem Oxidfilm 161
gefüllt wird.
Wie in Fig. 12D gezeigt ist, wird anschließend die gesamte Oberfläche
des Si-Substrates 101 erneut oxidiert, um einen zweiten
(nicht gezeigten) Gateoxidfilm zu schaffen und es wird ein zweiter
(nicht dargestellter) Polysiliziumfilm auf diesem abgeschieden.
Es werden die gewünschten Muster durch Photolithographie und
Trockenätzung gebildet und Transfergatter 153 und 154, Gateoxidfilme
143 und 144 der Transfergatter und Wortleitungen 155 und
156 geschaffen. Anschließend wird eine Störstellenimplantation 171
ausgeführt, um eine Source und eine Drain des Transistors zu
bilden. Falls ein Transistor mit LDD-Struktur (Lightly Doped
Drain=schwach dotierte Drain) gebildet werden soll, fährt der
Prozeß mit dem Schritt zur Herstellung derselben fort, obwohl
hier eine detaillierte Beschreibung dieses Schrittes unterlassen
wird.
Anschließend wird das Si-Substrat 101 wärmebehandelt, wie in
Fig. 12E dargestellt ist, um Störstellendiffusionsschichten 132,
133, 134 und 135 zu schaffen. Dann wird das gesamte Si-Substrat
101 mittels des CVD-Verfahrens unter reduzierten Druck von eiem
zweiten Zwischenschichtisolierfilm 162 bedeckt und ein erstes
Kontaktloch 181 an der gewünschten Stelle gebildet.
Anschließend wird, wie in Fig. 12F dargestellt ist, ein dritter
Polysiliziumfilm auf der gesamten Oberfläche des Si-Substrates
101 abgeschieden und in eine entsprechende Form gebracht, so daß
ein Speicheranschluß 158 einer Stapelzelle gebildet wird. Der
Speicheranschluß 158 ist über das Kontaktloch 181 mit der Stör
stellendiffusionsschicht 135 im Si-Substrat verbunden.
Danach wird ein dritter Gateoxidfilm 145 auf dem Speicheranschluß
158 durch thermische Oxidation des Si-Substrates 101 geschaffen.
Anschließend wird die gesamte Oberfläche des Si-Substrates 101 mit
einem vierten (nicht gezeigten) Polysiliziumfilm durch das CVD-
Verfahren unter vermindertem Druck bedeckt, gewünschte Muster
werden gebildet und eine Zellenelektrode 191 einer Zelle von
Stapeltyp (Stapelzelle) wird geschaffen.
Nun wird, wie in Fig. 12G dargestellt ist, ein dritter Zwischenschicht
isolierfilm 163 mittels des CVD-Verfahrens unter reduziertem
Druck abgeschieden und ein zweites Kontaktloch 182 an der
gewünschten Stelle geschaffen. Zuletzt wird ein fünfter (nicht
gezeigter) Polysiliziumfilm durch das CVD-Verfahren unter vermindertem
Druck abgeschieden, gewünschte Muster gebildet und
eine Bitleitung 193 der Speicherzelle geschaffen. Obwohl die
entsprechende Beschreibung nicht dargelegt ist, werden Verfahrensschritte
zur Bildung von z. B. Al-Verdrahtungsschichten als Verbindungen
zwischen den Einrichtungen ausgeführt.
Die Fig. 13 stellt einen Querschnitt der Speicherzelle eines DRAMs
in Übereinstimmung mit einer anderen Ausführung der Erfindung dar.
Das Herstellungsverfahren dieser Speicherzelle stimmt mit demjenigen
der in Fig. 11 gezeigten Speicherzelle überein, so daß
deren Beschreibung nicht wiederholt wird. Obwohl ein Grabenkondensator
und ein Stapelkondensator bzw. zwei Grabenkondensatoren
als die zwei Kondensatoren einer Speicherzelle bei der beschriebenen
Ausführung verwendet werden, können auch zwei Stapelkondensatoren
oder Kondensatoren vom Planartyp verwendet werden.
Bezüglich der Fig. 14 umfaßt die Speicherzelle Transistoren 301
und 302 und Kondensatoren 303 und 304. Eine Elektrode des Transistors
301 ist mit der Bitleitung BL und seine Gateelektrode mit
der Wortleitung WL verbunden. Die Gateelektrode des Transistors
302 ist mit der Wortleitung WL und eine Elektrode mit dem Transistor
301 verbunden. Die Kondensatoren 303 und 304 sind mit der
anderen Elektrode der Transistoren 301 bzw. 302 verbunden. Die
Schwellenspannung Va des Transistors 301 und die Schwellenspannung
des Tranistors Vb erfüllen die folgende Gleichung (1).
0<Va<Vb<5 [V] (1)
Bezüglich der Fig. 15 umfaßt der DRAM ein Speicherfeld 306 mit
Speicherzellen zum Speichern von Datensignalen, einen Zeilenadreßpuffer
52 und einen Spaltenadreßpuffer 53, an die Adreßsignale
zum Auswählen einer Speicherzelle angelegt werden, einen
Zeilendekoder 54 und einen Spaltendekoder 55 zum Dekodierer der
Adreßsignale, einen Treiber 305, der von den vom Zeilendekoder 54
dekodierten Signalen und einem Wortleitungsspannungs-Steuersignal
abhängig ist, zum Steuern der Spannung auf der Wortleitung, einen
mit dem Speicherfeld 306 verbundenen Leseverstärker 307 zum Verstärken
der in den Speicherzellen gespeicherten Signalen, einen
mit dem Leseverstärker 307 verbundenen Ein/Ausgangspuffer 57 zum
Austauschen von Daten mit der Umgebung, einen Bitleitungsspannungs-
Steuerschaltkreis 8, der mit dem Ein/Ausgangspuffer 57 verbunden
und von den vom Ein/Ausgangspuffer 57 eingegebenen Datensignalen
abhängig ist, zum Steuern der an die Bitleitung anzulegenden
Spannung, einen Steuerschaltkreis 9, der von externen Signalen
wie einem Taktsignal, einem Chip-Auswahlsignal, einem Schreib/
Lesesteuersignal abhängig ist, zum Steuern des DRAM, und einen
Wortleitungsspannungs-Steuerschaltkreis 310, der von den Signalen
vom Steuerschaltkreis 9 und vom Ein/Ausgabepuffer 57 abhängig ist,
zum Anlegen eines Wortleitungsspannungs-Steuersignales an den
Treiber 305.
Im folgenden wird unter Bezugnahme auf die Fig. 14, 15, 16A und
16B die Schreiboperation beschrieben. In Abhängigkeit von einem
extern angelegten Adreßsignal wird eine Speicherzelle bestimmt.
Bei der Schreiboperation werden zwei alternative Schreibprozesse
vorbereitet. Auf der Basis der Eingabedaten wird einer der zwei
Schreibprozesse ausgewählt. Genauer gesagt wird eine erste Verarbeitungsgruppe
der Eingabedaten +1, 0 und -2 oder eine zweite
Verarbeitungsgruppe der Eingabedaten +1 und -1 in Abhängigkeit
von den Eingabedaten ausgewählt. In jeder Gruppe wird eine unterschiedliche
Schreiboperation ausgeführt.
Falls das einzuschreibende Datum nämlich +2, 0 oder -2 ist, wird
bei der ersten Verarbeitungsgruppe das Datum entsprechend der in
Fig. 16A gezeigten Schreiboperation in der folgenden Weise
gespeichert. Im ersten Zyklus steuert der in Fig. 14 gezeigte
Treiber 305 als Reaktion auf den Anstieg des Signales und des
Wortleitungsspannungs-Steuersignales vom Wortleitungsspannungs-
Steuerschaltkreis 310 die Spannung Vwl auf der Wortleitung WL auf
einen Pegel, der durch folgende Ungleichung (2) definiert ist.
Va<Vb Vwl (2)
Anschließend fällt ab. Die Transistoren 301 und 302 schalten
beide durch und die Kondensatoren 303 und 304 werden beide mit den
elektrischen Ladungen desselben H- oder L-Pegels geladen.
Im zweiten Zyklus fallen die Signale und erneut ab. In
Abhängigkeit vom Signal und dem Spannungssteuersignal vom
Wortleitungsspannungs-Steuerschaltkreis 301 steuert der Treiber
304 die Spannung Vwl auf der Wortleitung WL auf einen Pegel, der
durch die folgende Ungleichung (3) definiert ist.
Va Vwl<Vb (3)
In diesem Fall schaltet nur der Tranistor 301 durch und nur der
Kondensator 303 wird mit den elektrischen Ladungen des H- oder
L-Pegels geladen. Im ersten und zweiten Zyklus werden die elektrischen
Ladungen zum Aufladen der Kondensatoren 303 und 304 wie
bei der ersten Ausführungsform vom Bitleitungsspannungs-Steuerschaltkreis
8 in Abhängigkeit von den Datensignalen, die vom
Ein/Ausgabepuffer 57 eingegeben werden, gesteuert.
Im folgenden wird die Schreiboperation der entsprechenden Daten
beschrieben. Falls das Eingabedatum gleich +2 ist, wird die
Bitleitung BL als Reaktion auf den Abfall des Signales im
ersten Zyklus auf den H-Pegel gesetzt. Folglich werden die beiden
Kondensatoren 303 und 304 beide mit den Ladungen des H-Pegels
aufgeladen. Im zweiten Zyklus wird die Bitleitung BL als Reaktion
auf den Abfall des Signales auf den H-Pegel gesetzt. Da wie
oben beschrieben nur der Transistor 301 durchgeschaltet ist, wird
in diesem Fall nur der Kondensator 303 mit elektrischen Ladungen
des H-Pegels geladen. Falls das Eingabedatum gleich +2 ist, werden
auf diese Weise beide Kondensatoren 303 und 304 mit elektrischen
Ladungen des H-Pegels geladen.
Falls das Eingabedatum gleich 0 ist, wird die Bitleitung BL als
Reaktion auf den Abfall des Signales im ersten Zyklus auf
den H- oder L-Pegel gesetzt. Folglich werden die Kondensatoren
303 und 304 beide mit elektrischen Ladungen des L- oder H-Pegels
geladen. Falls im ersten Zyklus des H-Pegels gespeichert worden
sind, wird die Bitleitung im zweiten Zyklus als Reaktion auf
den Abfall des Signales auf den H-Pegel gesetzt. Folglich
wird der Kondensator 303 mit Ladungen des L-Pegels geladen. Falls
im ersten Zyklus Ladungen des L-Pegels gespeichert worden sind,
wird die Bitleitung auf den H-Pegel gesetzt. Folglich wird der
Kondensator 303 mit Ladungen des H-Pegels geladen. Falls das
Eingabedatum gleich 0 ist, werden damit die Kondensatoren 303
und 304 jeweils mit Ladungen verschiedener Pegel aufgeladen.
Falls das Eingabedatum gleich -2 ist, wird die Bitleitung BL
sowohl im ersten als auch im zweiten Zyklus im Gegensatz zum Fall,
bei dem das Datum gleich +2 ist, auf den L-Pegel gesetzt. Folglich
werden die Kondensatoren 303 und 304 mit Ladungen des L-Pegels
geladen.
Falls das einzuschreibende Datum gleich -1 oder +1 ist, d. h. bei
der zweiten Verarbeitungsgruppe, werden die Daten entsprechend
der in Fig. 16B gezeigten Schreiboperation verarbeitet. Im ersten
Zyklus wird nämlich die Spannung Vwl auf der Wortleitung WL als
Reaktion auf den Abfall des Signales und vom Spannungssteuersignal
vom Wortleitungsspannungs-Steuerschaltkreis 301 in einen
Bereich gesteuert, der durch die folgende Ungleichung (3) definiert
ist.
Va Vwl<Vb (3)
Anschließend fällt das Signal ab. Nur der Transistor 301
schaltet durch und nur der Kondensator 303 wird mit elektrischen
Ladungen des H- oder L-Pegels geladen. Im zweiten Zyklus fallen
die Signale und erneut. In Abhängigkeit vom Signal
und dem Spannungssteuersignal vom Wortleitungsspannungs-Steuerschaltkreis
310 steuert der Treiber 305 die Spannung Vwl auf der
Wortleitung WL auf einen Pegel, der durch folgende Ungleichung (3)
definiert ist.
Va Vwl<Vb (3)
In diesem Fall schaltet wie im ersten Zyklus nur der Transistor 301
durch. Folglich wird wie im ersten Zyklus der Kondensator 303 mit
elektrischen Ladungen desselben Pegels (H- oder L-Pegel) geladen.
Die Ladungen zum Aufladen der Kondensatoren 303 und 304 werden vom
Bitleitungsspannungs-Steuerschaltkreis 8 in Abhängigkeit von den
Datensignalen, die vom Ein/Ausgabepuffer 57 eingegeben werden,
gesteuert.
Nun wird die Schreiboperation der jeweiligen Eingabedaten beschrieben.
Falls das Eingabedatum gleich +1 ist, wird die Bitleitung BL
als Reaktion auf den Abfall des Signales im ersten Zyklus auf
den H-Pegel gesetzt. In diesem Fall schaltet nur der Transistor 301
durch, so daß nur der Kondensator 303 mit den Ladungen des H-Pegels
geladen wird. Im zweiten Zyklus wird die Bitleitung BL als Reaktion
auf den Abfall des Signales auf den H-Pegel gesetzt und nur der
Kondensator 303 wird mit den Ladungen des H-Pegels geladen.
Falls das Eingabedatum gleich -1 ist, wird die Bitleitung BL als
Reaktion auf den Abfall des Signales im ersten Zyklus auf den
L-Pegel gesetzt. Folglich wird nur der Kondensator 3 mit den
Ladungen des L-Pegels aufgeladen. Im zweiten Zyklus wird die Bitleitung
BL als Reaktion auf den Abfall des Signales auf den
L-Pegel gesetzt und nur der Kondensator 303 wird mit Ladungen des
L-Pegel geladen. Auf diese Weise werden Daten im Kondensator 303
gespeichert, falls das Eingabedatum gleich +1 oder -1 ist.
Wie oben beschrieben worden ist, werden Daten +2, +1, 0, -1 und -2
in den Speicherzellen der Fig. 14 gespeichert. Demgegenüber wird
ein Schreib-Flag, das angibt, ob der Schreibprozeß für die erste
oder zweite Gruppe für die Daten benutzt worden ist, in einem
(nicht gezeigten) getrennt vorbereiteten Speicherbereich gespeichert.
Die Leseoperation wird entsprechend dem während der Schreiboperation
gespeicherten Schreibflag ausgeführt.
Fig. 17A stellt ein Zeitdiagramm dar, das die Leseoperation zeigt,
falls das Ausgabedatum gleich +2, 0 oder -2 ist, (d. h., den Prozeß
für die erste Gruppe), und Fig. 17A ein Zeitdiagramm, das die
Leseoperation zeigt, falls das Ausgabedatum gleich +1 oder -1 ist
(d. h., den Prozeß für die zweite Gruppe). Im folgenden wird unter
Bezugnahme auf die Fig. 14, 15, 17A und 17B die Leseoperation
beschreiben. Mit Bezugnahme auf die Fig. 17A wird die Leseoperation
beschrieben, falls das Ausgabedatum gleich +2, 0 oder -2 ist, d. h.,
falls das Schreib-Flag den Prozeß für die erste Gruppe angibt. In
Abhängigkeit von einem extern angelegten Adreßsignal wird eine
Speicherzelle ausgewählt. Lesesteuersignale und werden
von außen angelegt. Entsprechend dem während des Einschreibens
gespeicherten Schreib-Flag und in Reaktion auf den Abfall des
Signales wird die Spannung Vwl auf der Wortleitung auf einen
Pegel eingestellt, der durch die folgende Ungleichung (2) bestimmt
ist.
Va<Vb Vwl (2)
In diesem Fall schalten die Transistoren 301 und 302 beide durch.
Folglich werden die Ladungen in den Kondensatoren 303 und 304 an
die Bitleitung BL angelegt. Als Reaktion auf den Abfall des
Signales wird die Spannung auf der Bitleitung BL über den
Leseverstärker 307 ausgelesen. Falls das Ausgabedatum gleich +2
ist, erreicht die Spannung auf der Bitleitung BL den Wert V 5, wie
in Fig. 17A(a) gezeigt ist. Falls das Ausgabedatum 0 ist, erreicht
die Spannung auf der Bitleitung BL den Wert V 3, wie in (c) und (d)
der Fig. 17A gezeigt ist. Falls das Ausgabedatum -2 ist, wird die
Spannung auf der Bitleitung BL gleich V 1, wie in (f) dargestellt
ist.
Unter Bezugnahme auf die Fig. 17B wird die Ausleseoperation für
den Fall beschrieben, daß das Ausgabedatum +1 oder -1 ist, d. h.,
falls das Schreib-Flag den Prozeß für die zweite Gruppe angibt.
In Abhängigkeit von einem extern angelegten Adreßsignal wird eine
Speicherzelle bestimmt. Lesesteuersignale und werden von
außen angelegt. Als Reaktion auf den Abfall des Signales und
das während des Einschreibens gespeicherte Schreib-Flag wird die
Spannung Vwl auf der Wortleitung WL in den Bereich gesteuert, der
durch die folgende Ungleichung (3) definiert ist.
Va Vwl<Vb (3)
In diesem Fall schaltet nur der Transistor 301 durch. Wenn der
Transistor 301 durchgeschaltet ist, werden die Ladungen im Kondensator
303 an die Bitleitung BL angelegt. Als Reaktion auf den
Abfall des Signales wird die Spannung auf der Bitleitung BL
über den Leseverstärker 307 ausgelesen. Falls das Ausgabedatum
gleich +1, wird die Spannung auf der Bitleitung BL gleich V 4, wie
in (b) der Fig. 17B dargestellt ist. Falls das Ausgabedatum gleich
-1 ist, wird die Spannung auf der Bitleitung BL gleich V 2, wie
dies in (e) der Fig. 17B gezeigt ist. Auf diese Weise werden nur
die im Kondensator 303 gespeicherten Ladungen ausgelesen, wenn
das Ausgabedatum gleich +1 oder -1 ist.
Wie in Fig. 18 dargestellt ist, wird die Spannung Vwl auf der
Wortleitung WL für den Fall, daß das Ausgabedatum gleich +2, 0
oder -2 ist. d. h., bei einem Prozeß der ersten Gruppe, derart
gesteuert, daß diese höher ist als die Schwellenspannungen Va
des Transistors 301 und Vb des Transistors 302, so daß die Ladungen
in den beiden Kondensatoren 303 und 304 ausgelesen werden.
Demgegenüber wird die Spannung Vwl der Wortleitung WL für den
Fall, daß das Ausgabedatum gleich +1 oder -1 ist, d. h., für einen
Prozeß der zweiten Gruppe, derart gesteuert, daß diese höher ist
als die Schwellenspannung Va des Transistors 301 und niedriger
als die Schwellenspannung Vb des Transistors 302 ist, so daß nur
der Transistor 301 durchgeschaltet wird, wodurch nur die Ladungen
des Kondensators 303 ausgelesen werden. Wie oben beschrieben
worden ist, werden die Ladungen des Kondensators 304 nicht ausgelesen,
falls das Ausgabedatum gleich +1 oder -1 ist. Daher wird
das Ausgabedatum nicht davon beeinflußt, ob sich die Ladungen im
Kondensator 304 auf dem H- oder L-Pegel befinden.
Bei der beschriebenen Ausführung können wie bei der ersten Ausführungsform
fünf verschiedene Daten in die Speicherzellen des
dynamischen RAMs geschrieben oder aus diesem gelesen werden.
Daten, die im Binärsystem bearbeitet worden sind, können damit
im Vierer- oder Fünfersystem verarbeitet werden, was die Daten
verarbeitungsfähigkeit bemerkenswert verbessert.
Bei der beschriebenen Ausführung gibt es zwei Methoden zur Verwirklichung
der Beziehung zwischen der Schwellenspannung Va des
Transistors 301 und der Schwellenspannung Vb des Transistors 302
(0<Va<5 [V]). Eine ist ein Verfahren zur Erhöhung der
Schwellenspannung Vb durch Angleichen der Störstellendosis an den
Kanalbereich des Transistors 302. Bei der anderen Methode wird
die Schwellenspannung Va des Transistors 301 durch Verkürzung der
Gatelänge des Transistors 301 im Vergleich zu derjenigen des
Transistors 302, wodurch der Effekt eines kurzen Kanals benutzt
wird, vermindert.
Wie oben beschrieben worden ist, umfaßt die Speicherzelle des in
Fig. 1 dargestellten DRAMs Transistoren 1 und 2 und Kondensatoren 3
und 4. Durch eine Steuerung der Transistoren 1 und 2 können fünf
verschiedene Daten (+2, +1, 0, -1, -2) in den Kondensatoren 3 und
4 gespeichert werden.
Genauer gesagt werden bei der ersten Ausführungsform für den Fall,
daß das zu speichernde Datum gleich +2, 0 oder -2 ist, dem jeweiligen
Datum entsprechende Ladungen in Abhängigkeit von den Signalen
, und in den beiden Kondensatoren 3 und 4 gespeichert,
wie in Fig. 4A gezeigt ist. Falls das zu speichernde Datum gleich +1
und -1 ist, werden die dem jeweiligen Datum entsprechenden Ladungen
in Abhängigkeit von den Signalen und nur im Kondensator 3
gespeichert, wie dies in Fig. 4B dargestellt ist.
Falls bei der zweiten Ausführungsform das zu speichernde Datum
gleich +2, 0 oder -2 ist, wird das Wortleitungspotential auf einen
Wert eingestellt, der höher als die Schwellenspannung der Transistoren
301 und 302 ist, wie in Fig. 15A gezeigt. Folglich werden
die dem jeweiligen Datum entsprechenden Ladungen in den beiden
Kondensatoren 303 und 304 gespeichert. Falls das zu speichernde
Datum gleich +1 oder -1 ist, wird das Wortleitungspotential derart
gesteuert, daß dieses höher als die Schwellenspannung des Transistors
301 und niedriger als die Schwellenspannung des Transistors
302 ist, wie dies in Fig. 15B dargestellt ist. Folglich werden die
dem jeweiligen Datum entsprechenden Ladungen nur im Kondensator 303
gespeichert. Wie oben beschrieben worden ist, ist kein Schaltkreis
zum Konvertieren der fünf verschiedenen Daten in fünf entsprechende
verschiedene Spannungspegel erforderlich, so daß im Fünfersystem
dargestellte Daten ein der Speicherzelle auf einfache Weise gespeichert
werden können. Mit anderen Worten umfaßt jede Speicherzelle
einer dynamischen Speichereinrichtung mit wahlfreiem Zugriff
zwei oder mehr Transistoren und zwei oder mehr Kondensatoren, so
daß ein Speicherzellenschaltkreis einer dynamischen Speichereinrichtung
mit wahlfreiem Zugriff, der fähig ist, drei oder mehr
verschiedene Daten in einer Speicherzelle zu speichern, auf einfache
Weise geschaffen werden kann.
Claims (21)
1. Speicherzellenschaltkreis für einen dynamischen Speicher mit
wahlfreiem Zugriff, der mit einer ersten und einer zweiten Wortleitung
(WL 1, WL 2) und einer Bitleitung (BL) verbunden ist und
erste und zweite Signale empfängt, umfassend eine erste und eine
zweite Kapazitätseinrichtung (3, 4) zum Speichern eines Datensignales,
eine erste Schalteinrichtung (1), die zwischen die
Bitleitung (BL) und die erste Kapazitätseinrichtung (3) geschaltet
und vom ersten Signal auf der ersten Wortleitung (WL 1) abhängig
ist, und eine zweite Schalteinrichtung (2), die über die erste
Schalteinrichtung (1) zwischen die Bitleitung (BL) und die zweite
Kapazitätseinrichtung (4) geschaltet und vom zweiten Signal auf
der zweiten Wortleitung (WL 2) abhängig ist.
2. Speicherzellenschaltkreis nach Anspruch 1, dadurch gekennzeichnet,
daß die erste und zweite Kapazitätseinrichtung einen
ersten bzw. einen zweiten Kondensator (3, 4) umfaßt.
3. Speicherzellenschaltkreis nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß die erste und die zweite Schalteinrichtung
ein erstes bzw. ein zweites Feldeffektbauelement (1, 2) eines
bestimmten Leitfähigkeitstypes umfaßt.
4. Speicherzellenschaltkreis nach Anspruch 3, dadurch gekennzeichnet,
daß das erste Feldeffektbauelement einen ersten Feldeffekttransistor
(1) eines bestimmten Leitfähigkeitstypes mit
einer ersten Elektrode, einer zweiten Elektrode und einer
Steuerelektrode umfaßt, das zweite Feldeffektbauelement einen
zweiten Feldeffekttransistor (2) eines bestimmten Leitfähigkeitstypes
mit einer ersten Elektrode, einer zweiten Elektrode und
einer Steuerelektrode umfaßt, wobei die erste Elektrode des
ersten Feldeffekttransistors (1) mit der Bitleitung (BL), die
zweite Elektrode mit dem ersten Kondensator (3) und die Steuerelektrode
mit der ersten Wortleitung (WL 1) verbunden ist, und
wobei die erste Elektrode des zweiten Feldeffekttransistors (2)
mit der zweiten Elektrode des ersten Feldeffekttransistors (1),
die zweite Elektrode mit dem zweiten Kondensator (2) und die
Steuerelektrode mit der zweiten Wortleitung (WL 2) verbunden ist.
5. Speicherzellenschaltkreis nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß der Speicherzellenschaltkreis auf
einem Halbleitersubstrat (101) gebildet ist, der erste Kondensator
(3) einen auf dem Halbleitersubstrat (101) gebildeten Kondensator
(131, 141, 151) von Grabentyp und der zweite Kondensator (4) einen
auf dem Halbleitersubstrat (101) gebildeten Kondensator (145, 158,
191) vom Stapeltyp umfaßt.
6. Speicherzellenschaltkreis nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß der Speicherzellenschaltkreis auf
einem Halbleitersubstrat (101) gebildet ist, und wenigstens einer
der ersten und zweiten Kondensatoren (3, 4) einen auf dem Halbleitersubstrat
(101) gebildeten Kondensator (131, 141, 151) vom
Grabentyp umfaßt.
7. Dynamische Speichereinrichtung mit wahlfreiem Zugriff mit
wenigstens einer Speicherzelle, die fähig ist, Datensignale mit
fünf im Fünfersystem dargestellten Werten zu speichern, wobei
die Speicherzelle mit einer ersten und einer zweiten Wortleitung
(WL 1, WL 2) und einer Bitleitung (BL) verbunden ist und erste und
zweite Signale empfängt, gekennzeichnet durch eine von einem
Adreßsignal abhängige Treibereinrichtung (5) zum Treiben der
ersten und zweiten Wortleitung (WL 1, WL 2) und eine Datenzu
führungseinrichtung (57) zum Anlegen eines externen Datensignales
an die Bitleitung (BL), wobei die Speicherzelle eine erste und
eine zweite Kapazitätseinrichtung (3, 4) zum Speichern des an
die Bitleitung angelegten Datensignales, eine zwischen die Bitleitung
(BL) und die erste Kapazitätseinrichtung (3) geschaltete
und vom ersten Signal auf der ersten Wortleitung (WL 1) anhängige
erste Schalteinrichtung (1), und eine über die erste Schalteinrichtung
(1) zwischen die Bitleitung (BL) und die zweite Kapazitätseinrichtung
(4) geschaltete und vom zweiten Signal auf der zweiten
Wortleitung abhängige zweite Schalteinrichtung umfaßt.
8. Dynamische Speichereinrichtung mit wahlfreiem Zugriff nach
Anspruch 7, gekennzeichnet durch eine von einem Datensignal von
der Datenein/ausgabeeinrichtung (57) abhängige Bitleitungsspannungs-
Steuereinrichtung (8) zum Steuern einer an die Bitleitung (BL)
anzulegenden Spannung, und eine Einrichtung (7) zum Verstärken der
Potentialänderung auf der Bitleitung (BL), um diese beim Lesen des
in der Speicherzelle gespeicherten Datums an die Datenein/ausgabeeinrichtung
(57) anzulegen.
9. Speicherzelle für einen dynamischen RAM, umfassend ein Halbleitersubstrat
(101) mit einer Hauptoberfläche und einer vorbestimmten
Störstellenkonzentration eines ersten Leitfähigkeitstypes, einer
ersten, zweiten und dritten Störstellenschicht (135, 134, 133, 132)
eines zweiten Leitfähigkeitstypes, die voneinander getrennt auf dem
Halbleitersubstrat gebildet sind, einer zwischen der ersten und
zweiten Störstellenschicht des zweiten Leitfähigkeitstypes gebildeten
ersten leitenden Schicht (154) mit einem Isolierfilm dazwischen,
einer zwischen der zweiten und dritten Störstellenschicht
des zweiten Leitfähigkeitstypes gebildeten zweiten leitenden
Schicht (153) mit einem Isolierfilm dazwischen, wobei die erste
und zweite Störstellenschicht des zweiten Leitfähigkeitstypes
und die dazwischen geschaffene erste leitende Schicht (154) eine
erste Schalteinrichtung (144, 154) bilden, und die zweite und
dritte Störstellenschicht des zweiten Leitfähigkeitstypes und die
dazwischen geschaffene zweite leitende Schicht (153) eine zweite
Schalteinrichtung (143, 154) bilden, eine mit der ersten Störstellenschicht
verbundene erste Kapazitätseinrichtung (158, 145,
191) und eine mit der zweiten Störstellenschicht verbundene zweite
Kapazitätseinrichtung (131, 141, 151).
10. Speicherzelle für einen dynamischen RAM nach Anspruch 9,
dadurch gekennzeichnet, daß die erste Kapazitätseinrichtung einen
Kondensator (145, 158, 191) vom Stapeltyp umfaßt.
11. Speicherzelle für einen dynamischen RAM nach Anspruch 10,
dadurch gekennzeichnet, daß der Kondensator (145, 158, 191) vom
Stapeltyp eine auf der ersten Störstellenschicht gebildete dritte
leitende Schicht (158) mit einem Isolierfilm dazwischen, einen
auf der dritten leitenden Schicht (158) gebildeten ersten Isolierfilm
(145), und eine auf dem ersten Isolierfilm (145) gebildete
vierte leitende Schicht (191) umfaßt, wobei die dritte leitende
Schicht (158) mit der ersten Störstellenschicht verbunden ist.
12. Speicherzelle für einen dynamischen RAM nach Anspruch 9,
dadurch gekennzeichnet, daß die zweite Kapazitätseinrichtung
einen Kondensator (131, 141, 151) vom Grabentyp umfaßt.
13. Speicherzelle für einen dynamischen RAM nach Anspruch 12,
wobei auf dem Halbleitersubstrat (101) ein Graben geschaffen ist
und der Kondensator vom Grabentyp auf dem Boden und den Seitenflächen
des Grabens gebildet ist, dadurch gekennzeichnet, daß
der Kondensator vom Grabentyp eine mit der zweiten Störstellenschicht
verbundene vierte Störstellenschicht (131), einen auf
der vierten Störstellenschicht (131) gebildeten zweiten Isolierfilm
(141), und eine auf dem zweiten Isolierfilm (141) gebildete
fünfte leitende Schicht (151) umfaßt.
14. Speicherzelle für einen dynamischen RAM nach Anspruch 8,
dadurch gekennzeichnet, daß wenigstens eine der ersten und zweiten
Kapazitätseinrichtungen einen Kondensator (131, 141, 151) vom
Grabentyp umfaßt.
15. Speicherzelle für einen dynamischen RAM nach Anspruch 9 oder
11, dadurch gekennzeichnet, daß der erste und zweite Isolierfilm
einen Oxidfilm (145, 141) umfaßt.
16. Speicherzellenschaltkreis für einen dynamischen RAM, der mit
einer Wortleitung (WL) und einer Bitleitung (BL) verbunden ist
und erste und zweite Signale von einer Wortleitungs-Steuerungseinrichtung
empfängt, umfassend eine erste und eine zweite
Kapazitätseinrichtung (303, 304) zum Speichern eines Datensignales,
eine zwischen die Bitleitung (BL) und die erste Kapazitätseinrichtung
(303) geschaltete erste Schalteinrichtung (301), die in
Abhängigkeit von ersten und zweiten Signalen auf der Wortleitung
(WL) arbeitet, und eine über die erste Schalteinichtung (301)
zwischen die Bitleitung (BL) und die zweite Kapazitätseinrichtung
(304) geschaltete zweite Schalteinrichtung (302), die in Abhängigkeit
vom ersten Signal auf der Wortleitung (WL) arbeitet.
17. Speicherzelle für einen dynamischen RAM nach Anspruch 16,
dadurch gekennzeichnet, daß die erste und zweite Kapazitätseinrichtung
einen ersten bzw. zweiten Kondensator (303, 304) umfaßt.
18. Speicherzelle für einen dynamischen RAM nach Anspruch 16 oder
17, dadurch gekennzeichnet, daß die erste und zweite Schalteinrichtung
ein erstes bzw. ein zweites Feldeffektelement (301, 302)
eines bestimmten Leitfähigkeitstypes umfaßt.
19. Speicherzelle nach Anspruch 18, dadurch gekennzeichnet, daß
das erste Feldeffektelement einen ersten Feldeffekttransistor (301)
eines bestimmten Leitfähigkeitstypes mit einer ersten Elektrode,
einer zweiten Elektrode und einer Steuerelektrode, und das zweite
Feldeffektelement einen zweiten Feldeffekttranistor (302) eines
bestimmten Leitfähigkeitstypes mit einer ersten Elektrode, einer
zweiten Elektrode und einer Steuerelektrode umfaßt, wobei die
erste Elektrode des ersten Feldeffekttransistors (301) mit der
Bitleitung (BL), die zweite Elektrode mit dem ersten Kondensator
(303) und die Steuerelektrode mit der Wortleitung (WL) verbunden
ist, und die erste Elektrode des zweiten Feldeffekttransistors (302)
mit der zweiten Elektrode des ersten Feldeffekttransistors (301),
die zweite Elektrode mit dem zweiten Kondensator (304) und die
Steuerelektrode mit der Wortleitung (WL) verbunden ist.
20. Dynamische Speichereinrichtung mit wahlfreiem Zugriff mit
wenigstens einer Speicherzelle, die fähig ist, Datensignale mit
fünf im Fünfersystem dargestellten Werten zu speichern, wobei die
Speicherzelle mit einer Wortleitung (WL) und einer Bitleitung (BL)
verbunden ist, gekennzeichnet durch eine mit der Wortleitung
verbundene Wortleitungssignal-Erzeugungseinrichtung (305, 310),
die von einem einzuschreibenden Datensignal abhängig ist, zum
Anlegen von ersten und zweiten Signalen an die Wortleitung, eine
Datenein/ausgabeeinrichtung (57) zum Anlegen von extern angelegten
Datensignalen an die Bitleitung, eine vom Datensignal von der
Datenein/ausgabeeinrichtung (57) abhängige Bitleitungsspannungs-
Steuerungseinrichtung (8) zum Steuern einer an die Bitleitung (BL)
anzulegenden Spannung, und eine Verstärkungseinrichtung (7) für
die Änderung des Bitleitungspotentiales auf der Bitleitung (BL),
um dieses beim Lesen des in der Speicherzelle gespeicherten Datums
an die Datenein/ausgabeeinrichtung (57) anzulegen, wobei die
Speicherzelle eine erste und eine zweite Kapazitätseinrichtung
(303, 304) zum Speichern der an die Bitleitung (BL) angelegten
Datensignale, eine zwischen die Bitleitung (BL) und die erste
Kapazitätseinrichtung (303) geschaltete erste Schalteinrichtung
(301), die in Abhängigkeit von den ersten und zweiten Signalen
auf der Wortleitung (WL) arbeitet, und eine über die erste
Schalteinrichtung (301) zwischen die Bitleitung (BL) und die
zweite Kapazitätseinrichtung (301) geschaltete zweite Schalteinrichtung
(302), die in Abhängigkeit von nur dem ersten Signal
auf der Wortleitung (WL) arbeitet, umfaßt.
21. Dynamische Speichereinrichtung mit wahlfreiem Zugriff nach
Anspruch 20, dadurch gekennzeichnet, daß die Wortleitungssignal-
Erzeugungseinrichtung eine Treibereinrichtung (305) zum Treiben
der Wortleitung (WL) und eine vom Datensignal abhängige Steuereinrichtung
(310) zum Steuern der Treibereinrichtung (305) umfaßt.
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0499256A1 (de) * | 1991-02-13 | 1992-08-19 | Kabushiki Kaisha Toshiba | Halbleiterspeichereinrichtung |
EP0499224A1 (de) * | 1991-02-13 | 1992-08-19 | Kabushiki Kaisha Toshiba | Halbleiter-Speicherzelle |
EP0503633A2 (de) * | 1991-03-14 | 1992-09-16 | Kabushiki Kaisha Toshiba | Halbleiterspeicheranordnung |
US5369612A (en) * | 1990-06-27 | 1994-11-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US5500815A (en) * | 1991-11-27 | 1996-03-19 | Kabushiki Kaisha Toshiba | Semiconductor memory |
US5525820A (en) * | 1990-04-20 | 1996-06-11 | Kabushiki Kaisha Toshiba | Semiconductor memory cell |
-
1990
- 1990-05-14 DE DE4015472A patent/DE4015472C2/de not_active Expired - Fee Related
Non-Patent Citations (4)
Title |
---|
IBM TDB, Vol. 17, Nr. 5, Okt. 1974, S. 1356,1357 * |
IEEE 1985, International Solid-State Circuits Conference, S. 252 bis 253 * |
IEEE 1988, Constum Integrated Circuits Conference S. 4.4.1-4.4.4 * |
IEEE Journal of Solid-State Circuits, Vol. 24, Nr. 2, April 1989, S. 388-393 * |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5525820A (en) * | 1990-04-20 | 1996-06-11 | Kabushiki Kaisha Toshiba | Semiconductor memory cell |
US5369612A (en) * | 1990-06-27 | 1994-11-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US5410505A (en) * | 1990-06-27 | 1995-04-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a memory cell unit including a plurality of transistors connected in series |
EP0499256A1 (de) * | 1991-02-13 | 1992-08-19 | Kabushiki Kaisha Toshiba | Halbleiterspeichereinrichtung |
EP0499224A1 (de) * | 1991-02-13 | 1992-08-19 | Kabushiki Kaisha Toshiba | Halbleiter-Speicherzelle |
US5432733A (en) * | 1991-02-13 | 1995-07-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US5444652A (en) * | 1991-02-13 | 1995-08-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a memory cell unit including a plurality of transistors connected in series |
EP0503633A2 (de) * | 1991-03-14 | 1992-09-16 | Kabushiki Kaisha Toshiba | Halbleiterspeicheranordnung |
EP0503633A3 (de) * | 1991-03-14 | 1994-02-02 | Toshiba Kk | |
US5500815A (en) * | 1991-11-27 | 1996-03-19 | Kabushiki Kaisha Toshiba | Semiconductor memory |
Also Published As
Publication number | Publication date |
---|---|
DE4015472C2 (de) | 1993-12-02 |
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