DE3910708A1 - Mit einem selbstisolierten c/dmos-prozess kompatibler spannungsvervielfacher - Google Patents

Description

Ein diffundierter Metalloxidhalbleiter-Hochleistungs­ transistor (DMOS) hat typischerweise eine Schwellen­ spannung von etwa 2-3 Volt. Solche Geräte werden oft als Schalter oder als Steuerelemente eingesetzt. In einer Treiberanwendung ist das Drain des Leistungstran­ sistors mit der Versorgungsleitung und der Source ver­ bunden, welche das Ausgangspotential liefern, und wird auf ein Potential sehr nahe zu dem der Versorgung ge­ bracht. Dies zu tun erfordert, daß das Gate auf ein Po­ tential oberhalb der Spannung der Versorgung über eine Schwellenspannung gebracht werden muß. Man hat heraus­ gefunden, daß ein N-Kanal-DMOS-Transistor als Ausgangs­ treiber einen Gateüberhang von 5 bis 10 Volt erfordert. Wenn man berücksichtigt, daß eine übliche Versorgung 5 Volt liefert, kann man sehen, daß die Ansteuerung des Gates ein Vielfaches hiervon sein sollte.

Die Erfindung ist zur Benutzung in Verbindung mit komplementären Metalloxidhalbleiter(CMOS)-Strukturen vorgesehen. Hier sind N-Kanal- und P-Kanal-MOS-Tran­ sistoren auf einem gemeinsamen Silikonsubstrat kombi­ niert. Beim sogenannten P-Wannen-Aufbau ist ein gemein­ sames N-Typ-Substrat mit darin ausgebildeten P-Ka­ nal-Transistoren versehen. ln das Substrat diffundierte P-Typ-Wannen werden zum Vorsehen der N-Kanal-Transisto­ ren verwendet.

Alternativ kenn ein P-Typ-Substrat die N-Kanal-Tran­ sistoren enthalten, und die N-Typ-Wannen sind dorthin­ ein diffundiert. Die N-Wannen enthalten dann P-Ka­ nal-Transistoren. In beiden Fällen sind die in den Wannen aufgenommenen Transistoren von den anderen über den Wannen/Substrat-Übergang isoliert.

Aufgabe der Erfindung ist es, einen von einer Takt­ impulsquelle betriebenen CMOS-Spannungsvervielfachungs­ gleichrichter zur Erzeugung einer DC-Vorspannung zu verwenden, womit ein Leistungsausgangstransistor vorge­ spannt werden kann.

Eine weitere Aufgabe der Erfindung ist es, das Gate eines diffundierten, großflächigen CMOS-Leistungstran­ sistors mittels eines Spannungsverdreifachers anzu­ heben, welcher von einer Taktimpulsquelle betrieben wird.

Diese und andere Aufgaben werden in einer bevorzugten Ausführungsform dadurch gelöst, daß eine P-Wan­ nen-CMOS-Struktur von einer 5 Volt-Versorgung betrieben wird. Der Leistungstransistor ist eine großflächige, selbstisolierte N-Kanal-Vorrichtung. Ein 5 Volt-Spit­ ze-Spitze-Taktimpuls ist vorhanden. Die Taktimpulse werden in ihren Spitzen gleichgerichtet und zum Laden eines ersten Kondensators verwendet. Die entgegenge­ setzte Phase der Taktimpulse wird zum Laden eines zwei­ ten Kondensators in einer Spannungsverdopplungskonfi­ guration verwendet. Der zweite Kondensator ist über einen getakteten N-Kanal-Transistor an das Gate des Leistungstransistors angekoppelt, wobei die Gatekapa­ zität einen dritten Kondensator aufweist, der auf einen Wert geladen wird, der den Ausgang eines Spannungsver­ dreifachers darstellt. Somit kann das Gate des Aus­ gangstransistors auf einen Wert vorgespannt werden, der fast dreimal so groß ist wie der der Versorgung. Dies liefert eine angemessene Anhebung selbst beim Betrieb durch eine 5 Volt-Versorgung. Es ist festzustellen, daß, während die bevorzugte Ausführungsform einen Span­ nungsverdreifacher verwendet, auch ein Spannungsver­ doppler oder -vervierfacher benutzt werden könnte, je nach den betroffenen Spannungen.

Fig. 1 ist ein Blockschema mit den Grundelementen der Erfindung.

Fig. 2 ist ein Schema eines bevorzugten Spannungsver­ dreifachungsgleichrichters gemäß der Erfindung. Fig. 3 ist ein Querschnitt eines Halbleiterwafers mit dem Aufbau des bipolaren Transistors nach Fig. 2.

Die Grundelemente der Erfindung sind im Blockdiagramm von Fig. 1 dargestellt. Der Schaltkreis wird von einer VDD-Versorgung betrieben, die an + mit dem Anschluß 10 und an - mit dem Ground-Anschluß 11 verbunden ist. Typischerweise ist dies eine 5 Volt-Versorgung. Der Ausgangstransistor 12 koppelt einen Teil der + VDD-Ver­ sorgung an den Ausgangsanschluß 13 an. Falls der Tran­ sistor 12 völlig einschalten soll, muß sein Gate in positiver Richtung um typisch 2 oder 3 Volt angehoben werden. Eine Anhebungsfähigkeit von 10 bis 15 Volt ist als wünschenswert herausgefunden worden. Dies wird durch Gleichrichten des Sysstemtaktsignals an Anschluß 14 in einem Gleichrichter 15 der Vervielfachunsanord­ nung erzielt. In der bevorzugten Ausführungsform ist 15 ein Spannungsverdreifacher. ln einem von einer 5 Volt-Quelle betriebenen System, bei dem 5 Volt-Spit­ ze-Spitze-Impulse verwendet werden, erzeugt der Ver­ dreifacher einen Ausgang, der etwas unter 15 Volt liegt, was in der Lage ist, den Transistor 12 völlig einzuschalten. Das Steuerelement 16 vernichtet Strom vom Spannungsverdreifacher und zieht die Spannung auf einen gewünschten Wert hinab. Das bedeutet, daß die Spannung an Anschluß 13 von einem Wert nahe zu VDD auf jeden gewünschten anderen Wert angesteuert werden kann.

Fig. 2 ist ein Schema eines bevorzugten Spannungsver­ dreifachers 15. Die Taktimpulse am Anschluß 14 werden über einen Inverterpuffer 18 auf ein Ende des Konden­ sators 19, das Gate des Transistors 20 und den Eingang des Inverters 22 angekoppelt. Das andere Ende des Kon­ densators 19 wird an die Basis und einen Kollektor des Transistors 21 und an die Source und das Rückwärtsgate des Transistors 23 angekoppelt. Wenn die Taktimpulse aus dem Inverter 18 "high" sind, wird der Kondensator 19 auf die positive Spitze des Takts minus der VBE des Transistors 21 aufgeladen. Der Ladestrom fließt in den unteren Kollektor des Transistors 21, der als Strom­ minderer arbeitet. Somit leitet der Transistor 21, wenn die Taktimpulse "high" sind. ln diesem Zustand ist der Transistor 20 ausgeschaltet, und der zweite oder obere Kollektor des Transistors 21 zieht das Gate von Tran­ sistor 23 nach "low" und schaltet ihn ab. Dieselbe über den lnverter 22 angekoppelte Phase zieht das Gate des Transistors 24 nach "low" und schaltet ihn somit an. Dadurch wird das linke Ende des Kondensators 25 an die VDD-Leitung angekoppelt. Das rechte Ende des Konden­ sators 25 wird über den Transistor 26, der als Source­ folger wirkt, an das Gate von Transistor 12 angekop­ pelt.

Beim umgekehrten Auswandern des Taktimpulses wird der Takt nach "low" gezogen, wodurch das linke Ende des Kondensators 19 nahe an Ground gezogen wird. Dieser Vorgang schaltet den Transistor 21 ab und den Tran­ sistor 20 ein. Der Inverter 22 schaltet den Transistor 24 in dieser Taktphase ab. Die Leitung im Transistor 20 zieht das Gate des Transistors 23 hoch und schaltet es ein. Dadurch wird das rechte Ende des Kondensators 19 an das linke Ende des Kondensators 25 angekoppelt, der damit auf negatives Potential gebracht wird. Da das rechte Ende des Kondensators 25 an den Transistor 26 angekoppelt ist, wird er sich auf ein Potential von zweimal VDD aufladen. Während mehrere Taktimpulse benö­ tigt werden können, wird das Potential an Gate und Kol­ lektor von Transistor 26 deutlich über VDD ansteigen, und die Aufladung an Kondensator 25 wird sich an 2VDD annähern. Wenn der Transistor 23 eingeschaltet ist, werden die beiden Kondensatoren wirksam in Reihe ver­ bunden und wirken über den Transistor 26 zum Aufladen der Gatekapazität des Transistors 12 nahe an 3VDD. Somit wird eine Spannungsverdreifachung erzeugt.

Transistor 21 ist ein kritisches Element der Erfindung, da sein Kollektor und seine Basis während der negativen Taktauswanderungen unterhalb Ground betrieben werden. Somit sind diese Elektroden außerhalb des Bereichs der Versorgung vorgespannt. Fig. 3 ist ein Querschnitt des Teils eines CMOS-Wafers, der den Transistor 21 enthält. In der Zeichnung ist die Metallisierung oder Verdrah­ tung nur schematisch gezeigt. Allerdings ist das Gate­ oxid unter der Gateelektrode abgebildet. Dadurch wird deutlich das Paar von nebeneinanderliegenden N-Ka­ nal-CMOS-Transistoren definiert, die den Transistor 21 bilden, der in eine CMOS-P-Wanne 27 gefertigt ist, die sich in einem N-Typ-Wafer 28 befindet. Der P+-Ring 33 umgibt die P-Wanne 27 und überlappt ihre Kante, wodurch eine ohmsche Verbindung mit der P-Wanne gebildet wird. Die beiden N-Kanal-Transistoren weisen eine gemeinsame auf Ground liegende Source 30 auf. Diese Source wirkt als der Emitter für den parasitären bipolaren Tran­ sistor 21. Drain 31 wird ein bipolarer Lateralkollek­ tor, der an die P-Wannen-Verbindung 33 angekoppelt ist, die die Basis des bipolaren Transistors bildet. Diese Elektroden sind auch mit den Gates des N-Kanal-Tra­ sistors verbunden, wie gezeigt. Drain 32 bildet den zweiten Lateraltransistorkollektor. Man kann sehen, daß, falls der Kollektor 31 oder 32 des bipolaren Tran­ sistors unter Ground des von ihm dargestellten PN-Über­ gangs betrieben wird, er negativ vorgespannt und somit nichtleitend wird. Die Vorspannung des betreffenden N-Kanal-Transistors wird aufgehoben, und auch er wird nichtleitend.

Der gezeigte Schaltkreis resultiert in einem Spannungs­ verdreifacher, der die geforderte Anhebung des Gates für einen N-Kanal-Leistungstransistor liefert und auf einer P-Wannen-CMOS-Konstruktion basieren. Man sieht, daß eine P-Wanne als Isolierung der Ausgangstransisto­ ren vom Halbleiterwafer wirkt. Natürlich könnte leicht eine ähnliche Konstruktion mit N-Wannen-CMOS erzielt werden. ln einem derartigen Fall wäre das Drain eines P-Kanal-Leistungstransistors mit dem negativen Ver­ sorgungspotential verbunden. Hier wären alle Geräte­ strukturen komplementär, und der bipolare Lateraltran­ sistor wäre ein PNP-Gerät mit doppeltem Kollektor.

Die Erfindung ist beschrieben worden, und ihre Be­ triebsweise ist erläutert worden. Beim Lesen der obigen Beschreibung werden für den Durchschnittsfachmann Alternativen und Aquivalente innerhalb des Umfangs der Erfindung deutlich werden. Entsprechend soll der Schutzumfang der Erfindung nur von den vorstehenden An­ sprüchen begrenze sein.

Claims (4)

1. CMOS-Schaltkreis, bei dem ein großflächiger Aus­ gangstransistor eines ersten Leitungstyps als Mittel zum Steuern der Kopplung einer Versorgung von relativ niedriger Spannung mit einem Ausgangsanschluß als Funk­ tion des an die Gateelektrode des großflächigen Aus­ gangstransistors angelegten Vorspannungspotentials ver­ wendet wird, dadurch gekennzeichnet, daß der Schaltkreis ausweist:

• - eine Quelle von Taktimpulssignalen;
• - einen die Spannung multiplizierenden Gleichrichter, der auf die Taktimpulssignale reagiert und ein Vorspan­ nungspotential erzeugt, das wesentlich höher ist als das Potential der Versorgung;
• - Mittel zum Ankoppeln des Vorspannungspotentials an die Gateelektrode des großflächigen Ausgangstran­ sistors; und
• - Mittel zum Regeln des Werts des Vorspannungspo­ tentials.

2. CMOS-Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß das die Spannung verviel­ fachende Mittel einen Spannungsverdreifacher darstellt mit:

• - einem ersten Kondensator, dessen einer Anschluß mit der Quelle der Taktimpulse und dessen anderer Anschluß mit dem Eingang eines Stromspiegels verbunden ist;
• - einem ersten Transistor vom ersten Leitfähigkeitstyp, dessen Source- und Rückwärtsgateanschlüsse mit dem anderen Anschluß des ersten Kondensators verbunden sind und dessen Gateanschluß mit dem Ausgangsanschluß des Stromspiegels und einem Drainanschluß verbunden ist;
• - einem zweiten Transistor vom umgekehrten Leitfähig­ keitstyp, dessen Drain mit dem Gate des ersten Tran­ sistors verbunden ist, dessen Source zur Versorgung zurückgeführt ist und dessen Gate mit der Quelle der Taktimpulse verbunden ist;
• - einem dritten Transistor ebenfalls vom umgekehrten Leitfähigkeitstyp, dessen Drain mit dem Drain des er­ sten Transistors verbunden ist, dessen Source zur Ver­ sorgung zurückgeführt ist und dessen Gate mit dem Aus­ gang eines ersten Inverters verbunden ist, dessen Ein­ gang mit der Quelle der Taktimpulse verbunden ist;
• - einem zweiten Kondensator, dessen einer Anschluß mit dem Drain des ersten Transistors verbunden ist und der einen zweiten Anschluß aufweist;
• - einem vierten Transistor vom ersten Leitfähigkeits­ typ, dessen Gate und Drain mit dem zweiten Anschluß des zweiten Kondensators verbunden sind, dessen Rückwärts­ gate mit der Versorgung verbunden ist und dessen Source mit dem Gate des großflächigen Ausgangstransistors ver­ bunden ist, wodurch die Source des vierten Transistors ein Potential annimmt, das erheblich größer als das Versorgungspotential ist.

3. CMOS-Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß der Stromspiegel einen bipolaren Lateraltransistor mit zwei Kollektoren aufweist.

4. CMOS-Schaltkreis nach Anspruch 3, dadurch gekennzeichnet, daß der bipolare Lateraltran­ sistor einen Stromspiegeleingang mit einem Kollektor aufweist, der mit der Basis des Transistors verbunden ist, und daß der andere Kollektor den Stromspiegelaus­ gang aufweist.