FR2630860A1 - Circuit cmos comprenant un multiplicateur de tension/redresseur associe a un transistor de puissance - Google Patents

Circuit cmos comprenant un multiplicateur de tension/redresseur associe a un transistor de puissance Download PDF

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Abstract

L'invention concerne les circuits intégrés CMOS. On utilise une structure CMOS pour former un transistor de sortie de puissance 12 associé à un multiplicateur de tension 15 qui produit un supplément de tension de polarisation, par rapport au seuil, pour l'attaque de la base du transistor de puissance. Le multiplicateur de tension fonctionne sous la dépendance d'impulsions d'horloge et comporte deux transistors 19, 25 associés à des éléments de commutation 20, 22, 23, 24, 26 et à un circuit miroir de courant utilisant un transistor bipolaire latéral parasite 21. Application à la commande d'un transistor de puissance avec une alimentation à faible tension.

Description

!
La présente invention concerne les circuits in-
tégrés CMOS.
Un transistor du type métal-oxyde-semiconduc-
teur diffusé (DMOS) de puissance élevée a de façon caracté-
ristique une tension de seuil d'environ 2 à 3 volts. On uti- lise souvent de tels dispositifs en interrupteurs ou éléments de commande. Dans une application correspondant à ce qu'on
appelle un circuit d'attaque du côté haut, le drain du tran-
sistor de puissance est connecté à la ligne d'alimentation et la source, qui fournit le potentiel de sortie, est amenée
à un niveau de potentiel très proche de celui de l'alimenta-
tion. Dans ce but, il est nécessaire de porter la grille à un potentiel supérieur à la tension d'alimentation, avec un écart nettement supérieur à une tension de seuil. On a trouvé qu'un transistor DMOS à canal N d'un circuit d'attaque de sortie exige un supplément de tension d'attaque de grille de à 10 volts. Lorsqu'on considère qu'une tension d'alimenta- tion utilisée normalement est de 5 volts, on peut voir que la
tension d'attaque de grille doit être un multiple de celle-ci.
L'invention est prévue pour l'utilisation en
relation avec des structures du type métal-oxyde-semiconduc-
teur complémentaire (CMOS). Dans ces structures, des transis-
tors MOS à canal N et à canal P sont combinés sur un substrat en silicium commun. Dans la structure dite à caisson P, des transistors à canal P sont formés dans un substrat commun de type N. On utilise des caissons de type P diffusés dans le substrat pour contenir les transistors à canal N.
D'autre part, un substrat de type P peut conte-
nir les transistors à canal N et des caissons de type N dif-
fuses dans celui-ci. Les caissons N contiennent alors des
transistors P. Dans un cas comme dans l'autre, les transis-
tors qui se trouvent dans les caissons sont mutuellement iso-
lés du fait de la jonction caisson-substrat.
Un but de l'invention est d'employer un multi-
plicateur de tension/redresseur CMOS attaqué par une source
d'impulsions d'horloge, pour produire une polarisation conti-
nue qu'on peut utiliser pour polariser un transistor de sor-
tie de puissance.
Un but supplémentaire de l'invention est d'ap-
pliquer un supplément de tension à la grille d'un transistor de sortie CMOS, qui est un transistor de puissance diffusé
ayant une aire élevée, au moyen d'un tripleur de tension/re-
dresseur qui est attaqué par une source d'impulsions d'horlo-
ge. Ces buts ainsi que d'autres sont atteints dans un mode de réalisation préféré qui comprend une structure CMOS à caisson P, qui est conçue pour fonctionner à partir d'une alimentation de 5 volts. Le transistor de sortie de puissance est un dispositif DMOS auto-isolé à canal N, ayant une aire élevée. On dispose d'impulsions d'horloge de 5 volts crête a crête. On effectue un redressement de la valeur de
crête des impulsions d'horloge, et on les utilise pour char-
ger un premier condensateur. On utilise la phase opposée des impulsions d'horloge pour charger un second condensateur
dans une configuration de doubleur de tension. Le second con-
densateur est connecté par un transistor à canal N recevant les impulsions d'horloge, à la grille du transistor de sortie de puissance, et la capacité de grille constitue un troisième condensateur qui est chargé à un niveau qui représente la
tension de sortie d'un tripleur de tension. On peut donc po-
lariser la grille du transistor de sortie à un niveau presque égal à trois fois celui de l'alimentation. Ceci procure un supplément de tension d'attaque approprié, même dans le cas du fonctionnement à partir d'une alimentation à 5 volts. Il
faut noter que bien que le mode de réalisation préféré utili-
se un tripleur de tension, on pourrait employer un doubleur de tension ou un quadrupleur. de tension, selon les tensions
qui interviennent.
L'invention sera mieux comprise à la lecture de
la description qui va suivre d'un mode de réalisation, donné
à titre d'exemple non limitatif. La suite de la description
se réfère aux dessins annexés dans]squels: La figure 1 est un schéma synoptique qui montre
les éléments fondamentaux de l'invention.
La figure 2 est un schéma d'un tripleur de ten-
sion/redresseur préféré, conforme à l'invention.
La figure 3 est une coupe d'une tranche de se-
miconducteur, montrant la structure du transistor bipolaire
qui est représenté sur la figure 2.
Les éléments fondamentaux de l'invention sont
représentés sous forme de schéma synoptique sur la figure 1.
Le circuit fonctionne à partir d'une alimentation VDD dont
le côté + est connecté à la borne 10 et le côté - est con-
necté à la borne de masse 11. Cette alimentation sera de fa-
çon caractéristique une alimentation de 5 volts. Le transis-
tor de sortie 12 transmet une partie de la tension d'alimen-
tation +VDD à la borne de sortie 13. Si le transistor 12 doit être placé à l'état totalement conducteur, sa grille
doit recevoir un supplément de tension d'une valeur-caracté-
ristique de 2 ou 3 volts, par rapport au seuil, dans la di-
rection positive. On a trouvé qu'il était souhaitable d'avoir la possibilité d'appliquer un supplément de tension de 10 à
volts. On obtient cette possibilité en redressant le si-
gnal d'horloge de système, sur la borne 14, dans un redres-
seur 15 du type multiplicateur. Dans le mode de réalisation
préféré, le redresseur 15 sera un tripleur de tension/re-
dresseur. Dans un système fonctionnant à partir d'une alimen-
tation de 5 volts, qui utilise des impulsions d'horloge de volts crête à crête, le tripleur produira une tension de sortie légèrement inférieure à 15 volts, qui sera capable de provoquer la conduction complète du transistor 12. Un élément de commande 16 absorbera du courant provenant du tripleur de tension et fera descendre la tension à un niveau désiré. Ceci
signifie qu'on peut commander la tension sur la borne 13 de-
puis un niveau proche de VDD jusqu'à n'importe quelle valeur
inférieure désirée.
La figure 2 est un schéma d'un tripleur de tension/redresseur 15 préféré. Les impulsions d'horloge sur la borne 14 sont transmises par un amplificateur inverseur 18 à une armature d'un condensateur 19, à la grille d'un
transistor 20 et à l'entrée d'un inverseur 22. L'autre arma-
ture du condensateur 19 est connectée à la base et à un col-
lecteur d'un transistor 21, ainsi qu'à la source et à la grille arrière d'un transistor 23. Lorsque les impulsions
d'horloge qui apparaissent en sortie de l'amplificateur-in-
verseur 18 sont à l'état haut, le condensateur 19 se charge à la tension de crête positive des impulsions d'horloge, diminuée de la tension VBE du transistor 21. Le courant de charge circule vers le collecteur inférieur du transistor 21, qui fonctionne.:en miroir de courant. Le transistor 21 est donc conducteur lorsque les impulsions d'horloge sont à
l'état haut. Dans cette condition, le transistor 20 est blo-
qué et le second collecteur, ou collecteur supérieur, du
transistor 21 fait passer au niveau bas la grille du tran-
sistor 23, et bloque ce dernier. La même phase d'impulsions d'horloge transmise par l'inverseur 22 fait passer au niveau
bas la grille du transistor 24, ce qui provoque la conduc-
tion de ce dernier. Ceci a pour effet de connecter à la li-
gne VDD l'armature gauche du condensateur 25. L'armature
droite du condensateur 25 est connectée à la grille du tran-
sistor 12, par l'intermédiaire du transistor 26, fonctionnant
en transistor à charge de source.
Pendant l'excursion opposée des impulsions d'horloge, l'horloge est au niveau bas, ce qui fait passer l'armature gauche du condensateur 19 à un niveau proche de la masse. Cette action bloque le transistor 21 et débloque le transistor 20. L'inverseur 22 bloque le transistor 24 pendant cette phase d'horloge. La conduction du transistor fait passer au niveau haut la grille du transistor 23, ce qui débloque ce transistor. Ceci connecte l'armature droite du condensateur 19 à l'armature gauche du condensateur 25, qui est ainsi portée à un potentiel négatif. Du fait que
l'armature droite du condensateur 25 est connectée au tran-
sistor 36, ce condensateur se charge vers une tension égale au double de VDD. Bien que ceci puisse prendre plusieurs cycles d'impulsions d'horloge, le potentiel sur la grille
et le collecteur du transistor 26 s'élèvera largement au-
dessus de VDD, et la charge du condensateur 25 s'approchera de 2 VDD. Lorsque le transistor 23 est conducteur, les deux condensateurs sont effectivement connectés en série et, par l'intermédiaire du transistor 26, ils chargent la capacité de grille du transistor 12 à une valeur proche de 3 VDD. On DD'
obtient ainsi une action de tripleur de tension.
Le transistor 21 est un élément critique de
l'invention, du fait que son collecteur et sa base fonc-
tionneront à des niveaux inférieurs à celui de la masse pen-
dant les excursions d'horloge négatives. Ces électrodes sont
donc polarisées à l'extérieur de la plage de l'alimentation.
La figure 3 est une coupe de la partie d'une tranche CMOS
qui contient le transistor 21. Sur le dessin, la métallisa-
tion ou l'interconnexion est représentée de façon schémati-
que. Cependant, la couche d'oxyde est représentée sous l'électrode de grille. Ceci définit clairement la paire de
transistors CMOS à canal N disposés côte à côte qui consti-
tuent le transistor 21, qui est fabriqué dans un caisson CMOS de type P, 27, qui se trouve dans une tranche de type N, 28. Un anneau P+ 33 entoure le caisson P 27 et recouvre son bord, de façon à établir une connexion ohmique avec le caisson P. Les deux transistors à canal N comprennent une source commune 30 qui est reliée à la masse. Cette source
remplit la fonction de l'émetteur-pour le transistor bipo-
laire parasite 21. Le drain 31 devient un collecteur bipo-
laire latéral qui est connecté à la connexion de cà&isson P qui forme la base du transistor bipolaire latéral. Ces
électrodes sont également connectées aux grilles des tran-
sistors à canal N, comme il est représenté. Le drain 32 cons-
titue le second collecteur du transistor latéral. On peut voir qué si on fait fonctionner au-dessous de la masse le collecteur 31 ou 32 du transistor bipolaire, la jonction PN qu'il représente sera polarisée en inverse et donc bloquée. Le transistor à canal N associé sera polarisé au blocage, ce
qui fait qu'il sera également non conducteur.
Le circuit qui est représenté procure un tri-
pleur de tension qui fournit le supplément de tension-de grille, par rapport au seuil, qui est nécessaire pour un transistor de sortie de puissance à canal N, et ce circuit est basé sur la structure CMOS à canal P. On peut voir qu'un caisson P isole le transistor de sortie par rapport à la tranche de semiconducteur. On pourrait-évidemment réaliser un circuit similaire utilisant une structure CMOS à canal N. Dans ce cas, le drain d'un transistor de sortie de puissance
à canal P serait connecté à un potentiel d'alimentation né-
gatif. Dans ce cas, toutes les structures de dispositifs seraient remplacées par des structures complémentaires, et le transistor bipolaire latétal serait un dispositif PNP à
deux collecteurs.
Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté,
sans sortir du cadre de l'invention.

Claims (4)

REVENDICATIONS
1. Circuit CMOS dans lequel on utilise un tran-
sistor de sortie (12) ayant une aire élevée et un premier type de conductivité, en tant que moyen..pour commander la connexion à une borne de sortie (13) d'une alimentation (VDD)
à tension relativement faible,-sous la dépendance d'un poten-
tiel de polarisation qui est appliqué à l'électrode de grille du transistor de sortie à aire élevée (12), caractérisé en ce qu'il comprend: une source de signaux d'impulsions d'horloge; des moyens de multiplication de tension et de redressement
(15) qui fonctionnent sous la dépendance des signaux d'impul-
sions d'horloge de façon à produire un potentiel de polari-
sation qui est nettement supérieur au potentiel de l'alimen-
tation (VDD); des moyens pour appliquer le potentiel de pola-
risation à l'électrode de grille du transistor de sortie à
aire élevée (12); et des moyens (16) pour commander la valeur-
- du potentiel de polarisation.
2. Circuit CMOS selon la revendication 1, ca-
ractérisé en ce que les moyens de multiplication de tension
constituent un tripleur de tension (15) comprenant: un pre-
mier condensateur (19) ayant une borne connectée à la source d'impulsions d'horloge et l'autre borne connectée à l'entrée d'un miroir de courant (21); un premier transistor (23) du premier type de conductivité et dont les bornes de source et de grille arrière sont connectées à l'autre borne du premier
condensateur (19), ce premier transistor comportant égale-
ment une borne de grille qui est connectée à la borne de sortie du miroir de courant (21) et une borne de drain; un second transistor (20) ayant un type de conductivité opposé
et ayant son drain connecté à la grille du premier transis-
tor (23), sa source ramenée à l'alimentation (VDD) et sa grille connectée à sa source d'impulsions d'horloge; un
troisième transistor (24) ayant le type de conductivité op-
posé et ayant son drain connecté au drain du premier tran-
sistor (23), sa source ramenée à l'alimentation (VDD) et sa grille connectée à la sortie d'un premier inverseur (21),
dont l'entrée est connectée à la source d'impulsions d'horlo-
ge; un second condensateur (25) ayant une borne connectée au drain du premier transistor (23) et ayant une seconde borne; et un quatrième transistor (26) ayant le premier type de con-
ductivité et ayant sa grille et son drain connectés à la se-
conde borne du second condensateur (25), sa grille arrière connectée à l'alimentation (VDD) et sa source connectée à la grille du transistor de sortie à aire élevée (12), grâce à
quoi la source du quatrième transistor (26) fournit un po-
tentiel qui est notablement supérieur au potentiel de l'ali-
mentation (VDD).
3. Circuit CMOS selon la revendication 2, ca-
ractérisé en ce que le miroir de courant comprend un tran-
sistor bipolaire latéral parasite à deux collecteurs (21).
4. Circuit CMOS selon la revendication 3, ca-
ractérisé en ce que le transistor bipolaire latéral parasite à deux collecteurs (21) comporte une entree de miroir de courant qui est constituée par un collecteur connecté à la
base de ce transistor, tandis que l'autre collecteur cons-
titue la sortie du miroir de courant.
FR8905710A 1988-05-02 1989-04-28 Circuit cmos comprenant un multiplicateur de tension/redresseur associe a un transistor de puissance Withdrawn FR2630860A1 (fr)

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DE (1) DE3910708C2 (fr)
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