DE3902832A1 - Schaltungsanordnung zum betreiben einer bildwiedergabematrix - Google Patents
Schaltungsanordnung zum betreiben einer bildwiedergabematrixInfo
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Description
Die Erfindung bezieht sich auf eine Schaltungsanordnung,
die zum Betreiben eines selbstabtastenden Matrix-Bildwie
dergabegerätes dient und integriert mit der bilderzeugen
den Matrix hergestellt ist.
Viele Einrichtungen zur Bildwiedergabe wie z. B. Flüssig
kristallanzeigen bestehen aus einer Matrix aktiver Bild-
oder Anzeigeelemente (sogenannte "Pixels"), die in verti
kalen Spalten und in horizontalen Zeilen oder Reihen ange
ordnet sind. Die wiederzugebenden Daten werden als Treiber
spannungen an Datenleitungen gelegt, die den einzelnen
Spalten aktiver Elemente individuell zugeordnet sind. Die
Zeilen aktiver Elemente werden nacheinander abgetastet,
und die einzelnen aktiven Elemente innerhalb der adressier
ten Zeile werden entsprechend der Amplitude der an die be
treffende Spalte angelegten Datenspannung erleuchtet.
Typischerweise besteht eine Flachbau-Bildwiedergabematrix
aus einigen hundert Zeilen und einigen hundert Spalten.
Um die Anzahl der zum Bildwiedergabeteil führenden Verbin
dungen möglichst gering zu halten, ist es zweckmäßig, die
Schaltungsanordnung zur Zeilen- und Spaltenabtastung oder
Multiplexierung zusammen mit dem Bildwiedergabeteil zu
integrieren. Zur Zeit werden von mehreren Firmen Schaltun
gen mit Dünnfilmtransistoren (TFT) verwendet, um den Bild
wiedergabeteil und die adressierenden Schaltungen auf
einem gemeinsamen Substrat zu integrieren. Die zur Her
stellung der Dünnfilmtransistorschaltungen verwendeten
Materialien sind Kadmiumselenid (CdSe), polykristallines
Silizium (Poly-Si) und amorphes Silizium (A-Si).
Der Vorteil polykristallinen Siliziums ist seine hohe
Trägerbeweglichkeit; seine Nachteile sind u. a. eine gerin
ge Auswahl möglicher Substratmaterialien, relativ hohe
Leckströme und eine übermäßig hohe Bearbeitungstemperatur.
Kadmiumselenid hat eine relativ hohe Trägerbeweglichkeit
und benötigt geringere Temperaturen zur Herstellung (Tmax<
400°C). Andererseits hat sich jedoch gezeigt, daß es schwie
rig ist, aus diesem Material Bauelemente mit gleichmäßigen
Parametereigenschaften über eine Bildwiedergabeeinrichtung
herzustellen.
Amorphes Silizium ist für die Fabrikation bei niedrigen
Temperaturen (Tmax<350°C) auf verschiedenen billigen
Substratmaterialien geeignet. Transistoren aus amorphem
Silizium können in einfacher Weise mit gleichmäßigen Para
metereigenschaften über ein ganzes Matrixfeld hergestellt
werden. Jedoch liegt hier die Trägerbeweglichkeit (µm<1 cm2/
VS) um mindestens eine Größenordnung niedriger als bei Kad
miumselenid und polykristallinem Silizium. Die Trägerbeweg
lichkeit von amorphem Silizium ist zu gering, um den Bau
von Abtastschaltungen herkömmlicher Konstruktion zu erlauben.
Bei dem gegenwärtigen Stand der Technik auf dem Gebiet in
tegrierter Flachbau-Anzeigeeinrichtungen wäre amorphes
Silizium, hätte seine geringe Trägerbeweglichkeit nichts
zu sagen, wahrscheinlich das auszuwählende Material zur
Herstellung von Bildwiedergabeeinrichtungen.
Abtastschaltungen für Flachbau-Bildwiedergabegeräte sind
bereits mit amorphem Silizium unter Verwendung herkömmli
cher Schaltungskonstruktionen hergestellt worden. Ein Bei
spiel für eine Abtastschaltung dieses Typs aus amorphem
Silizium wurde von M. Akiyama u. a. in ihrer Arbeit "An
Active-Matrix LCD With Integrated Driver Circuits using
A-Si TFTs" besschrieben (veröffentlicht in Japan Display
'86, Proceedings of the 6th International Display Research
Conference, September 1986, Seiten 212-215). Der beschrie
bene Gegenstand ist eine Flüssigkristall-Bildwiedergabeein
richtung, die ein integriert eingebautes angezapftes Schie
beregister aus amorphem Silizium mit Puffertreibern ent
hält, um die Zeilen in der Wiedergabematrix abzutasten.
Die Matrixspalten werden durch eine außerhalb der Wieder
gabeeinrichtung befindliche Schaltung angesteuert. Die er
wähnte Veröffentlichung offenbart auch vorläufige Tester
gebnisse einschließlich ausgangsseitiger Wellenformen des
A-Si-Zeilenabtasters. Die Testdaten zeigen zum einen, daß
die maximale Betriebsfrequenz bei etwa 30 KHz liegt und
daß zum anderen die Abklingzeit (d. h. Ausschaltzeit)
des Schieberegister-Abtasters auf 20 Mikrosekunden kommt,
selbst für Wiedergabeeinrichtungen relativ kleiner Fläche.
Die Abklingzeit von 20 Mikrosekunden für den Zeilenabtaster
mag zwar für die Erzeugung von Bildern annehmbar sein, es
wäre jedoch eine kürzere Abklingzeit zu wünschen, um schär
fere Bilder zu erhalten. Zweitens zeigt die Frequenzgrenze
von 30 KHz, daß eine Abtasteinrichtung mit Schieberegister
nicht in der Lage ist, einen schnellen Datenmultiplexbe
trieb für die Spaltenschienen der Wiedergabe durchzuführen.
Eine mit Dünnfilmtransistoren gebaute Abtasteinrichtung zum
kommutierten Anlegen des wiederzugebenden Bildsignals an die
Spaltenschienen der Bildmatrix ist von I. DeRyche, A. Van
Calster, J. Vanfleteren und A. DeClercq in ihrer Arbeit
"The Design and Simulation of Poly-CdSe TFT Driving Circuits
for High Resolution LC Displays" beschrieben (veröffentlicht
in Japan Display '86, Proceedings of the 6th International
Display Research Conference, September 1986, Seiten 304-307).
Diese Abtasteinrichtung wurde mit dem die relativ hohe Trä
gerbeweglichkeit aufweisenden Kadmiumselenid hergestellt
und enthält folgendes: ein Datenschieberegister mit Serien
eingang und Parallelausgang; eine Vielzahl von Daten-Latch
schaltungen, deren jede mit jeweils einem zugeordneten
Exemplar der Parallelausgänge des Schieberegisters verbun
den ist und einem jeweils zugeordneten Exemplar der Spal
tenschienen der Matrix zugeordnet ist; eine Vielzahl von
Pufferverstärkern, deren jeder eingangsseitig mit dem Aus
gang einer jeweils zugeordneten Latchschaltung verbunden
ist und einen Ausgang zur Ansteuerung einer Spaltenschiene
aufweist. Bei dieser Anordnung ist das Schieberegister mit
den Latchschaltungen über eine erste Gruppe von Verknüpfungs
gliedern verbunden, und die Latchschaltungen sind mit den
Pufferverstärkern über eine zweite Gruppe von Verknüpfungs
gliedern verbunden.
Während einer gegebenen Zeilenperiode werden die in den
Latchschaltungen gespeicherten Daten über die Pufferver
stärker an die jeweiligen Spaltenschienen gelegt. Gleich
zeitig werden Daten bzw. das Bild- oder Videosignal für
die nächste Wiedergabezeile seriell mit einer Taktfrequenz
von ungefähr 6 MHz in das Schieberegister geladen. Am Ende
einer gegebenen Zeilenperiode werden die im Schieberegister
enthaltenen Daten in Parallelform an die Vielzahl der Latch
schaltungen übergeben. Diese Daten werden dann während des
nächstfolgenden Zeilenintervalls auf die Spaltenschienen
gekoppelt.
Angesichts der Geschwindigkeits-Qualitätsmerkmale, die von
M. Akiyama u. a. für Schieberegister aus amorphem Silizium
angeführt worden sind, wird man leicht zu dem Schluß kommen,
daß die Kommutierungsschaltung des von I. DeRyche u. a. vor
gestellten Typs nicht mit amorphem Silizium hergestellt wer
den kann und kaum mit denjenigen Abtastgeschwindigkeiten ar
beiten könnte, die zur Ansteuerung der vertikalen Spalten
einer Flachbau-Bildwiedergabeeinrichtung erforderlich sind.
Es besteht somit Bedarf an einer Kommutierungsschaltung,
die sich in Materialien relativ geringer Trägerbeweglich
keit herstellen und mit relativ hohen Geschwindigkeiten
betreiben läßt.
Die Aufgabe der vorliegenden Erfindung besteht in der
Schaffung einer Latchschaltung zum Anlegen von Signalen
an eine Bildwiedergabe- oder Anzeigeeinrichtung vom Matrix
typ. Diese Aufgabe wird erfindungsgemäß durch die in den
Patentansprüchen angegebenen Merkmale gelöst.
Die erfindungsgemäße Latchschaltung enthält ein Paar über
Kreuz gekoppelter Transistoren, die über Lasteinrichtungen
variabler Impedanz erregt werden. Diese impedanzvariablen
Lasteinrichtungen werden zwischen Betriebsarten mit niedri
ger Impedanz und hohem Strom und Betriebsarten hoher Impe
danz und niedrigem Strom moduliert, um ein schnelleres Um
schalten der Latchschaltung zu erreichen.
Die Erfindung wird nachstehend an einem Ausführungsbeispiel
anhand von Zeichnungen näher erläutert
Fig. 1A ist ein Blockschaltbild eines Bildwiedergabe
gerätes in Flachbauweise mit einer als integrierter Be
standteil hergestellten Datenkommutierungseinrichtung ge
mäß der vorliegenden Erfindung;
Fig. 1B ist ein Blockschaltbild einer Taktgeberschal
tung, die im Gerät nach Fig. 1A verwendet werden kann;
Fig. 2 und 3 zeigen, teilweise in Blockform und
teilweise als Schaltplan, eine Demultiplexschaltung, die
im Gerät nach Fig. 3 verwendet werden kann;
Fig. 4 ist das Schaltbild einer Latchschaltung zum
Ansteuern einer Spaltenschiene des Wiedergabegerätes;
Fig. 5 ist ein Zeitdiagramm der Arbeitsfolge der Kommu
tierungseinrichtung;
Fig. 6 ist ein Schaltbild einer anderen Ausführungs
form der Latchschaltung zum Ansteuern einer Spaltenschie
ne des Wiedergabegerätes;
Fig. 7 ist ein Zeitdiagramm zur Erläuterung der Ar
beitsweise der Schaltung nach Fig. 6;
Fig. 8 ist ein Schaltbild von Zeilenwähl-Demultiplexern
einer Latch-Ansteuerschaltung;
Fig. 9 ist ein Zeitdiagramm der Arbeitsfolge der Zei
lenwähleinrichtung;
Fig. 10 ist das Schaltbild einer anderen Lasteinrich
tung variabler Impedanz.
Die Erfindung wird nachstehend in Verbindung mit einem
selbstabtastenden Flüssigkristall-Bildwiedergabegerät be
schrieben, worin die aktiven Elemente unter Verwendung von
amorphem Siliziummaterial hergestellt sind. Es sei jedoch
darauf hingewiesen, daß die erfindungsgemäßen Prinzipien
auch auf andere Gerätetypen anwendbar sind, die eine Ab
tast- oder Kommutierungsschaltung erfordern, welche in
herkömmlicher Bauweise nicht in der Lage wäre, mit der
gewünschten Arbeitsgeschwindigkeit zu funktionieren.
In der Fig. 1 ist ein selbstabtastendes Flüssigkristall-
Wiedergabesystem in Blockform dargestellt. Dieses System
enthält eine selbstabtastende "Bilderzeugungseinheit",
die in der Zeichnung mit der gestrichelten Linie 10 um
rahmt ist, und eine Beistandselektronik mit einem Daten
signal-Formatierer 24, einer Hauptsteuereinheit 26 und
einem Taktsignalgeber 28. Der Bilderzeugungsteil 10 ent
hält eine Bild- oder Anzeigematrix 12, eine Horizontalab
tastschaltung 14 und eine Datenkommutierungsschaltung 18.
Die Bildmatrix 10 enthält eine Vielzahl von P mal Q mal R
horizontalen Schienen und eine Vielzahl von M mal N ver
tikalen Datenleitungen, wobei M, N, P, Q und R ganze Zah
len sind. An jedem Schnittpunkt einer horizontalen Schiene
und einer vertikalen Datenleitung befindet sich jeweils ein
Transistorschalter und ein mit Flüssigkristall arbeitendes
Anzeige- oder Bildelement, im folgenden auch kurz als
"Pixel" bezeichnet. Die Steuerelektroden der einzelnen
Transistoren sind mit den horizontalen Schienen gekoppelt.
Die Stromleitungsstrecke eines jeden Transistors ist zwi
schen ein Flüssigkristall-Bildelement und eine Spalten
schiene geschaltet. Die Flüssigkristall-Bildelemente sind
kapazitive Elemente und fähig zur Speicherung von Ladung,
d. h. sie speichern effektiv ein Potential. Beim Betrieb
des Systems wird ein Potential nacheinander an die Hori
zontalschienen gelegt, um jeweils alle Transistoren einer
Matrixzeile auf einmal einzuschalten. Gleichzeitig mit
der Einschaltung einer Zeile von Transistoren werden Daten
für die betreffende Zeile von Bildelementen an die Spalten
schienen gelegt. Diese Bilddaten werden über die Matrix
transistoren auf die jeweiligen Bildelement-Kapazitäten
gekoppelt, und dann werden die Transistoren in der Zeile
ausgeschaltet. Die Bilddaten werden für eine Vollbildperio
de an den Bildelementen gespeichert, und während dieser
Zeit bestimmen die jeweiligen Datenpotentiale den Erleuch
tungszustand bzw. die Lichtdurchlässigkeit der betreffen
den Bildelemente. Nach einer Vollbildperiode (diejenige
Zeit, die zur Adressierung aller Horizontalzeilen benötigt
wird) wird die horizontale Zeile aufs Neue adressiert,
und neue Bilddaten werden an die Zeile der Bildelemente
gelegt.
Die an die Matrix zu legenden Bilddaten werden in Serien
form an einem Anschluß 40 zugeführt. Die Daten werden dann
in M parallele Signale formatiert, um an dem Demultiplexer
19 der Bilderzeugungseinheit gelegt zu werden. Während je
des Zeilenintervalls wandelt der Demultiplexer 19 die M
parallelen Signale in M · N parallele Signale um, entspre
chend den M · N Spaltenschienen. Da der Demultiplexer M
Signale in M · N Signale umwandelt, muß der Multiplexer
in der Lage sein, in schnellstens einer Zeit gleich 1/N
einer Zeilenperiode umzuschalten. Die M · N parallelen Sig
nale werden auf eine Vielzahl von M · N Eingangs-Latch
schaltungen 20 gekoppelt. Diese Latchschaltungen werden
so betrieben, daß die Ansprechzeit des Demultiplexers mi
nimiert wird.
Die Demultiplexierung der M parallelen Signale, die eine
Zeile von Daten darstellen, und die Eingabe dieser Daten
in die Eingangs-Latchschaltungen 20 benötigt den größten
Teil einer Zeilenperiode.
Die in die Eingangs-Latchschaltungen 20 gegebenen Daten
werden über Verknüpfungsglieder (Torschaltungen) 21 auf
eine zweite Vielzahl von M · N Ausgangs-Latchschaltungen
22 übertragen. Diese Übertragung wird innerhalb eines
relativ kleinen Teils einer Zeilenperiode durchgeführt.
Die Daten werden in den Ausgangs-Latchschaltungen 22 über
annähernd die nächstfolgende Zeilenperiode gespeichert,
dann an die Spaltenschienen gelegt, um eine Zeile von Bild
elementen der Matrix zu beaufschlagen. Die Matrix-Bild
elemente in der jeweils adressierten Zeile haben ungefähr
eine volle Zeilenperiode zur Verfügung, um die zugeführten
Daten aufzunehmen. Drei Hauptmerkmale dieser Datenkommu
tierungsanordnung sind: erstens ist die Anzahl der Daten
zeilen, die von der selbstabtastenden Bilderzeugungseinheit
genommen werden müssen, von M · N auf M reduziert; zweitens
steht eine Periode von ungefähr einer Zeilenzeit zur Ver
fügung, um das Datenpotential eines jeden Bildelementes
einzustellen; drittens kann, wie weiter unten nachgewiesen,
die Schaltungsanordnung unter Verwendung von Dünnfilmtran
sistoren aus einem Material relativ geringer Trägerbeweg
lichkeit hergestellt werden und dennoch die relativ schnel
le Eingangsgeschwindigkeit der Daten verarbeiten.
Der Horizontalabtaster 14 enthält einen Zweiebenen-Demul
tiplexer 15, 16 und eine Latch/Treiber-Anordnung 17, die
für jede Horizontalschiene eine Latch- und Treiberschaltung
enthält. An den Demultiplexer 15 werden P parallele Abtast
signale gelegt. In der einfachsten Form des Betriebs liefern
die P Abtastsignale jeweils einen Abtastimpuls mit einer
Dauer von 1/P eines aktiven Vollbildintervalls, jeweils
innerhalb getrennter, einander ausschließender Zeitperio
den. Diese P Abtastsignale werden im Demultiplexer 15 in
P · R parallele Abtastsignale umgesetzt, von denen jedes
einen Abtastimpuls liefert, dessen Dauer gleich dem Bruch
teil 1/(P · R) eines aktiven Vollbildintervalls ist, wobei
diese Impulse in getrennten, einander ausschließenden Zeit
perioden erscheinen. Die P · R Parallelsignale werden auf
den Demultiplexer 16 gegeben, der P · R · Q parallele Ab
tastsignale liefert. Die P · R · Q parallelen Abtastsigna
le bestehen jeweils aus einem Abtastimpuls einer Dauer von
ungefähr einem Horizontalzeilenintervall. Diese Impulse
können so begrenzt werden, daß sie in getrennten, einander
ausschließenden Zeitperioden erscheinen, oder die an auf
einanderfolgende Horizontalzeilen gelegten Abtastimpulse
können sich überlappen, wie weiter unten erläutert.
Die P · Q · R Abtastimpulse werden auf P · Q · R parallele
Latch- und Treiberschaltungen gekoppelt. Die parallelen
Latch- und Treiberschaltungen erregen die Horizontalschie
nen im Gegentakt und sind speziell so ausgelegt, daß sie
die Horizontalschienen schnell ausschalten können.
Die Hauptsteuereinheit 26 liefert Multiplexer-Steuersignale
und Übertragungs-Steuersignale an die Spaltenschienen-Kommu
tierungsschaltung 18 und die Horizontalabtastschaltung 14.
Außerdem liefert die Hauptsteuereinheit Steuersignale an
den Taktsignalgeber 28, der Taktsignale für die Erregung
der Latchschaltungen 20, 22 und 17 entwickelt. Die Haupt
steuereinheit kann einen Oszillator enthalten und eine Lo
gikschaltung aufweisen (z. B. einen Mikroprozessor), um
unter Abzählung der vom Oszillator gelieferten Impulse die
erforderlichen Steuersignale in passender zeitlicher Be
ziehung zu erzeugen.
Bei dem zu beschreibenden System werden die Latchschaltun
gen während bestimmter Zeitintervalle durch Taktsignale
variablen Tastverhältnisses taktgesteuert. Der Taktgeber
28 ist so ausgestaltet, daß er Taktsignale sowohl mit kon
stantem Tastverhältnis als auch mit variablem Tastverhält
nis liefert.
Die Fig. 1B zeigt eine exemplarische Schaltungsanordnung
zur Realisierung des Taktgebers 28. Diese Schaltungsanord
nung enthält einen Oszillator 31, der ein Signal konstanter
Frequenz von z. B. 10 MHz erzeugt. Der Oszillator 31 ist
mit einer Zählschaltung 30 verbunden, die von Periode zu
Periode des Oszillatorsignals aufsteigende Binärwerte lie
fert, z. B. die Wertefolge 0 bis 127. Diese Werte werden an
den Adresseneingang eines Festwertspeichers (ROM) 32 ge
legt, der 128 Speicherplätze aufweist, die mit Logikwerten
1 und 0 vorprogrammiert sind. Der Festwertspeicher 32 lie
fert daher alle 100 Nanosekunden einen Wert 1 oder 0. Ge
nauer gesagt ist der Festwertspeicher 32 so programmiert,
daß er eine Ausgangswellenform von beispielsweise 1 MHz
liefert, worin sich das Tastverhältnis im Verlauf einer
von 1 bis 127 gehenden Adressenfolge von 10% auf 100% und
wieder zurück auf 10% ändert. Die allgemeine Gestalt die
ser Wellenform ist in der Fig. 5 als Signal Ic′ gezeigt.
Natürlich können auch andere Wellenformen im Festwertspei
cher programmiert sein. Außerdem können zusätzliche Adres
senbits eingefügt werden, so daß von der Hauptsteuerein
heit verschiedene Ausgangsfolgen aus dem Festwertspeicher
gewählt werden können. Dies ist durch die mit MC bezeich
nete Verbindung zwischen der Hauptsteuereinheit 26 und dem
Adresseneingang des Festwertspeichers 32 angedeutet. Immer
wenn eine Taktwellenform mit variablem Tastverhältnis ge
wünscht ist, wird ein Rücksetzimpuls an die Hauptsteuer
einheit gelegt, um den Eingang des Zählers 30 zurückzu
setzen, so daß er die Folge an einem bekannten Punkt be
ginnt.
Der Ausgang des Festwertspeichers 32 ist mit einem Verzö
gerungselement 34 gekoppelt, das beim hier beschriebenen
Beispiel eine Verzögerung von 500 Nanosekunden bringt.
Die Ausgangssignale des Verzögerungselementes 34 und des
Festwertspeichers 32 bilden zwei Phasen von Taktsignalen,
die sich zumindest während der Zeiten, in denen das Tast
verhältnis kleiner ist als 50%, nicht überlappen. Diese
beiden Taktsignale werden auf jeweils einen ersten Ein
gang dreier Multiplexer 36, 37 und 38 gegeben. Ein zweites
Phasenpaar von Taktsignalen, die ein konstantes Tastver
hältnis haben, werden auf jeweils einen zweiten Eingang
der Multiplexer 36, 37 und 38 gekoppelt.
Die Multiplexer 36, 37 und 38 werden durch die Hauptsteuer
einheit 26 so gesteuert, daß sie an ihren Ausgangsanschlüs
sen entweder Taktsignale mit konstantem Tastverhältnis
oder Taktsignale mit variablem Tastverhältnis liefern. Die
Ausgangsanschlüsse der Multiplexer sind mit Treiberverstär
kern verbunden, welche die jeweiligen Taktsignale auf die
passenden Potentialwerte verstärken.
Die mit konstantem Tastverhältnis auftretenden Taktsignale
werden erzeugt, indem das Ausgangssignal des Oszillators
31 auf einen Frequenzteiler 33 gegeben wird, der das 10-
MHz-Signal beispielsweise durch 10 teilt und damit ein
1-MHz-Taktsignal liefert. Dieses Signal wird auf ein Ver
zögerungselement 35 gegeben, welches das Taktsignal z. B.
um 500 Nanosekunden verzögert. Die vom Frequenzteiler 33
und vom Verzögerungselement 35 gelieferten Ausgangssignale
sind also zwei Phasen eines Taktsignals.
Als nächstes sei die Fig. 2 betrachtet, die ein Ausführungs
beispiel eines Datenformatierers zeigt, der als Formatierer
24 in Fig. 1 verwendet werden kann. Der gezeigte Formatie
rer enthält ein Schieberegister 50 mit Serieneingang und
Parallelausgang und M Schieberegister 52-62 mit Parallel
eingang und Serienausgang. Videodaten, von denen angenommen
sei, daß sie in Form einzelner Abfrageproben vorliegen und
eine Zweipegel-Bildinformation für "Hell" oder "Dunkel"
darstellen, werden in Serienform an den Anschluß 40 ge
legt. Eine Zeile der Videoinformation besteht aus M · N
Proben, wobei M und N ganze Zahlen sind. Diese Videodaten
werden, jeweils eine Zeile auf einmal, mit der Videodaten
rate unter Steuerung durch ein Taktsignal CL A in das Re
gister 50 getaktet. Das Taktsignal CL A ist mit der Video
datenrate synchronisiert. Nachdem eine Horizontalzeile von
Videodaten in das Register 50 eingegeben ist, wird die
Zeile von Videodaten unter dem Einfluß eines Übertragungs-
Steuersignals CL B in Parallelform in die Paralleleingang/
Serienausgang-Register 52-62 übertragen. Die Operation der
Parallelübertragung erfolgt innerhalb eines relativ kleinen
Teils eines Zeilenintervalls, d. h. innerhalb einer oder
zwei Perioden der Videodatenrate. Nach der Parallelüber
tragung wird das Register 50 bereitgemacht, die als näch
stes erscheinende Horizontalzeile von Videodaten aufzuneh
men.
Während der Zeit, in der das Register 50 die nächstfolgende
Zeile von Videodaten aufnimmt, geben die M Paralleleingang/
Serienausgang-Register 52-62 die darin enthaltenen laufen
den Videodaten an den Demultiplexer 19′ aus. Dabei erfolgt
unter Steuerung durch ein Taktsignal CL C die Datenauslesung
an jedem der einzelnen Register 52-62 jeweils in Serienform,
wobei die Register zueinander parallel betrieben werden.
Da M parallel zueinander ausgelesene Register vorhanden sind
und die Videodaten in höchstens einer Horizontalzeilenzeit
ausgelesen werden müssen, beträgt die Mindest-Ausleserate
der Register 52-62 ungefähr N/TH, wobei TH eine Zeilenperio
de ist, angenommen, die Demultiplexierung findet während
einer ganzen Zeilenperiode statt. Die Mindestrate des Takt
signals CL C ist N/TH, jedoch beträgt die Rate bzw. Frequenz
des Taktsignals CL C in Wirklichkeit ungefähr das Doppelte
von N/TH, wie weiter unten gezeigt.
Die jeweiligen Serienausgänge der Register 52-62 sind mit
jeweils zugeordneten Serieneingängen von M einzelnen 1-auf-
N-Demultiplexern MUX (M) bis MUX (1) gekoppelt, die den
Multiplexer 19′ bilden. Bei dem Ausführungsbeispiel nach
Fig. 2 sei angenommen, daß die Videodaten für eine Hori
zontalzeile so angeordnet sind, daß das zuerst erscheinen
de Datenexemplar für die Wiedergabe auf der linken Seite
des Bildes und das zuletzt erscheinende Datenexemplar für
die Wiedergabe auf der rechten Seite des Bildes gilt. Nach
dem eine Zeile von Daten in das Register 50 eingegeben ist,
liegen die zuerst erscheinenden Daten am rechten Ende und
die zuletzt erscheinenden Daten am linken Ende des Re
gisters 50, und somit werden die zuerst erscheinenden
Videodaten in das Register 62 und die zuletzt erscheinenden
Videodaten in das Register 52 übertragen. Die Demultiplexer
MUX (1) bis MUX (M) sind, wie gezeigt, so angeordnet, daß
die Daten von links nach rechts an die Spaltenschienen der
Wiedergabeeinrichtung gelegt werden. Deswegen sind die Ver
bindungen zwischen der Registergruppe und der Demultiplexer
gruppe so geführt, daß die Demultiplexer MUX (1) . . . MUX (M)
Daten von den Registern 62 . . . 52 empfangen, um die Daten
richtig für die Bilddarstellung zu orientieren. Wenn es
jedoch belanglos ist, ob die Information um eine vertikale
Achse gespiegelt wird, oder wenn die Videodaten in umge
kehrter Reihenfolge am Eingang eingegeben werden, dann
können die Verbindungen zwischen der Registergruppe und
der Demultiplexergruppe auch von den Registern 52 . . . 62
zu den Demultiplexern MUX (1) . . . MUX (M) laufen.
Die Fig. 3 zeigt in Form eines Schaltbildes die Konfigura
tion eines der in Fig. 2 als Blöcke dargestellten Demulti
plexer. Der gezeigte Demultiplexer enthält eine Vielzahl
von Dünnfilm-Feldeffekttransistoren (abgekürzt TFFET) von
ein und demselben Leitfähigkeitstyp, die aus einem Material
geringer Trägerbeweglichkeit hergestellt sind (z. B. aus
amorphem Silizium). Die Gateelektroden der TFFETs sind mit
zugeordneten Steuerleitungen verbunden, an die logische
Steuerpotentiale gelegt werden, um jeweils einzelne Exem
plare der Transistoren unter Ausschluß der übrigen Exemplare
leitend zu machen. Die Steuerpotentiale können beispiels
weise für aufeinanderfolgende Abtastung der Transistoren
geliefert werden, so daß jeder Transistor exklusiv (einmal
pro Zeilenintervall) unter Ausschluß der übrigen Transisto
ren leitet. Die eine Elektrode der Hauptstromstrecke eines
jeden TFFET ist mit der Dateneingangsklemme 70 des Demul
tiplexers verbunden, und die andere Elektrode der Haupt
stromstrecke des betreffenden TFFET ist mit einem zugerod
neten Exemplar von Ausgangsklemmen 1 bis N des Demultiple
xers verbunden. Jeweils derjenige TFFET, der im Augenblick
leitend gemacht ist, koppelt die gleichzeitig an die Ein
gangsklemme 70 gelegten Videodaten auf die ihm zugeordnete
Ausgangsklemme. Die Konditionierung der einzelnen TFFETs
in ihren Leitzustand erfolgt mit einer Schaltrate oder Fre
quenz, die im Einklang mit der Rate des Anlegens der Video
daten an die Klemme 70 steht, d. h. die Steuerpotentiale
wechseln mit der Rate, mit der die Register 52-62 Video
daten auslesen.
Um die selbstabtastende Bilderzeugungseinheit mit der Er
wartung einer vernünftigen Ausbeute herzustellen und um
den Spaltenschienen und somit den Bildelementen (Pixels)
eine wünschenswerte Teilung zu geben, ist es notwendig,
die Anzahl von Transistoren und Verbindungsleitungen der
Einheit minimal zu halten. Zu diesem Zweck sind die Multi
plexer so konstruiert, daß sie nur eine Eintaktsignal-
Ansteuerung der Eingangs-Latchschaltungen bringen. Da die
Latch-Schaltungen eintaktmäßig angesteuert werden und da
die Demultiplexer und die Latchschaltungs-Transistoren
aus Material geringer Trägerbeweglichkeit hergestellt sind,
ist ferner die zur Zustandsänderung der Latch-Schaltung
erforderliche Zeit relativ lang. Um die Umschaltzeit der
Eingangs-Latchschaltung zu reduzieren, ist diese Schaltung
mit einem Rücksetztransistor versehen, um sie vor dem An
legen der Videodaten in einen bevorzugten Zustand zurückzu
setzen. Der Rücksetztransistor ist so angeordnet, daß der
Ausgangsanschluß, an den Videodaten für die Latch-Schaltung
gelegt werden, in einem hohen Zustand ist. Wenn also die
Videoinformation einen hohen Zustand repräsentiert, braucht
der Zustand der Latchschaltung nicht geändert zu werden.
Wenn umgekehrt die Videoinformation einen niedrigen Zustand
repräsentiert dann muß der Zustand der Latchschaltung ge
ändert werden.
Diese Anordnung führt aus folgenden Gründen zur schnellst
möglichen Zustandsänderung der Latchschaltung. Der Rück
setztransistor ist mit der Latchschaltung in einer solchen
Konfiguration gekoppelt, daß er in Sourceschaltung arbeitet,
um das Potential eines Ausgangsanschlusses der Eingangs-
Latchschaltung herunterzuziehen, anstatt in einem Source
folgerbetrieb das Potential eines Eingangsanschlusses der
Eingangs-Latchschaltung hochzuziehen. Durch den Betrieb in
Sourceschaltung zum Herunterziehen des Potentials des Aus
gangsanschlusses bleibt die Gate-Source-Spannung des Tran
sistors konstant, und daher ist auch der vom Rücksetztran
sistor geleitete Strom zur Entladung des Ausgangsanschlusses
im wesentlichen konstant. Würde umgekehrt der Rücksetztran
sistor als Sourcefolger arbeiten (Verstärker in Drainschal
tung), um das Potential eines Ausgangsanschlusses der Ein
gangs-Latchschaltung hochzuziehen, dann würde bei höher
werdendem Potential des Ausgangsanschlusses die Gate-Source-
Spannung des Rücksetztransistors zunehmen, was eine zeit
abhängige Abnahme des Stroms zur Folge hätte, der zur Ent
ladung des Ausgangsanschlusses über den Rücksetztransistor
geleitet wird. Vergleicht man also einen in Sourceschaltung
betriebenen Rücksetztransistor mit einem als Sourcefolger
betriebenen Rücksetztransistor, dann gilt für gleiche
Steuerpotentiale an den Gateelektroden, daß der in Source
schaltung arbeitende Transistor die Latchschaltung schnel
ler zurücksetzt, und zwar wegen seines Betriebs mit konstan
tem Strom.
Der Demultiplexer-Transistor ist mit demjenigen Ausgangs
anschluß der Eingangs-Latchschaltung verbunden, der dem
Ausgangsanschluß, an dem der Rücksetztransistor liegt, ent
gegengesetzt ist. Vor dem Anlegen von Videodaten an die
Demultiplexer werden alle Eingangs-Latchschaltungen auf
denjenigen Zustand zurückgesetzt, bei welchem die mit den
Demultiplexer-Transistoren verbundenen Ausgangsanschlüsse
in einem hohen Zustand sind. Somit brauchen die Demultiple
xer-Transistoren die Eingangs-Latchschaltungen niemals auf
einen hohen Zustand aufzuladen, d. h. die Demultiplexer-
Transistoren arbeiten nicht im Sourcefolgerbetrieb. Die
Demultiplexer-Transistoren brauchen nur den Ausgangsan
schluß der Eingangs-Latchschaltung beim Erscheinen von Vi
deodaten niedrigen Zustandes zu entladen, und diese Ent
ladung erfolgt in der Sourceschaltungs-Betriebsart, die
schneller ist. Wäre die Eingangs-Latchschaltung nicht auf
den vorhergehenden bevorzugten Zustand zurückgesetzt, müß
ten die Demultiplexer-Transistoren für Videosignale niedri
gen und hohen Zustandes abwechselnd in Sourceschaltung und
als Sourcefolger arbeiten. Unter diesen Bedingungen wäre
die Demultiplexerrate durch den langsameren Sourcefolger
betrieb begrenzt. Dies wiederum würde eine höhere Anzahl
von Demultiplexern und Eingangsdatenleitungen der selbst
abtastenden Bildwiedergabeeinheit erfordern.
Ausgangs-Latchschaltungen sind aus folgenden Gründen vor
gesehen. Die Spaltenpuffer oder -treiber sind relativ große
Bauelemente und stellen relativ große kapazitive Lasten für
die sie ansteuernde Schaltungsanordnung dar. Würden die
Spaltentreiber von den Eingangs-Latchschaltungen über Tor
schaltungen betrieben, dann würden die Torschaltungen ab
wechselnd in Sourceschaltung und als Sourcefolger arbeiten.
Die von den Torschaltungen benötigte Zeit, um die Spalten
puffer im Sourcefolgerbetrieb zu erregen, ist zu lang zur
Erzielung einer annehmbaren Qualität. Andererseits kann eine
Latchschaltung, die mit Lasten variabler Impedanz betrieben
wird, die Eingangskapazität des Spaltenpuffers relativ
schnell ansteuern. Außerdem läßt sich die Latchschaltung
so auslegen, daß sie eine relativ kleine Eingangsimpedanz
hat und daher relativ leicht über die Torschaltungen an
gesteuert werden kann (es sei bemerkt, daß an irgendeiner
Stelle in der Kommutierungsschaltung Torschaltungen vor
gesehen sein müssen, um die Spaltenschienen während der
relativ langen Intervalle, in denen eine neue Zeile
von Daten an die Bilderzeugungseinheit gelegt wird, abzukoppeln).
Die Fig. 4 zeigt die Struktur der Eingangs-Latchschaltungen,
der Torschaltungen und der ausgangsseitigen Latch- und Trei
berschaltung für eine einzige Vertikalschiene der Daten
wiedergabe. Es sei angenommen, daß alle Transistoren in
der Struktur Dünnfilm-Feldeffekttransistoren aus Material
geringer Trägerbeweglichkeit (z. B. amorphem Silizium) sind,
nachstehend einfach als FETs bezeichnet. Außerdem sei zum
Zwecke der Erläuterung angenommen, daß die Transistoren n-
leitende Elemente vom Anreicherungstyp sind. Die Prinzipien
der Arbeitsweise der Schaltung sind jedoch nicht auf Feld
effekttransistoren beschränkt, sondern gelten allgemein auch
für Strukturen, die z. B. bipolare Bauelemente verwenden.
Die Eingangs-Latchschaltung enthält über Kreuz gekoppelte
FETs 104 und 106, deren Sourceelektroden an eine Schiene
100 angeschlossen sind und deren Drainelektroden an jeweils
einem zugeordneten Ausgangsanschluß 108 bzw. 110 liegen und
deren Gateelektroden mit dem Ausgangsanschluß 110 bzw. 108
verbunden sind. Ein Rücksetz-FET 102 liegt mit seiner Source
elektrode an der Schiene 100 und mit seiner Drainelektrode
am Ausgangsanschluß 108, während seine Gateelektrode mit
einer Rücksetzschiene 126 verbunden ist. Die FETs 108 und
110 haben geschaltete Kondensatorlastschaltungen 111 bzw.
117, die mit dem betreffenden Ausgangsanschluß 108 bzw. 110
verbunden sind.
Die geschaltete Kondensatorlastschaltung 111 (bzw. 117)
enthält zwei FETs 112, 114 (118, 120) in Reihenschaltung
zwischen einer Gleichspannungsschiene 126 und dem zugeord
neten Ausgangsanschluß 108 (110). Ein Kondensator 116 (122)
ist zwischen den Verbindungspunkt der Transistoren 112, 114
(118, 120) und einen auf Gleichspannungspotential liegen
den Punkt geschaltet, der in der Zeichnung zur Vereinfachung
der Darstellung als ein Punkt der Schiene 126 gezeigt ist.
Die Eingangsdaten werden über einen Multiplexer-FET 90 (der
z. B. einem der in Fig. 3 dargestellten Transistoren ent
spricht) auf den Ausgangsanschluß 110 der Latchschaltung
gekoppelt und bestimmen den Zustand der Schaltung. Die Ein
gangs-Latchschaltung liefert an ihren Ausgangsanschlüssen
108 und 110 komplementäre Ausgangs-Logikzustände, die durch
den Logikzustand der Eingangsdaten oder durch ein an die
Rücksetzschiene 124 gelegtes Potential des Logikwertes 1
bestimmt werden. Das heißt, ein Rücksetzimpuls bringt den
FET 102 in einen leitenden Zustand, was den Ausgangsan
schluß 108 auf einen niedrigen Zustand zieht und bewirkt,
daß der Ausgangsanschluß 110 einen hohen Zustand erreicht.
Der hohe Zustand am Ausgangsanschluß 110 wirkt als Rück
kopplung auf den FET 104 im Sinne einer Leitendmachung und
verriegelt oder "hält" die Schaltung damit in diesem Zu
stand. Wenn anschließend eine Videosignalprobe entsprechend
einem hohen Zustand über den FET 90 an den Ausgangsanschluß
110 gelegt wird, ändert sich der Zustand der Latchschaltung
nicht. Wird andererseits eine Videosignalprobe entsprechend
einem niedrigen Zustand an den Ausgangsanschluß 110 gelegt,
dann tendiert dieser niedrige Zustand zur Ausschaltung des
FET 104.
Die geschalteten Kondensatorlastschaltungen 111 und 117
sind eingefügt, um eine Änderung der Verstärkung der Latch
schaltung zu erlauben. Die hintereinandergeschalteten FETs
112, 114 (118, 120) werden abwechselnd zum Leiten gebracht,
und zwar durch Taktsignale Ic an den Gatelektroden der FETs
112 und 120 und durch ein Taktsignal an den Gateelektro
den der FETs 114 und 118. Wenn die FETs 112 und 120 leiten,
laden sie die Kondensatoren 116 und 122 in Richtung auf das
an der Schiene 126 liegende Gleichspannungspotential +V 2 auf.
Anschließend werden die FETs 112 und 120 ausgeschaltet, und
die FETs 114 und 118 werden leitend gemacht. Während dieses
Zeitintervalls werden die in den Kondensatoren 116 und 122
gespeicherten Ladungen zu den Ausgangsanschlüssen 108 und
110 geleitet, als Betriebsströme für die über Kreuz gekoppel
ten FETs 104 und 106.
Die aus Lehrbüchern zu entnehmende Theorie geschalteter
Kondensatoren besagt, daß die effektive Impedanz einer
geschalteten Kondensatoranordnung ähnlich der Schaltung
aus den FETs 112 und 114 und dem Kondensator 116 annähernd
der Impedanz eines Widerstandes mit dem Wert 1/Cf c Ohm ist,
wobei f c die Taktfrequenz und C der Wert der Kapazität ist.
Die FETs 112 und 114 in der Schaltung nach Fig. 4 haben
nicht die idealen Schaltcharakteristiken, wie sie bei der
Theorie geschalteter Kondensatoren vorausgesetzt werden,
dennoch bildet die Anordnung eine ohmsche Impedanz, wenn
auch mit einem anderen Wert als 1/Cf c . Für eine konstante
Frequenz der Taktsignale Ic und kann der Widerstands
wert und damit die Verstärkung der Latchschaltung auf höhe
re und niedrigere Werte geändert werden, indem man das Tast
verhältnis der Taktwellenformen verkleinert bzw. vergrößert.
Der Vorteil einer Änderung der Verstärkung der Latchschal
tung wird weiter unten beschrieben, nach der Beschreibung
des restlichen Teils der Fig. 4.
Die komplementären Ausgangssignale an den Anschlüssen 108
und 110 werden an jeweils eine Torschaltung 134 bzw. 136
gelegt. Die Torschaltung 134 und 136 werden durch einen
Übertragungs-Steuerimpuls TC gesteuert, der den Gateelektro
den der Torschaltungen über eine Schiene 132 angelegt wird.
Sobald eine vollständige Zeile von Videodaten auf einmal
("im Multiplex") in die Eingangs-Latchschaltungen 20 über
tragen worden ist, werden die Torschaltungen in den leiten
den Zustand gebracht, so daß sie die jeweiligen Ausgangs
potentiale an die Gateelektroden von FETs 139 A und 139 B
legen, die den Eingangskreis der Ausgangs-Latchschaltungen
22′ bilden. Die Torschaltungen 134 und 136 werden dann bis
zum nächsten Zeilenintervall ausgeschaltet. Diese Ausschal
tung kann erfolgen, bevor die Ausgangs-Latchschaltung ih
ren Zustand vollständig geändert hat, vorausgesetzt, es
ist eine genügende Zeit verstrichen, um die von der Ein
gangs-Latchschaltung erzeugten Ausgangspotentiale in den
parasitären Eigenkapazitäten der Gateelektroden der FETs
139 A und 139 B zu speichern. Danach bewirkt trotz Nicht
leitung der Torschaltung 134 und 136 das gespeicherte Po
tential an den Gateelektroden der FETs 139 A und 139 B wei
terhin eine Zustandsänderung der Ausgangs-Latchschaltung
22′.
Die Ausgangs-Latchschaltung 22′ enthält die Eingangs-FETs
139 A und 139 B, ferner über Kreuz gekoppelte FETs 142 und
144 und geschaltete Kondensatorlastschaltungen 155 und
161. Die Sourceelektroden der FETs 139 A, 139 B, 140 und
142 sind mit der Gleichspannungsschiene 138 verbunden.
Die Drainelektroden der FETs 139 B und 142 liegen an einem
Ausgangsanschluß 148, und die Drainelektroden der FETs
139 A und 140 sind mit einem Ausgangsanschluß 146 verbunden.
Die geschalteten Kondensatorlastschaltungen 155 und 161
liegen an den Ausgangsanschlüssen 148 bzw. 146. Die ge
schaltete Kondensatorlastschaltung 155 (bzw. 161) enthält
hintereinandergeschaltete FETs 152, 156 (162, 158) und
einen Kondensator 154 (160), der zwischen dem Verbindungs
punkt der hintereinandergeschalteten FETs und einem Punkt
festen Potentials angeordnet ist. Die Gatelektroden der
FETs 152, 156 (162, 158) sind mit jeweils einer Taktschiene
166 bzw. 164 verbunden, an die ein zugehöriges Taktsignal
Dc bzw. angelegt wird, um die Verstärkung der Ausgangs-
Latchschaltung zu ändern.
Das an die Ausgangs-Latchschaltung angelegte Eingangssignal
ist gegentaktartig, d. h. einer der FETs 139 A und 139 B wird
leitend gemacht, während der jeweils andere nicht-leitend
gemacht wird. Die FETs 139 A und 139 B sind so angeordnet,
daß sie im leitenden Zustand den jeweiligen Ausgangsknoten,
an den ihre jeweilige Drainelektrode angeschlossen ist,
potentialmäßig nach unten ziehen. Somit arbeiten die FETs
139 A und 139 B nur im schnelleren Sourceschaltungs-Betrieb.
Wegen des gegentaktartigen Eingangssignals ist die Aus
gangs-Latchschaltung 22′ symmetrisch und braucht daher
vor dem Anlegen von Eingangsdaten nicht zurückgesetzt zu
werden.
Die Ausgangs-Latchschaltung 22′ liefert komplementäre Aus
gangssignale an den Anschlüssen 148 und 146, die jeweils
mit der Gateelektrode eines zugeordneten Exemplars zweier
FETs 168 und 170 gekoppelt sind, welche als Gegentakttrei
ber angeordnet sind. Die FETs 168 und 170 liegen in Reihe
zueinander zwischen einem relativ positiven und einem re
lativ negativen Gleichspannungspotential. Der Verbindungs
punkt 172 zwischen den FETs 168 und 170 ist an eine ver
tikale Spaltenschiene in der Bildmatrix angeschlossen.
Die Schienen 100, 124, 126, 128, 130, 132, 138, 150, 164
und 166 sind allen M · N Schaltungen der Bilderzeugungs
einheit gemeinsam.
Die Systemtaktsteuerung ist in Fig. 5 veranschaulicht und
basiert auf den nachfolgenden, als Beispiel gewählten Vor
aussetzungen. Ein Horizontalzeilenintervall dauert 64 Mikro
sekunden, wovon die aktive Videoinformation 60 Mikrosekun
den belegt. Pro Zeilenintervall gibt es als Daten 1024
Abfragewerte (Proben) der Videoinformation, und die Bild
matrix weist eine entsprechende Anzahl von Spaltenschienen
auf. Die Anzahl M der Multiplexer und der Paralleleingang/
Serienausgang-Register ist gleich 32. Die Anzahl N von Aus
gängen pro Multiplexer beträgt 32, und die Anzahl von Pro
ben, die an jedes der Register 62-52 gelegt werden, ist
ebenfalls 32.
Da 1024 Videoproben innerhalb 60 Mikrosekunden erscheinen,
wird das Register mit einer Frequenz von 17 MHz durch das
Taktsignal CLA taktgesteuert. 32 Mikrosekunden werden für
Kommutierung der Videodaten über 32 Kanäle reserviert,
so daß die Kommutierungsfrequenz und damit die Taktfre
quenz der Register 52-62 (Signal CL c ) gleich 1 MHz ist.
Die oberste Wellenform in Fig. 5, als "serieller Video
eingang" bezeichnet, stellt das Zeilenformat der seriellen
Videodaten dar und zeigt zwei aufeinanderfolgende Zeilen.
Am Ende einer Zeilenperiode wird eine Zeile von Videoda
ten in das Register 50 geladen, und die zugehörigen Pro
ben stehen an den parallelen Ausgangsanschlüssen zur Ver
fügung. Durch einen vom Taktsignal CL B gelieferten Impuls
werden die im Register 50 enthaltenen Videodaten in die
Register 52-62 übertragen. Nach dieser Übertragung werden
die Register 52-62 parallel zueinander taktgesteuert und
zwar durch das Taktsignal CL C , das einen 32 Mikrosekunden
dauernden Burst von 32 Impulsen der 1-MHz-Taktfrequenz
liefert. Während dieser 32 Mikrosekunden werden an jeden
der 32 Multiplexer 32 Videoproben seriell mit der 1-MHz-
Rate geliefert, und die Multiplex-Steuersignale tasten
die Multiplexer mit der 1-MHz-Rate ab, um ihre jeweiligen
32 Videoproben auf 32 verschiedene Eingangs-Latchschal
tungen zu koppeln. Etwa 9 Mikrosekunden nach dem Kommu
tierungsintervall liefert ein Übertragungs-Taktsignal TC
einen Impuls von etwa 9 Mikrosekunden Dauer, währenddessen
eine Übertragung der Daten aus den Eingangs-Latchschaltun
gen in die Ausgangs-Latchschaltungen erfolgt.
Wie weiter oben beschrieben, sind die Eingangs- und Aus
gangs-Latchschaltungen mit geschalteten Kondensatorlasten
versehen, so daß die Verstärkung der Latch-Schaltungen
verändert werden kann. Eine solche Verstärkungsänderung
erfolgt zweimal pro Zeilenintervall bei den Eingangs-
Latchschaltungen und einmal pro Zeilenintervall bei den
Ausgangs-Latchschaltungen. Nachdem die Daten aus den Ein
gangs- in die Ausgangs-Latchschaltungen übertragen worden
sind (Zeitintervalle TI 1, TI 11, TI 21), werden die Eingangs-
Latchschaltungen zurückgesetzt und auf einen bevorzugten
Zustand aufgeladen. Die Rücksetz- oder Ladezeit wird durch
Ändern der Verstärkung der Latchschaltung verbessert. Die
Latchschaltungs-Verstärkung wird dadurch geändert, daß die
Frequenz oder das Tastverhältnis des Taktes der geschalte
ten Kondensatorlasten verändert wird. Das mit Ic, be
zeichnete, in Blöcken dargestellte Diagramm zeigt die Takt
signale für die Eingangs-Latchschaltungen, d. h. die Takt
signale für die geschalteten Kondensatorlasten. Die mit
VDC bezeichneten Zeitintervalle bedeuten Perioden mit
variabler Verstärkung, und die mit CDC bezeichneten Zeit
intervalle bedeuten Perioden konstanter Verstärkung. Die
Verstärkung der Eingangs-Latchschaltungen wird auch während
Intervallen TI 3 und TI 13 unmittelbar nach den Komutierungs
intervallen TI 2, TI 12 verändert. Zwischen den Intervallen
variabler Verstärkung werden die Taktsignale Ic, so
betrieben, daß sie hohe Verstärkung bringen, d. h. die Sig
nale werden mit niedriger Frequenz oder kleinem Tastver
hältnis betrieben, sie können aber auch ganz angehalten
werden, wenn die Schaltungen niedrige Leckströme haben.
Die Taktsignale Dc, für die geschalteten Kondensator
lasten der Ausgangs-Latchschaltungen werden so betrieben,
daß sie während der Zeitintervalle TI 1, TI 11, TI 21, usw.
unmittelbar nach den Übertragungsintervallen TI 4, TI 14
variable Verstärkung bringen. Zwischen diesen Intervallen
variabler Verstärkung werden die Taktsignale Dc, für
eine konstante hohe Verstärkung betrieben, oder sie werden
allesamt angehalten, wenn es der Pegel der Leckströme er
laubt.
Die in Fig. 5 dargestellte Wellenform SC zeigt das auf die
Schiene 100 der Schaltung nach Fig. 4 gegebene Potential,
welches das Sourcepotential für die über Kreuz gekoppelten
FETs 104 und 106 bildet. Das Potential SC variiert zwischen
ungefähr -2 Volt und -5 Volt. Während der Vorladungsinter
valle TI 1, TI 11, usw. wird das Potential SC auf -2 Volt an
gehoben, um die Leitfähigkeit des Transistors 106 zu ver
mindern und damit die mittlere Vorladung oder Rücksetz
zeit der Eingangs-Latchschaltung zu verringern. Es hat
sich gezeigt, daß die Verstärkung der Latchschaltung ve
bessert oder die Schaltzeit der Latchschaltung verkürzt
werden kann, indem man das Sourcepotential rampenartig
herunterfährt. Es ist am vorteilhaftesten, dies nach der
Probenkommutierung und während der Intervalle TI 3, TI 13
zu tun, daß die Eingangs-Latchschaltungen mit Ladung ge
pumpt werden.
Der Betrieb der Latch-Schaltungen läuft wie folgt ab.
Während der Rücksetzung wird das Potential SC von seinem
Betriebswert von -5 Volt auf -2 Volt gestellt, und dieser
Wechsel vermindert die Leitfähigkeit der beiden FETs 104
und 106. Das Rücksetz-Taktsignal R geht impulsartig auf
hohen Pegel, wodurch der FET 102 eingeschaltet wird. Das
Potential dieses Rücksetzimpulses ist hoch genug gewählt,
damit der FET 102 über den Einfluß der FETs 104 und 106
dominieren kann. Wenn der Ausgangsanschluß 108 in einem
niedrigen Zustand ist, bleibt er niedrig. Ist andererseits
der Ausgangsanschluß 108 hoch, dann wird er auf das -2 V-
Potential der Schiene 100 gezogen. Gleichzeitig wirkt
die Rückkopplung der Latchschaltung im Sinne eines Hoch
ziehens des Ausgangsanschlusses 110. Zu diesem Zeitpunkt,
wenn die Lastimpedanz der Latchschaltung hoch ist, d. h.
wenn der effektive Widerstand der geschalteten Kondensator
last 111 groß ist, steht nur wenig Strom zur Verfügung,
um das hohe Potential am Ausgangsanschluß 108 zu erhalten,
wodurch der Rücksetztransistor 102 das Potential schnell
nach unten ziehen kann. Gleichzeitig ist der effektive
Widerstand der geschalteten Kondensatorlast 117 ebenfalls
hoch und liefert infolgedessen geringen Strom, um den Aus
gangsanschluß 110 mit angemessener Geschwindigkeit hochzu
ziehen. Es ist also vorteilhaft, sobald genügend Zeit für
das Herunterziehen des Ausgangsanschlusses 108 verstrichen
ist, die geschalteten Kondensatorlasten in einen solchen
Zustand zu bringen, daß sie weniger Widerstand haben bzw.
mehr Steuerstrom liefern, um den Ausgangsanschluß hoch
zuziehen. Anschließend können die geschalteten Kondensa
torlasten 111 und 117 in den Zustand hoher Impedanz zu
rückgebracht werden, oder sie können, falls die Leckströme
der Schaltung genügend klein sind, in einen Zustand prakt
tisch unendlich hoher Impedanz gebracht werden, indem die
Taktsignale Ic bzw. in niedrigem Zustand angehalten
werden. Die bevorzugte Betriebsart besteht darin, die Takt
signale während dieses Intervalls, d. h. wenn die Kommu
tierung des Videosignals durchgeführt wird, anzuhalten.
Die mit Ic′, ′ bezeichneten Wellenformen sind zeitlich
gedehnte Darstellungen der Taktsignale Ic, während der
Intervalle variabler Impedanz.
Nach dem Rücksetzintervall beginnt die Kommutierung des
Videosignals. Als Beispiel sei angenommen, daß das an die
Dateneingangsklemme 70 gelegte Videosignal im hohen Zu
stand einen Potentialwert von positiven 5 Volt und in
niedrigem Zustand einen Potentialwert von negativen 5 Volt
hat. Während der Kommutierungsperiode wird der FET 90
für eine Mikrosekunde leitend gemacht. Ist das Videosignal
hoch, dann bleibt die Latchschaltung im rückgesetzten
Zustand. Ist das Videosignal niedrig, dann wird der Aus
gangsanschluß 110 in Richtung auf -5 Volt gezogen, jedoch
erreicht das Potential am Anschluß 110 in der einen Mikro
sekunde des Kommutierungsintervalls nicht einen wesentlich
unter -2 Volt liegenden Wert. Zunächst sei der Fall betrach
tet, daß die geschalteten Kondensatorlasten 111 und 117 im
Zustand hohen Widerstandes arbeiten. Wenn der Anschluß 110
potentialmäßig nach unten geht, wird der Ausgangsanschluß
108 in Richtung auf den hohen Zustand gezogen. Die Kommu
tierungszeit von einer Mikrosekunde genügt, um die Rück
kopplung der Latchschaltung wirksam zu machen, so daß
sie mit ihrer Zustandsänderung auch nach Ausschaltung des
FET 90 fortfährt. Als nächstes sei die bevorzugte Betriebs
art betrachtet, bei welcher die geschalteten Kondensator
lasten 111 und 117 im Zustand unendlich hoher Impedanz
sind, d. h. die Taktsignale Ic und sind im niedrigen
Zustand angehalten. Ist das Videoeingangssignal niedrig,
dann wird der Ausgangsanschluß 110 über den FET 90 in
Richtung auf -5 Volt gezogen. Bei unendlicher Impedanz
der Lasten 111 und 117 existiert kein Steuerstrom zum
Stützen eines hohen Potentials am Ausgangsanschluß 110,
und deswegen kann dieser Anschluß relativ schnell nach
unten gezogen werden, wodurch die erforderliche Kommu
tierungszeit verkürzt wird. Da jedoch kein Steuerstrom
geliefert wird, kann der Ausgangsanschluß 108 nicht hoch
gezogen werden. Die Ausgangsanschlüsse 108 und 110 sind
beide niedrig, jedoch liegt der Anschluß 110 auf einem
tieferen Potential als der Anschluß 108, weil der An
schluß 108 auf das bei -2 Volt liegende Potential SC ge
klemmt wird, der Anschluß 110 aber in Richtung auf -5
Volt gezogen wird. Es ist nicht notwendig, daß der An
schluß 110 ganz auf -5 Volt gezogen wird. Eine Einstellung
des Anschlusses 110 auf -2,3 Volt genügt, um sicherzustel
len, daß die Latchschaltung den gewünschten Zustand er
reicht, wenn wieder Laststrom über die Lastschaltungen 111
und 117 zugeführt wird.
Unabhängig davon, ob die geschalteten Kondensatorlasten
im Zustand hoher Impedanz oder im Zustand unendlicher Im
pedanz arbeiten, erreicht während des Intervalls von einer
Mikrosekunde, in welchem ein Videosignal von -5 Volt auf
die Latchschaltung gekoppelt wird, keiner der Ausgänge der
Latchschaltung ein Ausgangspotential, das wesentlich po
sitiver als 0 Volt ist. Dies stellt einen Leistungsverlust
zwischen dem Demultiplexer-Eingang und den Ausgangsan
schlüssen der Eingangs-Latchschaltung dar. Der besagte
Leistungsverlust ist akzeptierbar, weil er im Effekt durch
eine Verbesserung der Bandbreite aufgewogen wird.
Die Verbesserung der Bandbreite ergibt sich zum Teil des
wegen, weil die Sourcepotentiale der über Kreuz gekoppel
ten Transistoren auf -2 Volt gehoben werden, denn dadurch
verringert sich der am Anschluß 110 notwendige Ausschlag
des Ausgangspotentials, der über den Demultiplexer-Tran
sistor aufgebracht werden muß, um eine Änderung des Zu
standes der Latchschaltung zu bewirken. Zweitens wird die
Bandbreite verbessert, weil wenig Laststrom vorhanden ist,
der dem Herunterziehen des Anschlusses 110 über den De
multiplex-Transistor 90 entgegenwirkt. Drittens sind
zumindest in der bevorzugten Betriebsart während der Kommu
tierung die über Kreuz gekoppelten FETs durch die tragen
den Bedingungen effektiv aus der Schaltung herausgenommen,
so daß der Demultiplexer-Transistor nicht irgendwelche
Rückkopplungsbestrebungen der Latchschaltung ankämpfen muß.
Nach Beendigung des Kommutierungsintervalls TI 2 treten
die Eingangs-Latchschaltungen in die Ladungspumpphase TI 3
ein, und der Leistungsverlust wird zurückgewonnen. Am Be
ginn dieses Intervalls werden die geschalteten Kondensa
torlasten 111 und 117 in den Zustand hoher Verstärkung ge
bracht, in welchem sie Ladestrom über hohe effektive Wi
derstände liefern. Zur gleichen Zeit wird das Sourcepoten
tial SC für die über Kreuz gekoppelten FETs 104 und 106
von -2 Volt auf -5 Volt geändert.
Durch Herunterziehen des Potentials an den Sourceelektroden
der FETs 104 und 106 auf -5 Volt, werden die FETs 104 und
106 in den leitenden Zustand gebracht. Der FET mit dem
jeweils höheren Gatepotential zieht sein Drainpotential
schnell nach unten (und schaltet den jeweils anderen FET
aus), und zwar wegen des begrenzten Laststroms über die
Lastschaltungen 111 und 117. Alternativ, wenn der das
höhere Gatepotential aufweisende FET sein Drainpotential
nicht ausreichend weit zur vollständigen Ausschaltung des
anderen FET herunterziehen kann, wird er es immer noch ge
nügend tief ziehen, um den Endzustand der Latchschaltung
herzustellen. Ungefähr 2 Mikrosekunden sind für diesen
Fühlvorgang bewilligt. Dann werden die Taktsignale Ic und
für die geschalteten Kondensatoren moduliert, um eine
niedrige Lastimpedanz und hohen Steuerstrom herzustellen.
Der für hohen Zustand konditionierte Ausgangsanschluß
lädt sich während dieses Intervalls relativ schnell auf,
jedoch wird er aus folgenden Gründen daran gehindert, sein
Maximalpotential zu erreichen. Es sei hierzu auf die Fig. 4
verwiesen und angenommen, daß der Ausgangsanschluß 108 in
den hohen Zustand gehen soll, d. h. daß der FET 104 nicht
leitend und der FET 106 leitend sein soll. Wenn die Last
schaltungen 111 und 117 so konditioniert sind, daß sie
niedrigen Lastwiderstand bieten, ist das Verhältnis des
effektiven Lastwiderstandes zum Ausgangswiderstand des
FET 106 zu klein, um das Potential am Ausgangsanschluß
110 so tief zu stellen, daß der FET 104 am Leiten gehindert
würde. Der von ihm geleitete Strom hindert den Anschluß
108 am Erreichen des verfügbaren Maximalpotentials. Nach
dem die Lastschaltungen 111 und 117 für einige Mikrose
kunden im Zustand geringen Widerstandes oder geringer Ver
stärkung gewesen sind und somit genügend Zeit hatten, die
jeweiligen Ausgänge auf ein relativ hohes Potential auf
zuladen, werden die Lastschaltungen 111 und 117 wieder
auf hohen Widerstand (hohe Verstärkung) gebracht. In die
sem Zustand ist das Verhältnis der Impedanz der geschalte
ten Kondensatorlast zur Ausgangsimpdedanz des FET 106 aus
reichend hoch, damit das an der Gateelektrode des FET 104
hergestellte Potential genügend niedrig ist, um sicherzu
stellen, daß der FET 104 nicht leitet und sich seine Drain
elektrode auf das maximal verfügbare Potential aufladen kann.
Am Ende des Intervalls TI 3 haben die komplementären Aus
gangsspannungen der Eingangs-Latchschaltungen im wesentli
chen ihre vorletzten Potentiale erreicht. Diese Ausgangs
potentiale werden während des Intervalls TI 4 über die Tor
schaltungen 134, 136 auf die Ausgangs-Latchschaltungen
gekoppelt. Anschließend werden die Torschaltungen 134 und
136 ausgeschaltet, womit sie die Eingangs- von den Ausgangs-
Latchschaltungen isolieren, und die Eingangs-Latchschaltun
gen erfahren die Rücksetzoperation in Vorbereitung auf den
Empfang von Videodaten aus der nächsten Horizontalzeile der
Wiedergabedaten.
Die Ausgangs-Latchschaltungen 22′ arbeiten während der
Intervalle TI 1, TI 11, TI 21, usw. in einem Fühlbetrieb und
in den Zeiten zwischen diesen Intervallen in einem Halte
betrieb. Die Fühlintervalle dauern jeweils etwa 14 Mikro
sekunden, in denen die Ausgangszustände der Ausgangs-Latch
schaltungen im Übergang sein können. Die Halteintervalle
dauern ungefähr 50 Mikrosekunden, in denen gültige Daten
an die Bildmatrix gelegt werden. Somit haben die Bildele
mente ungefähr 50 Mikrosekunden Zeit, um die neuen Bild
daten anzunehmen und zu speichern.
In den Fühlintervallen werden die geschalteten Kondensator
lasten 155 und 161 der Ausgangs-Latchschaltungen moduliert,
um nacheinander hohe Lastimpedanzen, niedrige Lastimpedan
zen und dann wieder hohe Lastimpedanzen zu bilden und da
durch schnelle Zustandsänderungen der Latchschaltungen in
einer ähnlichen Weise zu bewirken, wie sie oben für die
Eingangs-Latchschaltungen beschrieben wurde. Es ist jedoch
nicht notwendig, die Sourcepotentiale der über Kreuz ge
koppelten FETs 140 und 142 der Ausgangs-Latchschaltung
rampenmäßig zu verändern. Am Ende des Fühlintervalls und
während des Halteintervalls werden die geschalteten Kon
densatorlasten der Ausgangs-Latchschaltung im Zustand hoher
Impedanz gehalten, oder im Zustand unendlicher Impedanz
im Falle genügend kleiner Leckströme, da die Ausgangs-Latch
schaltung eine rein kapazitive Last (die Gateelektroden der
Puffertreiber) ansteuert.
Die Fig. 6 zeigt eine bevorzugte Ausführungsform der Daten
eingangsanordnung. Die erforderlichen Steuerwellenformen
für die Schaltung nach Fig. 6 sind in Fig. 7 dargestellt.
Diese Wellenformen können leicht von einem Fachmann der
Schaltungstechnik realisiert werden, so daß Einzelheiten
ihrer Erzeugung hier nicht beschrieben zu werden brauchen.
Die Schaltungsanordnung nach Fig. 6 enthält eine Datenein
gangsklemme 70 und einen Multiplexer-FET 90 wie im Falle
der Fig. 4. Der FET 90 ist mit einer Eingangs-Latchschal
tung verbunden, die aus FETs 601-604 und Kondensatoren
C 1 und C 2 besteht. Die FETs 90 und 601-604 haben Kanal
breiten von z. B. 50 Mikrometern. Die FETs 602 und 603 bil
den ein über Kreuz gekoppeltes, sich verriegelndes Paar
("Latch") und sind mit ihren Sourceelektroden an die Schie
ne VSS 1 angeschlossen. Die Drainelektrode des FET 602 und
die Gateelektrode des FET 603 sind mit einem Ausgangsan
schluß 605 verbunden, und die Drainelektrode des FET 603
und die Gateelektrode des FET 602 liegen an einem zweiten
Ausgangsanschluß 608. Die Kondensatoren C 1 und C 2 sind
zwischen eine Schiene BOOST 1 und jeweils einen der An
schlüsse 606 bzw. 608 geschaltet. Der FET 601 liegt mit
seiner Stromleitungsstrecke zwischen einer Versorgungs
gleichspannung von z. B. 10 V und dem Ausgangsanschluß
606, und seine Gateelektrode ist mit einer Schiene PRCH 1
verbunden. Der FET 604 liegt mit seiner Stromleitungs
strecke zwischen der Schiene VSS 1 und dem Ausgangsanschluß
608, und seine Gateelektrode ist an die Schiene PRCH 1 an
geschlossen.
Die Eingangs-Latchschaltung arbeitet wie folgt. Kurz vor
dem Anlegen der Videoeingangsdaten an die Dateneingangs
klemme 70, dargestellt durch den aktiven Teil des Taktsig
nales CLC in Fig. 7, werden die Ausgangsanschlüsse 606 und
608 auf z. B. 10 Volt bzw. 7 Volt vorgeladen. Dies geschieht
durch Anlegen eines 15-Volt-Impulses an die Schiene PRCH 1
und eines 7-Volt-Impulses an die Schiene VSS 1. Der Impuls
auf der Schiene PRCH 1 schaltet die FETs 601 und 604 ein,
wodurch ein Potential von 10 Volt auf den Anschluß 606 und
ein Potential von 7 Volt auf den Anschluß 608 gekoppelt
wird. Der FET 602 bleibt ausgeschaltet, weil seine Gate-
Source-Spannung zu dieser Zeit gleich 0 ist. Der FET 603
ist eingeschaltet, da er eine Gate-Source-Spannung von
3 Volt hat. Da jedoch die Potentiale an Source und Drain
des FET 603 beide gleich 7 Volt sind, ist der FET 63
nichtleitend. Nach ungefähr 2 bis 3 Mikrosekunden wird
das Potential der Schiene PRCH 1 auf 0 Volt zurückgestellt,
wodurch die FETs 601 und 604 ausgeschaltet werden. Die Po
tentiale von 10 und 7 Volt an den Anschlüssen 606 und 608
bleiben infolge der in den Kondensatoren C 1 und C 2 gespei
cherten Ladungen erhalten. Das Potential der Schiene VSS 1
wird auf 7 Volt gehalten, wodurch die FETs 602 und 603 im
Effekt aus der Schaltung herausgetrennt sind. Nach dem
Ausschalten der FETs 601 und 604 werden Videodaten mit der
Rate 1 MHz an die Dateneingangsklemme gelegt, und einzel
ne Multiplexer-FETs 90 werden eingeschaltet. Wenn die zum
Anschluß 606 gekoppelten Videodaten einen hohen Wert haben,
ändert sich der Zustand der Latchschaltung nicht. Wenn um
gekehrt die Videodaten einen niedrigen Wert haben, wird
das Potential am Anschluß 606 über den FET 90, der in
Sourceschaltung arbeitet, entladen. Wünschenswerterweise
sollte sich der Anschluß 606 auf 0 Volt entladen, es ist
aber lediglich notwendig, daß sich das Potential am An
schluß 606 nur auf etwa 1 oder 2 Volt unterhalb des Poten
tials des Ausgangsanschlusses 608 entlädt. In Wirklichkeit,
wenn die Schaltung unter Verwendung der sogenannten MIS-
Technologie (Metall-Isolator-Silizium-Aufbau) realisiert
ist, wird der FET 602 zwischen seiner Drainelektrode und
der Schiene VSS 1 leiten und weiterer Entladung des Anschlus
ses 606 widerstehen, sobald das Potential an der Drain
elektrode des FET 602 auf einen Wert heruntergezogen ist,
der um den Wert der Schwellenspannung kleiner ist als das
Gatepotential dieses Transistors. Es hat sich als vorteil
haft herausgestellt, den Anschluß 606 auf 4 Volt entladen
zu lassen, wenn die Videodaten niedrig sind. Somit wird,
ob die Videodaten hoch oder niedrig sind, zwischen den
Gateelektroden der FETs 602 und 603 eine Potentialdifferenz
von 3 Volt herrschen. Diese Potentialdifferenz genügt, um
den Rückkopplungsvorgang in der Latchschaltung herbeizu
führen.
Nachdem alle Latchschaltungen mit Eingangsdaten versehen
worden sind (32 Mikrosekunden nach Rückstellung der Schiene
PRCH 1 auf 0 Volt) wird die Schiene VSS 1 wieder auf 0 ge
bracht (vgl. Fig. 7). An diesem Punkt stellt der das jeweils
höhere Drainpotential aufweisende FET 602 oder 603 die Gate
elektrode des jeweils anderen FET so ein, daß sich sein Aus
gangsanschluß zu entladen beginnt.
Sobald die Schiene VSS 1 auf 0 Volt zurückgestellt ist, wird
die Schiene BOOST 1 mit einer rampenförmig verlaufenden Span
nung erregt, deren Steigung ungefähr 3 Volt pro Mikrosekun
de beträgt und deren Endwert bei ungefähr 10 Volt liegt.
Diese Spannung wird über die Kondensatoren C 1 und C 2 auf
die Anschlüsse 606 und 608 gekoppelt. Hierdurch wird auf
die Ausgangsanschlüsse der Latchschaltung ein praktisch
konstanter Laststrom C Δ V/Δ t gegeben, der den gewünschten
Ausgangsanschluß auf ein hohes Potential bringt, wobei
Δ V/Δ t die Änderungsgeschwindigkeit des Potentials an der
Schiene BOOST 1 ist. Der andere Ausgangsanschluß wird durch
den rückgekoppelten Betrieb der sich verriegelnden Latch-
FETs 602 und 603 entladen. Die Schiene BOOST 1 wird auf ihrer
hohen Endspannung gehalten, bis die Eingangs-Latchschaltung
wieder neu vorgeladen wird, um neue Daten für die nachfol
gende Videozeile anzunehmen.
Die Ausgangsanschlüsse 606 und 608 sind mit den Eingängen
zugeordneter Torschaltungen bzw. Verknüpfungsglieder 640
und 642 gekoppelt, bei denen es sich im vorliegenden Fall
jeweils um eine Art NAND-Glied handelt. Das Glied 640 (wie
auch 642) besteht aus hintereinandergeschalteten FETs 610
und 612 (614 und 616), die zwischen Massepotential und ei
nem Ausgangsanschluß 626 (628) der Ausgangs-Latchschaltung
600 angeordnet sind. Die Gateelektroden der FETs 612 und 614
sind mit den Ausgangsanschlüssen 606 und 608 verbunden. Die
Gateelektroden der FETs 610 und 616 sind an eine Schiene
TC angeschlossen. Wenn die Schiene TC auf hohen Wert ge
pulst wird, koppeln die FETs 610 und 616 die Sourceelektro
den der FETs 612 und 614 mit Massepotential. Da die Aus
gangsanschlüsse 606 und 608 komplementäre Ausgangspotentiale
liefern, wird einer der FETs 612 und 614 in den leitenden
Zustand gebracht und stellt den Zustand der Ausgangs-Latch
schaltung 600 ein.
Die Ausgangs-Latchschaltung 600 enthält ein über Kreuz
gekoppeltes FET-Paar 618 und 620, deren Sourceelektroden
an einer Schiene VSS 2 liegen und deren Drainelektroden
mit jeweils einem der Ausgangsanschlüsse 626 und 628 ver
bunden sind. Zwei weitere FETs 622 und 624 sind zwischen
einen Punkt positiven Potentials (z. B. 10 Volt) und je
weils einen der Ausgangsanschlüsse 626 und 628 geschaltet,
ihre Gateelektroden sind mit einer Schiene PRCH 2 verbunden.
Die FETs 610-624 haben Kanalbreiten von z. B. Mikro
metern. Außerdem sind noch zwei Kondensatoren C 3 und C 4
zwischen einer Schiene BOOST 2 und den Ausgangsanschlüssen
626 und 628 vorgesehen. Im Betrieb wird die Ausgangs-Latch
schaltung 600 zunächst vorgeladen, und dann werden Daten
angelegt. Das Vorladen erfolgt zu einer solchen Zeit, daß
die Ausgangs-Latchschaltung kurz nachdem die neuen Daten
in der Eingangs-Latchschaltung stabilisiert sind, zur Auf
nahme neuer Daten bereit ist. Das Vorladen wird ausgelöst
durch Anlegen eines Impulses (z. B. 15 Volt) an die Schiene
PRCH 2 und Einschalten der FETs 622 und 624. Außerdem wird
ein Impuls von 10 Volt an die Schiene VSS 2 gelegt. Wie in
Fig. 7 gezeigt, geschieht dies kurz nachdem die rampen
förmige Potentialänderung der Schiene BOOST 1 ihren End
wert erreicht hat.
Die FETs 622 und 624 laden die Ausgangsanschlüsse 626 und
628 innerhalb von annähernd 2 Mikrosekunden auf 10 Volt
auf. Anschließend wird die Schiene PRCH 2 auf Massepotential
zurückgesetzt. Die FETs 618 und 620 sind nichtleitend, da
ihre Gate-, Drain- und Sourcepotentiale alle auf 10 Volt
sind. Nachdem die Schiene PRCH 2 auf Massepotential zurück
gestellt ist, wird die Schiene TC für etwa 2 bis 3 Mikro
sekunden gepulst, und einer der FETs 612 und 614 endlädt
ganz oder teilweise den Ausgangsanschluß 626 oder 628, je
nach dem Zustand der Ausgangsanschlüsse 606 und 608 der
Eingangs-Latchschaltung. Da kein Laststrom zu den Ausgangs
anschlüssen 626 und 628 geliefert wird, können sie schnell
entladen werden. Das Potential der Schiene TC wird dann
auf Masse zurückgesetzt, wonach die Schiene VSS 2 auf Masse
zurückgestellt wird, was einen der FETs 618 und 620 in
den leitenden Zustand spannt und den Rückkopplungsvorgang
in der Ausgangs-Latchschaltung 600 auslöst. An diesem Punkt
wird eine sich rampenförmig ändernde Spannung an die Schie
ne BOOST 2 gelegt, um effektive Lastströme an die Ausgangs
anschlüsse der Latchschaltung zu liefern und das Ausgangs
potential des jeweils in den hohen Zustand zu bringenden
Anschlusses anzuheben. Das an die Schiene BOOST 2 gelegte
Potential hat ähnliche Änderungsgeschwindigkeit und ähnli
chen Endwert wie das an die Schiene BOOST 1 gelegte Poten
tial. Das Potential der Schiene BOOST 2 wird auf diesem End
wert (100) gehalten, bis der Vorladezyklus wieder neu be
gonnen wird; an diesem Punkt wird es auf Massepotential zu
rückgestellt.
Die Zeit τ0, die zum Vorladen der Ausgangs-Latchschaltung
und zur vollständigen Durchführung einer Zustandsänderung
dieser Schaltung erforderlich ist, beträgt ungefähr 10
Mikrosekunden. Stabile Ausgangsdaten stehen somit für 54
Mikrosekunden pro Zeile zur Verfügung.
Die Ausgangsanschlüsse 626 und 628 sind mit Gateelektroden
von FETs 630 und 632 verbunden, die eine Gegentakt-Trei
berstufe bilden. Die Kanalbreiten der FETs 630 und 632
betragen z. B. 800 Mikrometer.
Die in Fig. 6 gezeigte Schaltungsanordnung ist so konfi
guriert, daß sie das Videosignal invertiert. Diese Inver
tierung kann eliminiert werden, indem man die relativ ne
gativen und die relativ positiven Schienen in ihrer An
schlußweise an die FETs 630 und 632 vertauscht.
Die hier beschriebene Ausführungsform des Kommutierungs
systems ist darauf beschränkt, an die Bildwiedergabeein
richtung Video-Helligkeitssignale zu legen, die nur zwei
mögliche Pegel haben. Dieses System kann in integrierten
Bildwiedergabeeinrichtungen verwendet werden, die eine
Grauwertabstufung zumindest im nachfolgenden erwähnten Um
feld ermöglichen. In einer Arbeit von T. Gielow, R. Hally,
D. Lanzinger und T. Ng mit dem Titel "Multiplex Drive of
a Thin-Film EL Panel", veröffentlicht im May 1986 SID
International Symposium, Digest of Technical Papers,
Seiten 242-244, und in einer auf G. G. Gillette u. a. zu
rückgehenden US-Patentanmeldung mit dem Titel "Display
Device Drive Circuit" (Aktenzeichen 943, 496, eingereicht
am 19. Dezember 1986) sind Ansteuerschaltungen für ein
Matrix-Bildwiedergabegerät beschrieben, das einen Zähler
für jede Spalte der Bildwiedergabe enthält. Die Zähler
werden mit Helligkeits-Zählwerten eingestellt, um Grau
wert-Potentiale für die Bildpunkte (Pixels) festzusetzen.
Diese Zähler sind mit Übertragungsgliedern verbunden, die
jeweils eine analoge Sägezahn- oder Rampenspannung an alle
Spaltenschienen legen. Die einzelnen Zähler schalten die
ihnen jeweils zugeordneten Übertragungsglieder aus, wenn
die Rampenspannung dem im betreffenden Zähler enthaltenen
Wert entspricht. Diese Analogwerte werden in den Schienen-
Kapazitäten für die Dauer des Zeilenintervalls gespeichert
und stehen für die Einstellung des Potentials der Bild
elemente der Matrix zur Verfügung. Die hier beschriebene
Kommutierungsschaltung kann eingesetzt werden, um die be
nötigten binären Helligkeits-Zählwerte, die dem Videosig
nal entsprechen, an die Zählschaltungen zu legen.
Die Fig. 8 zeigt die Zeilen-Wählschaltung für eine Zeilen
schiene. Diese Schaltung enthält einen Teil des 1-auf-R-
Demultiplexers 15′ und des 1-auf-Q-Demultiplexers 16′, die
beide in ähnlicher Weise wie der Demultiplexer nach Fig. 3
aufgebaut sind. Beträgt die Anzahl der Zeilenschienen an
genommenerweise 512, dann kann der Demultiplexer 15′ der
ersten Ebene aus acht 1-auf-8-Demultiplexern bestehen, und
der Demultiplexer 16′ der zweiten Ebene kann aus vierund
sechzig 1-auf-8-Demultiplexern bestehen. Mit dieser Anord
nung sind zur Adressierung der 512 Zeilenschienen 24 Adres
senanschlüsse notwendig (d. h. 3 · 8). Wenn die Systemge
schwindigkeit keine kritische Größe ist, dann kann der
Zweiebenen-Demultiplexer durch einen Schieberegister-
Abtaster ersetzt werden. Aber selbst wenn die Geschwindig
keit nicht kritisch ist, hat ein Zweiebenen-Demultiplexer
gegenüber einem Schieberegister-Abtaster den Vorteil, daß
er eine Adressierung der Zeilenschienen in jeder beliebigen
Folge erlaubt, während dies bei einem Schieberegister-Ab
taster nicht der Fall ist.
In der Fig. 8 stellt der mit 15′ bezeichnete umrahmte
Block einen Teil eines der acht 1-auf-8-Demultiplexer der
ersten Demultiplexerebene 15 dar. Der mit 16′ bezeichnete
Block stellt einen Teil eines der vierundsechzig 1-auf-
8-Demultiplexer der zweiten Demultiplexerebene 16 dar.
Im Demultiplexer 16′ sind drei der acht Schalter gezeigt,
die mit drei aufeinanderfolgenden Latch/Treibern 17′, 17′′
und 17′′′ gekoppelt sind. Die Einzelheiten des Latch/Treibers
17′′ sind als Detailschaltbild dargestellt, und man erkennt
die Ähnlichkeit mit den Eingangs-Latchschaltungen, nur daß
die Ausgangsanschlüsse 208 und 210 des Latch/Treibers 17′′
direkt mit den Gateelektroden von Treiber-FETs 268 und 270
gekoppelt sind.
Die grundlegende Arbeitsweise des Latch/Treibers 17′′ sei
in Verbindung mit den Wellenformen der Fig. 9 beschrieben,
worin das mit TI bezeichnete oberste Diagramm die auch
in Fig. 5 dargestellten Zeitsteuerintervalle zeigt.
Eine wünschenswerte Betriebseigenschaft ist, daß die Bild
elementen- oder "Pixel"-FETs am Ende eines Zeileninter
valls schnell ausgeschaltet werden, d. h. bevor sich die
Daten an den Spaltenschienen ändern. Diese schnelle Aus
schaltung geschieht dadurch, daß ein Rücksetz-FET 202 da
zu gebracht wird, den Latch/Treiber schnell vom Ein-Zu
stand in den Aus-Zustand umzuschalten, in Übereinstimmung
mit der Änderung der Lastimpedanz der Latchschaltung. Der
Rücksetz-FET 202 wird durch einen Rücksetzimpuls einge
schaltet, entweder unmittelbar vor dem Zeitintervall TI 4,
wenn Videodaten von den Eingangs- zu den Ausgangs-Latch
schaltungen übertragen werden, oder während des frühen
Teils des Intervalls TI 4, bevor irgendeine signifikante
Datenübertragung stattgefunden hat.
Die Latch/Treiber-Schaltungen werden ähnlich wie die Ein
gangs-Latchschaltungen der Daten betrieben. Es ist zweck
mäßig, die Latch/Treiber während der Intervalle TI 3, TI 13
zurückzusetzen, damit für die Steuerung der variablen Last
die gleichen Steuertaktsignale I 0, wie bei den Daten-
Latchschaltungen verwendet werden können. Die Rücksetz
impulse, in Fig. 9 mit RR bezeichnet, sind aus diesem
Grund so gelegt, daß sie mit den Intervallen TI 3, TI 13
zusammenfallen.
Der Rücksetz-FET ist mit dem Ausgangsanschluß 210 verbun
den und arbeitet zweckmäßigerweise in Sourceschaltung, um
das Potential des Anschlusses 210 herunterzuziehen. Wenn
dies zur Ausschaltung der Treiberstufe (268, 270) geschieht,
dann wird der Drainanschluß des FET 270 mit einem relativ
positiven Potential VV 2 gekoppelt, und der Sourceanschluß
des FET 268 wird mit einem relativ negativen Potential VV 1
verbunden.
Der Rücksetzimpuls RR wird während jedes Zeilenintervalls
gleichzeitig an alle Latch/Treiber-Schaltungen gelegt. Da
her ist der Latch-Ausgangsanschluß 208 einer jeden Latch/
Treiber-Schaltung am Beginn eines jeden Zeilenintervalls
hoch. Ein Latch/Treiber wird dadurch in den eingeschalte
ten Zustand gebracht, daß der Latch-Ausgangsanschluß 208
auf niedriges Potential wird. Dies geschieht durch gleich
zeitige Leitendmachung von FETs SQ n + 1 und SR n + 1 und durch
Versetzen der Wählleitung P K in einen niedrigen Zustand.
Die hierzu dienenden Impulse sind in der Fig. 9 als Wellen
formen Q n + 1 und P K dargestellt. Die Ausgangswellen
formen für die Latch/Treiber 17′, 17′′ und 17′′′ sind unter
den Bezeichnungen RB n bzw. RB n + 1 bzw. RB n + 2 dargestellt.
Bei dieser Betriebsart werden die Wählimpulse Q, R und P
so angelegt, daß sie in der adressierten Latch/Treiber-
Schaltung eine Zustandsänderung nach der Rücksetzung be
wirken. Zu dieser Zeit (TI 4, TI 14) sind die Lasten 211 und
222 der Latchschaltungen im Zustand hoher Impedanz, so daß
die Demultiplexer-FETs den Ausgangsanschluß 208 schnell auf
niedriges Potential ziehen können. Die Lastschaltungen wer
den anschließend (TI 1, TI 11) durch Taktsignale variabler
Frequenz so konditioniert, daß sie den Ausgangsanschluß
210 schnell auf sein maximales Ausgangs-Ansteuerpotential
aufladen. Die Wählimpulse Q i , R i und P i brauchen nicht
über das ganze Zeilenintervall, sondern nur so lange
angelegt zu werden, um eine Zustandsänderung herbeizu
führen.
Wenn die Latch/Treiber-Schaltung anschließend durch den
Rücksetztransistor 202 zurückgesetzt wird, werden die va
riablen Lastimpedanzen in ähnlicher Weise von hohe auf
niedrige Impedanz gesteuert, um die Rücksetzzeit der Latch/
Treiber-Schaltungen zu reduzieren.
Der vorstehend beschriebene Betrieb der Zeilenwahl erfor
dert es, daß die im Augenblick adressierten Latch/Treiber-
Schaltungen in einem Zeilenintervall von niedrigem auf ho
hen und dann von hohem auf niedrigen Zustand umschalten.
Die für diese beiden Zustandswechsel benötigte Zeit be
grenzt diejenige Zeitdauer, die zur Durchführung einer Da
tenänderung an den Bildelementen zur Verfügung steht. Es
ist möglich, mit nur geringer merklicher Beeinträchtigung
der wiedergegebenen Information, eine Zeilenwahl um eine
(oder mehrere) Zeilenperioden vor der normalen Zeilenwahl
vorzunehmen und die Zeilenschiene für die Dauer von zwei
(oder mehr) Zeilenintervallen anstatt für die Dauer eines
Zeilenintervalls in hohem Zustand zu halten. (Es sei er
wähnt, daß die resultierenden Daten in einer Zeile von
Bildelementen in dem Augenblick bestimmt sind, zu dem die
Zeilenschiene ausgeschaltet wird.) Diese Betriebsart gibt
den Bildelementen (Pixels) Zeit von praktisch einem vollen
Zeilenintervall für die Annahme neuer Daten.
Bei der beschriebenen Betriebsart können die Rücksetz
transistoren nicht verwendet werden, und die Latch/Treiber
müssen beide über die Demultiplexer gesetzt und zurückge
setzt werden. Da die Rücksetzung (Ausschaltung) der Latch/
Treiber kritischer als das Setzen (Einschalten) der Latch/
Treiber ist, arbeiten die Demultiplexer-FETs für das Setzen
der Latch/Treiber im Sourcefolgerbetrieb und für das Rück
setzen in einem Betrieb als Sourceschaltung. Während der
Setz- und Rücksetzintervalle werden die Lastimpedanzen
wie beim vorangegangenen Beispiel moduliert. Die einzige
notwendige Änderung für die Schaltung besteht darin, dem
Potential VV 1 den positivieren Wert und dem Potential VV 2
den negativen Wert zu geben. Außerdem müssen die Wählim
pulse Q i und R i während des Setzintervalls und dann wieder
während des Rücksetzintervalls angelegt werden, und die
Wählimpulse P i müssen zwischen einem Setzpontential (posi
tiv) und einem Rücksetzpotential (negativer) abwechseln.
Wellenformen, die diesen Betrieb veranschaulichen, sind
in der Fig. 9 jeweils mit einem zusätzlichen Apostroph
bezeichnet. Beim dargestellten Beispiel wird jede Zeile
für etwa zwei Zeilenintervalle auf eine "Ein"-Spannung ge
bracht. Dies kann auch auf eine größere Anzahl von Zeilen
intervallen erweitert werden, mit passender Wahl der Adres
sensignale P, Q und R.
Falls 512 Zeilen in einer verschachtelten Weise von 256
Zeilen je Teilbild verwendet werden, können die Daten in
einer pseudo-unverschachtelten Form wiedergegeben werden
(pseudo-fortlaufende Abtastung), indem man jede Daten
zeile auf zwei Zeilen von Bildwiedergabeelementen gibt.
So können z. B. während der ungeraden Teilbilder die Zeilen
1 und 2 gleichzeitig erregt werden, ebenso wie die Zeilen
3 und 4, die Zeilen 5 und 6, usw. Während der geraden
Teilbilder werden dann Zeilen 1, 2 und 3, die Zeilen 4
und 5, die Zeilen 6 und 7 usw., jeweils gleichzeitig
erregt.
Die in den Fig. 4 und 8 gezeigten Schaltungsbeispiele
enthalten geschaltete Kondensatorschaltungen als variable
Lasten, jedoch können statt dessen auch andere variable
Lastschaltungen verwendet werden. So kann z. B. ein ein
ziger FET an die Stelle der geschalteten Kondensatorschal
tung gesetzt werden, dessen Gatepotential verändert wird.
Dieser FET wäre so zu bemessen, daß für ein Gatepotential,
welches genügend hoch zur Herstellung des gewünschten vor
letzten Ausgangspotentials der Latchschaltung ist, die
Source-Drain-Impedanz dem Zustand hoher Impedanz entspricht.
Um den Zustand niedriger Impedanz herzustellen, wird ein
größeres Gatepotential angelegt. Die Fig. 10 zeigt eine
weitere Lastschaltung variabler Impedanz, die anstelle
geschalteter Kondensatorschaltungen verwendet werden kann.
Diese Lastschaltung besteht aus zwei parallel geschalteten
FETs 300 und 202, die z. B. zwischen der Schiene 126 und dem
Ausgangsanschluß 108 in Fig. 4 anzuordnen wären. Der FET
300 empfängt an seiner Gateelektrode ein konstantes Gleich
spannungspotential und bietet über seine Drain-Source-Strec
ke einen hochohmigen Widerstand für die Latchschaltung. Der
FET 302 ist so ausgelegt, daß er einen niedrigeren Drain-
Source-Wide 00288 00070 552 001000280000000200012000285910017700040 0002003902832 00004 00169rstand hat, und er wird so gesteuert, daß er
während der Intervalle, in denen niedrige Lastimpedanz ge
fordert ist, parallel zum FET 30 leitet.
Claims (10)
1. Schaltungsanordnung zum Abtasten einer Matrix, die
Spalten- und Zeilenschienen zum Anlegen von Potentialen
an Matrixelemente enthält und die mit ihr integrierte
Latchelemente aufweist, um Potentiale an Exemplare der
Spalten- oder Zeilenschienen zu legen, dadurch
gekennzeichnet, daß die Latchelemente
folgendes aufweisen:
ein Paar über Kreuz gekoppelter Transistoren (104, 106), von denen jeweils eine erste Elektrode mit einer gemeinsamen Schiene (100) und jeweils eine zweite Elek trode mit einem jeweils zugeordneten Ausgangsanschluß (108, 110) verbunden ist und deren Steuerelektroden über Kreuz mit den Ausgangsanschlüssen verbunden sind;
ein erstes und ein zweites Lastelement (111, 117) variabler Impedanz, die in individueller Zuordnung mit den zweiten Elektroden des Paars der über Kreuz gekoppelten Transistoren verbunden sind und die Steuer elektroden zum Anlegen von Potentialen für die Steue rung ihres Impedanzwertes aufweisen;
eine mit dem Paar der über Kreuz gekoppelten Tran sistoren verbundene Einrichtung (90) zum Anlegen von Eingangssignalen an das betreffende Latchelement;
eine mit den Steuerelektroden der impedanzvariablen Lastelemente gekoppelte Einrichtung (128, 130) zur derartigen Einstellung der Lastelemente, daß sie nach einander relativ hohe, relativ niedrige und dann rela tiv hohe Impedanzen zeigen, um eine Zustandsänderung des betreffenden Latchelementes herbeizuführen, abhän gig von Eingangssignalen, die an das Paar über Kreuz gekoppelter Transistoren gelegt werden.
ein Paar über Kreuz gekoppelter Transistoren (104, 106), von denen jeweils eine erste Elektrode mit einer gemeinsamen Schiene (100) und jeweils eine zweite Elek trode mit einem jeweils zugeordneten Ausgangsanschluß (108, 110) verbunden ist und deren Steuerelektroden über Kreuz mit den Ausgangsanschlüssen verbunden sind;
ein erstes und ein zweites Lastelement (111, 117) variabler Impedanz, die in individueller Zuordnung mit den zweiten Elektroden des Paars der über Kreuz gekoppelten Transistoren verbunden sind und die Steuer elektroden zum Anlegen von Potentialen für die Steue rung ihres Impedanzwertes aufweisen;
eine mit dem Paar der über Kreuz gekoppelten Tran sistoren verbundene Einrichtung (90) zum Anlegen von Eingangssignalen an das betreffende Latchelement;
eine mit den Steuerelektroden der impedanzvariablen Lastelemente gekoppelte Einrichtung (128, 130) zur derartigen Einstellung der Lastelemente, daß sie nach einander relativ hohe, relativ niedrige und dann rela tiv hohe Impedanzen zeigen, um eine Zustandsänderung des betreffenden Latchelementes herbeizuführen, abhän gig von Eingangssignalen, die an das Paar über Kreuz gekoppelter Transistoren gelegt werden.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekenn
zeichnet,
daß die impedanzvariablen Lastelemente einen Last transistor (112 bzw. 114) enthalten, dessen Stromlei tungsstrecke zwischen eine Quelle eines Versorgungs potentials (+V 2) und die zweite Elektrode (108) eines jeweils zugeordneten Exemplars (104) der beiden über Kreuz gekoppelten Transistoren geschaltet ist und der eine Steuerelektrode aufweist;
daß die Einrichtung zum Einstellen des Lastelementes auf nacheinander relativ hohe, relativ niedrige und dann relativ hohe Impedanz einen Taktsignalgeber (28) enthält, der Taktimpulse mit einem sich ändernden Tast verhältnis liefert.
daß die impedanzvariablen Lastelemente einen Last transistor (112 bzw. 114) enthalten, dessen Stromlei tungsstrecke zwischen eine Quelle eines Versorgungs potentials (+V 2) und die zweite Elektrode (108) eines jeweils zugeordneten Exemplars (104) der beiden über Kreuz gekoppelten Transistoren geschaltet ist und der eine Steuerelektrode aufweist;
daß die Einrichtung zum Einstellen des Lastelementes auf nacheinander relativ hohe, relativ niedrige und dann relativ hohe Impedanz einen Taktsignalgeber (28) enthält, der Taktimpulse mit einem sich ändernden Tast verhältnis liefert.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekenn
zeichnet,
daß die impedanzvariablen Lastelemente ferner einen weiteren Transistor (114 bzw. 112) aufweisen, dessen Hauptstromleitungsstrecke in Reihe mit dem Lasttransistor (112 bzw. 114) zwischen die Quelle des Versorgungspoten tials und die besagte zweite Elektrode geschaltet ist und der ferner eine Steuerelektrode aufweist;
daß die einen Taktsignalgeber (28) enthaltende Ein richtung Taktsignale mit sich änderndem Tastverhältnis und unterschiedlicher Phase an die Steuerelektroden des Lasttransistors und des weiteren Transistors liefert.
daß die impedanzvariablen Lastelemente ferner einen weiteren Transistor (114 bzw. 112) aufweisen, dessen Hauptstromleitungsstrecke in Reihe mit dem Lasttransistor (112 bzw. 114) zwischen die Quelle des Versorgungspoten tials und die besagte zweite Elektrode geschaltet ist und der ferner eine Steuerelektrode aufweist;
daß die einen Taktsignalgeber (28) enthaltende Ein richtung Taktsignale mit sich änderndem Tastverhältnis und unterschiedlicher Phase an die Steuerelektroden des Lasttransistors und des weiteren Transistors liefert.
4. Schaltungsanordnung nach Anspruch 3, dadurch gekenn
zeichnet, daß das impedanzvariable Lastelement ferner
einen Kondensator (116 bzw. 122) enthält, der zwischen
den Verbindungspunkt des Lasttransistors und des wei
teren Transistors und einen Punkt festen Potentials (126)
geschaltet ist.
5. Schaltungsanordnung nach Anspruch 1, gekennzeichnet
durch eine Einrichtung (26), die mit der gemeinsamen
Schiene gekoppelt ist, um ein Potential (SC) zu liefern,
das vor dem Anlegen des Eingangssignals einen ersten
Wert hat und sich nach dem Anlegen des Eingangssignals
auf einen zweiten Wert ändert, der das Paar über Kreuz
gekoppelter Transistoren in einen Zustand größerer Leit
fähigkeit als der erste Wert bringt.
6. Schaltungsanordnung nach Anspruch 5, dadurch gekenn
zeichnet,
daß die impedanzvariablen Lastelemente einen Last transistor (112 bzw. 114) enthalten, dessen Stromlei tungsstrecke zwischen eine Quelle (126) eines Versor gungspotentials (+V 2) und die zweite Elektrode (108) eines jeweils zugeordneten Exemplars der beiden über Kreuz gekoppelten Transistoren geschaltet ist und der eine Steuerelektrode aufweist;
daß die Einrichtung zum Einstellen des Lastelementes auf hohe und niedrige Impedanz eine Einrichtung (128 bzw. 130) zum selektiven Anlegen von Zweipegelsignalen an die Steuerelektrode des Lasttransistors enthält.
daß die impedanzvariablen Lastelemente einen Last transistor (112 bzw. 114) enthalten, dessen Stromlei tungsstrecke zwischen eine Quelle (126) eines Versor gungspotentials (+V 2) und die zweite Elektrode (108) eines jeweils zugeordneten Exemplars der beiden über Kreuz gekoppelten Transistoren geschaltet ist und der eine Steuerelektrode aufweist;
daß die Einrichtung zum Einstellen des Lastelementes auf hohe und niedrige Impedanz eine Einrichtung (128 bzw. 130) zum selektiven Anlegen von Zweipegelsignalen an die Steuerelektrode des Lasttransistors enthält.
7. Schaltungsanordnung nach Anspruch 1, dadurch gekenn
zeichnet, daß die impedanzvariablen Lastelemente geschal
tete Kondensatorlastschaltungen sind, die eine Reihen
schaltung aus mindestens einem ersten und einem zweiten
Transistor (112, 114) enthalten und eine Kapazität (116)
aufweisen, die zwischen einen Verbindungspunkt des er
sten und des zweiten Transistors und einen Punkt festen
Potentials (126) gekoppelt ist.
8. Schaltungsanordnung zum Abtasten einer Matrix, die Spal
ten- und Zeilenschienen zum Anlegen von Potentialen an
Matrixelementen enthält und mit der Matrix integrierte
Latchelemente zum Koppeln von Potentialen auf Exemplare
der Spalten- oder Zeilenschienen aufweist, gekennzeich
net durch:
eine Vielzahl von Paaren kreuzgekoppelter Transistoren (204, 206), von denen jeweils eine erste Elektrode mit einer gemeinsamen Schiene (VV) und jeweils eine zweite Elektrode mit jeweils einem zugeordneten Ausgangsan schluß (208, 210) verbunden ist und deren Steuerelektro den über Kreuz mit den Ausgangsanschlüssen verbunden sind;
eine Vielzahl von Lastelementen (211, 222) variabler Impedanz, die in individueller Zuordnung mit den zwei ten Elektroden der Paare kreuzgekoppelter Transistoren verbunden sind und die Steuerelektroden aufweisen, um Potentiale zum Steuern ihrer Impedanzen anzulegen;
eine Einrichtung, die hintereinandergeschaltete De multiplexerschaltungen (15, 16) einer ersten und einer zweiten Ebene enthält und mit der Vielzahl kreuzgekoppel ter Transistoren gekoppelt ist, um Eingangssignale an sie zu legen;
eine mit den Steuerelektroden der Vielzahl impedanz variabler Lastelemente gekoppelte Einrichtung (28) zum Einstellen der Lastelemente nacheinander auf relativ hohe, relativ niedrige und dann realtiv hohe Impedanzen, um eine Zustandsänderung der Latchelemente herbeizufüh ren, abhängig von Eigangssignalen, die an das jeweilige Paar kreuzgekoppelter Transistoren gelegt werden;
eine Einrichtung (268, 270) zum Koppeln der zweiten Elektroden der jeweils kreuzgekoppelten Transistoren an jeweils zugeordnete Zeilenschienen.
eine Vielzahl von Paaren kreuzgekoppelter Transistoren (204, 206), von denen jeweils eine erste Elektrode mit einer gemeinsamen Schiene (VV) und jeweils eine zweite Elektrode mit jeweils einem zugeordneten Ausgangsan schluß (208, 210) verbunden ist und deren Steuerelektro den über Kreuz mit den Ausgangsanschlüssen verbunden sind;
eine Vielzahl von Lastelementen (211, 222) variabler Impedanz, die in individueller Zuordnung mit den zwei ten Elektroden der Paare kreuzgekoppelter Transistoren verbunden sind und die Steuerelektroden aufweisen, um Potentiale zum Steuern ihrer Impedanzen anzulegen;
eine Einrichtung, die hintereinandergeschaltete De multiplexerschaltungen (15, 16) einer ersten und einer zweiten Ebene enthält und mit der Vielzahl kreuzgekoppel ter Transistoren gekoppelt ist, um Eingangssignale an sie zu legen;
eine mit den Steuerelektroden der Vielzahl impedanz variabler Lastelemente gekoppelte Einrichtung (28) zum Einstellen der Lastelemente nacheinander auf relativ hohe, relativ niedrige und dann realtiv hohe Impedanzen, um eine Zustandsänderung der Latchelemente herbeizufüh ren, abhängig von Eigangssignalen, die an das jeweilige Paar kreuzgekoppelter Transistoren gelegt werden;
eine Einrichtung (268, 270) zum Koppeln der zweiten Elektroden der jeweils kreuzgekoppelten Transistoren an jeweils zugeordnete Zeilenschienen.
9. Schaltungsanordnung zum Abtasten einer Matrix, die
Spalten- und Zeilenschienen zum Anlegen von Potentia
len an Matrixelemente enthält und mit der Matrix in
tegrierte Latchelemente aufweist, um Potentiale auf
Exemplare der Spalten- oder Zeilenschienen zu koppeln,
dadurch gekennzeichnet, daß
die Latchelemente folgendes aufweisen:
ein Paar kreuzgekoppelter Transistoren (602, 603), die jeweils eine mit einer gemeinsamen Schiene (VSS 1) gekoppelte erste Elektrode und eine mit jeweils einem zugeordneten Ausgangsanschluß (606, 608) gekoppelte zweite Elektrode haben und deren Steuerelektroden über Kreuz mit den Ausgangsanschlüssen gekoppelt sind;
eine mit dem Paar kreuzgekoppelter Transistoren ge koppelte Einrichtung (90) zum Anlegen von Eingangssig nalen an das betreffende Latchelement;
eine mit den kreuzgekoppelten Transistoren gekoppelte Einrichtung (601, 604) zum selektiven Voreinstellen der zweiten Elektroden der Transistoren auf vorbestimm te Potentiale unmittelbar vor dem Anlegen der Eingangs signale;
Verbindung der zweiten Elektroden des Paars kreuz gekoppelter Transistoren mit der einen Seite eines jeweils zugeordneten Kondensators (C 1, C 2), dessen zweite Seite mit einer weiteren Schiene (BOOST 1) ver bunden ist;
eine mit der weiteren Schiene gekoppelte Einrichtung (28), um nach dem Anlegen der Eingangssignale und der davon abhängigen Bestimmung des Zustandes des Latch elementes eine Potentialänderung dv für ein Intervall dt zu bewirken, derart, daß die Kondensatoren während des Intervalls dt Ströme gleich an die kreuzge koppelten Transistoren liefern und während eines wei teren, dem Intervall dt folgenden Intervall einen Strom von Null liefern;
eine Einrichtung (600), um jeweils mindestens einen der Ausgangsanschlüsse mit einer der Spalten- oder Zeilenschienen zu koppeln.
ein Paar kreuzgekoppelter Transistoren (602, 603), die jeweils eine mit einer gemeinsamen Schiene (VSS 1) gekoppelte erste Elektrode und eine mit jeweils einem zugeordneten Ausgangsanschluß (606, 608) gekoppelte zweite Elektrode haben und deren Steuerelektroden über Kreuz mit den Ausgangsanschlüssen gekoppelt sind;
eine mit dem Paar kreuzgekoppelter Transistoren ge koppelte Einrichtung (90) zum Anlegen von Eingangssig nalen an das betreffende Latchelement;
eine mit den kreuzgekoppelten Transistoren gekoppelte Einrichtung (601, 604) zum selektiven Voreinstellen der zweiten Elektroden der Transistoren auf vorbestimm te Potentiale unmittelbar vor dem Anlegen der Eingangs signale;
Verbindung der zweiten Elektroden des Paars kreuz gekoppelter Transistoren mit der einen Seite eines jeweils zugeordneten Kondensators (C 1, C 2), dessen zweite Seite mit einer weiteren Schiene (BOOST 1) ver bunden ist;
eine mit der weiteren Schiene gekoppelte Einrichtung (28), um nach dem Anlegen der Eingangssignale und der davon abhängigen Bestimmung des Zustandes des Latch elementes eine Potentialänderung dv für ein Intervall dt zu bewirken, derart, daß die Kondensatoren während des Intervalls dt Ströme gleich an die kreuzge koppelten Transistoren liefern und während eines wei teren, dem Intervall dt folgenden Intervall einen Strom von Null liefern;
eine Einrichtung (600), um jeweils mindestens einen der Ausgangsanschlüsse mit einer der Spalten- oder Zeilenschienen zu koppeln.
10. Schaltungsanordnung nach Anspruch 9, gekennzeichnet
durch eine Einrichtung (28) zur Beaufschlagung der ge
meinsamen Schiene mit einem Signal, das während Inter
vallen, in denen die Eingangssignale an das Latchele
ment gelegt werden, einen ersten Zustand hat und min
destens während Intervallen, in denen die Potential
änderung dv an der weiteren Schiene bewirkt wird, einen
zweiten Zustand hat.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/150,817 US4872002A (en) | 1988-02-01 | 1988-02-01 | Integrated matrix display circuitry |
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DE3902832A1 true DE3902832A1 (de) | 1989-08-10 |
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ID=22536109
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3902832A Withdrawn DE3902832A1 (de) | 1988-02-01 | 1989-01-31 | Schaltungsanordnung zum betreiben einer bildwiedergabematrix |
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KR (1) | KR0127486B1 (de) |
CA (1) | CA1315029C (de) |
DE (1) | DE3902832A1 (de) |
FI (1) | FI94295C (de) |
FR (1) | FR2626706B1 (de) |
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IT (1) | IT1228075B (de) |
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