DE3850224T2 - Verbindungstechnik mit dielektrischen Schichten. - Google Patents

Verbindungstechnik mit dielektrischen Schichten.

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DE3850224T2 DE3850224T DE3850224T DE3850224T2 DE 3850224 T2 DE3850224 T2 DE 3850224T2 DE 3850224 T DE3850224 T DE 3850224T DE 3850224 T DE3850224 T DE 3850224T DE 3850224 T2 DE3850224 T2 DE 3850224T2
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Description

    Technisches Feld
  • Die Erfindung bezieht sich auf ein Verfahren zum Bonden von Leitern an Anschlußfelder eines Substrats.
    • Hintergrund der Erfindung
  • Elektronische Schaltungssysteme werden typischerweise durch Bestimmen kompletter integrierter Schaltungsstrukturen auf Halbleiterchips, Verbinden der Chips mit Schaltungspaketsubstraten und wiederum Verbinden der Pakete mit gedruckten Schaltungsplatten hergestellt. Die üblichste Verbindungstechnik besteht im Drahtbonden, in welchem ein Instrument (eine Thermode) den Draht an ein Anschlußfeld eines Elementes durch Thermokompression bonded, beispielsweise an ein Chip, dann den Draht zieht und eine Verbindung mit einem Anschlußfeld eines zweiten Elementes herstellt, um so eine bogenförmige, sich selbst tragende Drahtbrücke zwischen den beiden Anschlußfeldern zu bilden.
  • Eine Alternative zum Drahtbonden, die ein wesentliches Ausmaß an kommerzieller Anwendung gefunden hat, besteht im bandautomatischen (TAB) Bonden, eine Technik, die beispielsweise in der Veröffentlichung "The Basics of Tape Automated Bonding", Hybrid Circuit Technology vom November 194, Seiten 15 bis 21 beschrieben ist. Beim TAB-Bonden enthält ein dielektrisches Band die an ein Chip anzubondenden Leiter. Die Leiter überlappen auskragend ein Fenster in dem Band, so daß sie zu einer Reihe von Anschlußfeldern passen, die am Rand des Chips angeordnet sind. Lötperlen an den Enden der Leiter können durch Aufschmelzlöten an die Anschlußfelder des Chips gebonded werden. Ein dielektrisches Band kann eine große Anzahl solcher Fenster enthalten, was das automatische Löten von Leiteranordnungen an aufeinanderfolgende Chips ermöglicht. Entgegengesetzte Enden der Leiter können beispielsweise danach an ein Paketsubstrat gebonded werden.
  • Ein seit Jahren auf dem Feld der integrierten Schaltungen bemerkbarer Trend ist die ständige Zunahme der Dichte der auf Halbleiterchips verwendeten Leiter, Packungssubstrate und gedruckten Schaltungsplatten. Die Anschlußfelder, die zur Herstellung einer Verbindung zwischen einem jeweiligen Leiter eines Elementes und der Schaltung eines anderen Elementes benötigt werden, müssen typischerweise breiter als die Breite der Leiter sein, um das Verbindungsverfahren ausführen zu können. Es hat daher Schwierigkeiten bei der Anordnung auf der Peripherie eines Chips gegeben, um beispielsweise alle benötigten Anschlußfelder für alle Leiter des Chips unterzubringen. Wenn beim richtigen Arrangieren der Anschlußfelder keine Sorge getroffen wird, geht man offensichtlich das Risiko von zufälligen Kurzschlüssen ein. Beispielsweise kann beim Drahtbonden die Drahtverbindung absacken, wenn sie zur Überbrückung einer zu großen Distanz ausgelegt ist. Beim TAB-Bonden nimmt das Arrangieren der Anschlußfelder eine periphere Anordnung ein, was eine Beschränkung darstellt.
  • Das US-Patent 4,255,613 (Ketchpel vom 10. März 1981) beschreibt ein Verbindungsverfahren unter Verwendung von Leitern, die ein Band überlappen. Die Publikation IBM Technical Disclosure Bulletin, Band 24, Nr. 12 vom Mai 1982, Seiten 6388 bis 6389 beschreibt ein Verfahren zur Verwendung von Vielleiterbänder-Kontaktierung paralleler Reihen von Anschlußplätzen.
  • Gemäß der vorliegenden Erfindung wird ein Verfahren wie in Anspruch 1 definiert, geschaffen.
  • Gemäß einer spezifischen Ausführungsform der Erfindung weist ein Verfahren zur Verbindung der Schaltung zweier Substrate folgende Schritte auf: Die Schaltung an Anschlußfelder, die in parallelen Reihen angeordnet sind, werden abgeschlossen, wobei die erste Reihe jedes Substrats der Kante des Substrats am nächsten ist. Die Anschlußfelder der beiden ersten Reihen der beiden Substrate werden über Leiter eines sonst dielektrischen Bandes verbunden, das die beiden Substrate überbrückt. Die Leiter überlappen die Ränder des dielektrischen Bandes und sind so angeordnet, daß sie mit entsprechenden Anschlußfeldern der beiden Substrate verbunden werden können, beispielsweise durch Löten. Die beiden zweiten Reihen der Anschlußfelder werden über Leiter auf einem zweiten dielektrischen Band miteinander verbunden, das breit genug ist, die beiden ersten Reihen der Anschlußfelder zu bedecken und dabei die elektrische Isolierung zu schaffen. In ähnlicher Weise werden aufeinanderfolgende Bandschichten mit zunehmend größerer Breite angewendet, um die Isolierung zu den darunter liegenden Verbindungen zu schaffen, während die Leiter von den Bändern getragen werden, um die Ränder zu überlappen und freigelegte Anschlußfelder zu kontaktieren. Auf diese Weise kann das Prinzip des TAB-Bondens zur Herstellung von Verbindungen zu Anschlußfeldern von Chips verwendet werden, ohne daß alle Anschlußfelder in einer einzigen Reihe entlang des Randes des Chips angeordnet werden müssen. Zahlreiche andere Ausführungsformen und Anwendungen der Erfindung werden bei der Betrachtung der nachfolgenden detaillierten Beschreibung in Verbindung mit den Zeichnungen ersichtlich.
    • Kurze Beschreibung der Zeichnungen
  • Fig. 1, 2 und 3 stellen jeweils aufeinanderfolgende Schritte-in einem Verfahren zur Verbindung der Anschlußfelder zweier benachbarter Substrate dar.
    • Detaillierte Beschreibung
  • Mit Bezug auf Fig. 1 sind zwei Substrate 10 und 11 dargestellt, die jeweils eine nicht gezeigte elektrische Schaltung enthalten, die verbunden werden soll. Das Substrat 10 kann beispielsweise ein Halbleiterchip sein, während das Substrat 11 ein Schaltungspaketsubstrat darstellen kann, deren Schaltung dauernd mit der Schaltung des Chips verbunden werden soll. Einzelne Leiter der Schaltung der beiden Substrate endigen in Anschlußfeldern, die in der Zeichnung als Quadrate dargestellt sind. Die Schaltungen der beiden Substrate werden durch Verbindung geeigneter Anschlußfelder der beiden Substrate miteinander verbunden.
  • Die Schaltungsleiter der beiden Substrate können typischerweise von viel kleinerer Breite sein als die der einzelnen Anschlußfelder. Die Anschlußfelder müssen typischerweise mindestens 4 Mil (100 um) im Quadrat sein, um zuverlässiges Bonden sicherzustellen, während die Leiter typischerweise eine Breite von nur 1 um aufweisen und trotzdem eine abhängige elektrische Leitung ergeben. Um sich gegen zufällige Kurzschlüsse abzusichern, wird gewöhnlich ein bedeutend größerer Abstand zwischen den Anschlußfeldern eingehalten als zwischen Schaltungsleitern. Wenn demnach die Dichte der Schaltung zunimmt, wird es zunehmend schwieriger, alle Anschlußfelder entlang des Randes oder der Peripherie eines Substrats anzuordnen.
  • Gemäß der vorliegenden Erfindung werden die Anschlußfelder der beiden Substrate in parallelen Reihen A-E arrangiert, so daß die richtige Verbindung zwischen den Schaltungen der beiden Substrate hergestellt wird, wenn ein Anschlußfeld des einen Substrats mit dem entsprechenden Anschlußfeld der entsprechenden Reihe des anderen Substrats verbunden wird. Entsprechende Anschlußfelder der beiden Reihen A werden durch parallele Leiter 13 miteinander verbunden, die auf einem dielektrischen Band 14 sitzen bzw. dort gebildet sind. Die Breite des dielektrischen Bandes ist etwas kleiner als der Abstand zwischen der Reihe A des Substrats 10 und der Reihe A des Substrats 11. Die Enden der Leiter 13 überlappen die sich gegenüberstehende Ränder des dielektrischen Bandes 14 und haben einen solchen Abstand voneinander, daß sie mit den entsprechenden Anschlußfeldern der beiden Reihen A der beiden Substrate Kontakt herstellen. Wenn sie daher, wie in Fig. 1 gezeigt, positioniert sind, können die freien Enden der Leiter 13 bequem an die Anschlußfelder der beiden Reihen A durch ein passendes Verfahren gebonded werden, beispielsweise Aufschmelzlöten oder Thermokompressionsbonden.
  • Die freien Enden der jeweiligen Leiter 13 weisen vorzugsweise Perlen von Lot auf, die nach richtiger Ausrichtung der Leiter 13 zu den Anschlußfeldern aufgeschmolzen werden und an den Anschlußfeldern A infolge Aufschmelzlöten haften. Das dielektrische Band 14 kann beispielsweise aus Kapton (Warenzeichen von DuPont Company) sein, welches gewöhnlich als dielektrisches Band beim TAB-Bonden verwendet wird. In Übereinstimmung mit bekannten Prinzipien des TAB-Bondens können die Leiter 13 an dem Band 14 entweder durch Anwendung eines geeigneten Klebstoffs oder durch eine Niederschlagstechnik, bekannt als Aufsprühen, haften. Auch Schmelzlöten wird gewöhnlich durch Kontaktieren der freien Enden der Leiter 13 mit einer heißen Thermode bewirkt. Während des Lötens hält eine Befestigungsvorrichtung das Band 14 an Ort und Stelle.
  • Nachdem die Anschlußfelder der Reihe A miteinander verbunden sind, werden die Anschlußfelder der Reihe B mittels Leiter 16 miteinander verbunden, die in einem dielektrischen Band 17 enthalten sind (Fig. 2). Das dielektrische Band hat genügend Breite, so daß es über den Anschlußfeldern der beiden Reihen A liegt und diese sowie die Leiter 13 vollständig bedeckt. Daher sind die Leiter 16 elektrisch von den Anschlußfeldern der Reihe A und den Leitern 13 isoliert. Wie zuvor überlappen die Leiter 16 die Ränder des dielektrischen Bandes 17 und können so bequem an den Anschlußfeldern der Reihe B des Substrats 10 und der Reihe B des Substrats I1 angelötet werden.
  • In ähnlicher Weise bedecken aufeinanderfolgende Schichten des dielektrischen Bandes die Anschlußfelder der Reihe B und tragen Leiter zur Verbindung der Reihe C der beiden Substrate. Danach werden die Reihen B der Anschlußfelder in der gleichen Weise miteinander verbunden.
  • Mit Bezug auf Fig. 3 ist das letzte dielektrische Band 19 gezeigt, das Leiter 20 trägt, welche die äußeren Reihen E der beiden Substrate miteinander verbinden. Dieses letzte dielektrische Band hat genügend Breite, um die Anschlußfelder A-D der beiden Substrate und die zugeordneten Verbindungen zu bedecken. Zu Zwecken der Vollständigkeit sind die Leiter 21 zur Verbindung der Anschlußfelder der Reihen D, die Leiter 22 zur Verbindung der Anschlußfelder der Reihen C, die Leiter 16 zur Verbindung der Anschlußfelder der Reihen B und die Leiter 13 zur Verbindung der Anschlußfelder der Reihen A jeweils gestrichelt angedeutet.
  • Die Anschlußfelder der jeweiligen Reihe können typischerweise mit einem Mittenabstand von 10 Mil hergestellt werden. Die Reihen sind vorzugsweise gegeneinander gestaffelt, wie dargestellt, um die Überlappung der Verbindungsleiter zu vermeiden. Daher ist die Gesamtdicke der Verbindungsanordnung nicht signifikant größer als die von konventionellen TAB- Verbindungen.
  • Ein weiterer Vorteil der Verbindung liegt darin, daß jede der Verbindungen aufaufeinanderfolgenden Verbindungsebenen leicht untersucht werden kann. Das heißt, das dielektrische Band verbirgt die Leiter nicht, die zur Zeit der Herstellung der Verbindung gebonded werden. Dies ist für gewisse andere Techniken des Bondens nicht zutreffend, bei denen es keine Überlappung durch die Leiter des Trägerbandes gibt.
  • Während die Erfindung gezeigt worden ist, wie sie zur Verbindung der Anschlußfelder zweier Substrate verwendet wird, versteht es sich, daß die Anschlußfelder des Substrats 10 beispielsweise gebonded werden könnten, wie gezeigt, jedoch eine völlig unterschiedliche Technik zum Bonden der anderen Enden der Leiter an die Anschlußfelder des Substrats 11 angewendet werden könnte.

Claims (4)

1. Verfahren zur Verbindung von Anschlußfeldern, die in mindestens einer ersten, zweiten, dritten und vierten Anschlußfeld-Anordnung angeordnet sind, mit folgenden Schritten:
erste Leiter werden auf einem ersten dielektrischen Band derart gebildet, daß die freien Enden der Leiter die sich gegenüberstehenden Ränder des ersten Bandes überlappen und eine Gestalt entsprechend den gewünschten Verbindungen zu den ersten und zweiten Anordnungen aufweisen;
das erste Band wird zwischen der ersten und zweiten Anordnung angeordnet;
die freien Enden der ersten Leiter werden mit den Anschlußfeldern der ersten und zweiten Anordnung gebondet;
die dritte Anordnung der Anschlußfelder ist der ersten Anordnung benachbart angeordnet und die vierte Anordnung der Anschlußfelder ist benachbart der zweiten Anordnung gelegen, so daß die erste und zweite Anordnung zwischen der dritten und vierten Anordnung zu liegen kommen;
zweite Leiter werden auf einem zweiten dielektrischen Band so geformt, daß die freien Enden der Leiter gegenüberliegende Ränder des zweiten Bandes überlappen, um eine Gestalt entsprechend den gewünschten Verbindungen zwischen der dritten und vierten Anordnung einzunehmen;
das zweite Band wird so angeordnet, daß es das erste Band, die ersten Leiter und die erste und zweite Anordnung von Anschlußfeldern bedeckt;
die freien Enden der zweiten Leiter werden an die Anschlußfelder der dritten und vierten Anordnungen gebondet.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Anordnung der Anschlußfelder in einer ersten Reihe entlang eines ersten Substrats angeordnet ist, daß die zweite Anordnung der Anschlußfelder in einer zweiten Reihe entlang eines zweiten Substrats angeordnet ist, daß die dritte Anordnung eine Reihe von Anschlußfeldern auf dem ersten Substrat parallel zur ersten Reihe umfaßt und daß die vierte Anordnung eine vierte Reihe von Anschlußfeldern auf dem zweiten Substrat parallel zu der zweiten Reihe aufweist.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Anschlußfelder der dritten Reihe mit Bezug auf die Anschlußfelder der ersten Reihe versetzt angeordnet sind und daß die Verbindungsfelder der vierten Reihe mit Bezug auf die Verbindungsfelder der zweiten Reihe versetzt angeordnet sind.
4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das erste Substrat eine Mehrzahl von weiteren Reihen von Anschlußfeldern parallel zur ersten und dritten Reihe enthält, daß das zweite Substrat eine Mehrzahl von weiteren Reihen von Anschlußfeldern parallel zur zweiten und vierten Reihe enthält und daß die auf dem dielektrischen Band angebrachten Leiter an entsprechende Anschlußfelder des ersten und zweiten Substrats so gebondet werden, daß das dielektrische Band die Anschlußfelder der ersten und zweiten Substrate vollständig bedeckt, die zuvor gebondet worden sind.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4981817A (en) * 1988-12-29 1991-01-01 International Business Machines Corporation Tab method for implementing dynamic chip burn-in
US5067004A (en) * 1989-12-13 1991-11-19 Digital Equipment Corporation Module for interconnecting integrated circuits
JP2749422B2 (ja) * 1990-02-20 1998-05-13 キヤノン株式会社 記録電極
US5155302A (en) * 1991-06-24 1992-10-13 At&T Bell Laboratories Electronic device interconnection techniques
US5225633A (en) * 1991-10-04 1993-07-06 The United States Of America As Represented By The Secretary Of The Air Force Bridge chip interconnect system
US5604330A (en) * 1994-12-29 1997-02-18 Intel Corporation Staggered land pad pattern on substrate for tab interconnection
US6603079B2 (en) * 1999-02-05 2003-08-05 Mack Technologies Florida, Inc. Printed circuit board electrical interconnects
US6507495B1 (en) * 2000-06-28 2003-01-14 Dell Products L.P. Three-dimensional technique for improving the EMC characteristics of a printed circuit board
JP2005340385A (ja) * 2004-05-25 2005-12-08 Nitto Denko Corp 配線回路基板および配線回路基板の接続構造
US8334819B2 (en) * 2005-03-11 2012-12-18 The Invention Science Fund I, Llc Superimposed displays
US7662008B2 (en) * 2005-04-04 2010-02-16 Searete Llc Method of assembling displays on substrates
US9153163B2 (en) * 2005-03-11 2015-10-06 The Invention Science Fund I, Llc Self assembly of elements for displays
US20060202944A1 (en) * 2005-03-11 2006-09-14 Searete Llc, A Limited Liability Corporation Of The State Of Delaware Elements for self assembling displays
US7977130B2 (en) 2006-08-03 2011-07-12 The Invention Science Fund I, Llc Method of assembling displays on substrates
US8860635B2 (en) * 2005-04-04 2014-10-14 The Invention Science Fund I, Llc Self assembling display with substrate
US8300007B2 (en) * 2005-03-11 2012-10-30 The Invention Science Fund I, Llc Self assembling display with substrate
US8711063B2 (en) * 2005-03-11 2014-04-29 The Invention Science Fund I, Llc Self assembly of elements for displays
US8390537B2 (en) * 2005-03-11 2013-03-05 The Invention Science Fund I, Llc Method of assembling displays on substrates
US7990349B2 (en) * 2005-04-22 2011-08-02 The Invention Science Fund I, Llc Superimposed displays
US7834466B2 (en) * 2007-12-17 2010-11-16 Freescale Semiconductor, Inc. Semiconductor die with die pad pattern
CN105307392B (zh) * 2015-10-16 2018-10-19 武汉华星光电技术有限公司 一种印刷电路板及电子设备
TWI708539B (zh) * 2019-04-10 2020-10-21 欣興電子股份有限公司 印刷電路板堆疊結構及其形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54153360U (de) * 1978-04-18 1979-10-25
US4255613A (en) * 1979-06-15 1981-03-10 Rockwell International Corporation Electrical interconnect
JPS5717734U (de) * 1980-07-03 1982-01-29
US4546406A (en) * 1980-09-25 1985-10-08 Texas Instruments Incorporated Electronic circuit interconnection system
US4472762A (en) * 1980-09-25 1984-09-18 Texas Instruments Incorporated Electronic circuit interconnection system
US4385202A (en) * 1980-09-25 1983-05-24 Texas Instruments Incorporated Electronic circuit interconnection system
EP0120500B1 (de) * 1983-03-29 1989-08-16 Nec Corporation LSI Verpackung hoher Dichte für logische Schaltungen
US4674808A (en) * 1985-11-12 1987-06-23 Fairchild Semiconductor Corporation Signal ground planes for tape bonded devices
US4811082A (en) * 1986-11-12 1989-03-07 International Business Machines Corporation High performance integrated circuit packaging structure

Also Published As

Publication number Publication date
HK127595A (en) 1995-08-18
JPH0530038B2 (de) 1993-05-07
JPH01167970A (ja) 1989-07-03
EP0318209A3 (en) 1990-06-13
DE3850224D1 (de) 1994-07-21
EP0318209B1 (de) 1994-06-15
EP0318209A2 (de) 1989-05-31
US4843191A (en) 1989-06-27

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