DE3844339C2 - Verfahren zur Herstellung von Gate-Elektroden - Google Patents

Verfahren zur Herstellung von Gate-Elektroden

Info

Publication number
DE3844339C2
DE3844339C2 DE19883844339 DE3844339A DE3844339C2 DE 3844339 C2 DE3844339 C2 DE 3844339C2 DE 19883844339 DE19883844339 DE 19883844339 DE 3844339 A DE3844339 A DE 3844339A DE 3844339 C2 DE3844339 C2 DE 3844339C2
Authority
DE
Germany
Prior art keywords
trench
metal
layer
gate
deposition process
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19883844339
Other languages
English (en)
Other versions
DE3844339A1 (de
Inventor
Juergen Dickmann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Daimler Benz AG
Original Assignee
Licentia Patent Verwaltungs GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Licentia Patent Verwaltungs GmbH filed Critical Licentia Patent Verwaltungs GmbH
Priority to DE19883844339 priority Critical patent/DE3844339C2/de
Publication of DE3844339A1 publication Critical patent/DE3844339A1/de
Application granted granted Critical
Publication of DE3844339C2 publication Critical patent/DE3844339C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H01L29/66863—Lateral single gate transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
    • H01L21/28593—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T asymmetrical sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H01L29/475—Schottky barrier electrodes on AIII-BV compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

Die Erfindung betrifft ein Verfahren zur Herstellung von Gate- Elektroden nach dem Oberbegriff des Patentanspruchs 1.
Das Verfahren findet insbesondere Verwendung bei der Herstellung von Schottky-Gate-Feldeffekttransistoren für monolithisch inte­ grierte Mikrowellenschaltungen (MMIC).
Aus der nicht vorveröffentlichten Offenlegungsschrift 39 11 512 ist ein Verfahren zur Herstellung von Gate-Elektroden bekannt, bei dem Gate-Elek­ troden mit einer geringen Gate-Länge im Verhältnis zur Gate-Höhe hergestellt werden. Bei diesem Verfahren wird die Gate-Struktur aus einer Schichtenfolge aus Fotolack und dielektrischem Material geätzt.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren anzugeben, bei dem gleichzeitig Gate-Elektroden und elek­ trische Leitungen technisch einfach hergestellt werden.
Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst. Vorteil­ hafte Ausgestaltungen und Weiterbildungen sind den Un­ teransprüchen zu entnehmen.
Das erfindungsgemäße Verfahren hat den Vorteil, daß z. B. bei der Herstellung von MMIC′s ein Maskierungsschritt ein­ gespart wird, da die Herstellung der MMIC-Leitungen und die Herstellung der Gate-Elektrode in einem Elektropla­ tierprozeß möglich ist. Desweiteren läßt sich mit wenigen Verfahrensschritten eine hohe Gate-Elektrode mit sehr schmalem Gate-Fuß erzeugen ohne daß die Halbleiterwände parasitär metallisiert werden.
Das erfindungsgemäße Verfahren wird im folgenden anhand eines Ausführungsbeispiels unter Bezugnahme auf schemati­ sche Zeichnungen näher erläutert.
In den Fig. 1 bis 6 sind die wesentlichen Verfahrens­ schritte abgebildet.
Das Verfahren zur Herstellung der Gate-Elektrode erfolgt nach
  • - der Isolierung der auf einem Wafer angeordneten Bauele­ mente (Feldeffekttransistoren, Dioden),
  • - der Passivierung der Bauelementoberfläche z. B. mit einer Si₃N₄- oder SiOx-Schicht,
  • - der Strukturierung der Bauelementoberfläche für die ent­ sprechenden ohmschen Kontakte der MMIC-Bauelemente und Le­ gierung der ohmschen Kontakte.
Auf die Bauelementoberfläche wird ganz flächig Fotolack z. B. PMMA von ca. < 1 µm aufgeschleudert. In diese erste Fo­ tolackschicht 2 wird die Gate-Struktur für einen Feldef­ fekttransistor und die Struktur für die MMIC-Leitungen durch geeignete Foto- und Ätzprozesse z. B. durch reaktives Ionenätzen eingeprägt. Es entstehen sowohl ein Fenster 5a für die Gate-Elektrode als auch die Öffnungen für die MMIC-Leitungen in der Fotolackschicht 2 (Fig. 1). In einem nachfolgenden RIE(reactive ion etching)-Prozeß wird die Passivierungsschicht 3 und die Fotolackschicht 2 in einem ersten Ätzschritt anisotrop geätzt und in einem zweiten Ätzschritt nochmals die Fotolackschicht 2 isotrop geätzt. Es bildet sich ein gestufter Graben 5 aus. Durch einen naßchemischen Ätzschritt wird ein in die oberste Epitaxie­ schicht 1, z. B. in eine GaAs-Schicht, versenkter, im Quer­ schnitt z. B. trapezförmiger oder halbkreisförmiger Graben 6 eingebracht (Fig. 2), der die endgültige Kanaldicke des Feldeffekttransistors festlegt (Gate-Recessing).
Gleichzeitig mit dem Gate-Recessing wird die Struktur der MMIC-Leitungen in die oberste Epitaxieschicht 1 übertra­ gen.
Durch einen anisotropen Sputter- oder Aufdampfprozeß wird eine dünne Metallschicht 8a, z. B. aus einer Ti/Pt/Au-, ei­ ner Ti/Au- oder einer Cr/Au-Legierung auf die erste Foto­ lackschicht 2 und die Grabenwände des gestuften Grabens 5 abgeschieden, sowie ein schmaler Metallsockel 7 im z. B. trapezförmigen, versenkten Graben 6 erzeugt. Der Metall­ sockel 7 besitzt eine Höhe entsprechend der Grabentiefe des trapezförmigen Grabens 6 und grenzt an die me­ tallbeschichteten Grabenwände des gestuften Grabens 5 (Fig. 3). In einem isotropen Sputterprozeß wird eine unge­ fähr 0,1 bis 0,2 µm dicke, zweite Metallschicht 8b, z. B. aus Au oder einer Ti/Au-Legierung auf die erste Metall­ schicht 8a aufgebracht, so daß ein zusammenhängender Me­ tallfilm entsteht, der die Gate-Fuß-Struktur festlegt (Fig. 4). Die zweite Metallschicht 8b bildet die Kontakt- Platierstartschicht, auf der sich beim nachfolgenden Elek­ troplatieren das platierte Gold feinkörnig abscheidet. Durch den Metallsockel 7 wird vermieden, daß sich beim isotropen Sputterprozeß auf den Grabenwänden im trapezför­ migen Graben 6 eine Metallschicht ablagert. Dadurch erhält man eine geringe Gate-Source-Kapazität des Feldeffekttran­ sistors und vermeidet Langzeitdegradation.
Anschließend wird auf den Metallschichten 8a, 8b außerhalb des Grabens ganz flächig eine zweite Fotolackschicht 9 auf­ geschleudert. Es werden Kontaktfenster für die MMIC-Lei­ tungen und die Gate-Elektrode geöffnet, z. B. mit einem Elektronenstrahlschreiber oder durch Kontaktlithografie. Je nach Einstellung der Elektronenstrahl-Keule bzw. der Belichtungszeit bei der Kontaktlithografie können ver­ schiedene Gate-Formen hergestellt werden. Besonders vor­ teilhaft sind T-förmige Gate-Strukturen, da der Gatewider­ stand drastisch reduziert wird und damit
  • a) das Rauschverhalten verbessert und
  • b) die maximale Grenzfrequenz der Transistoren erhöht wird.
Die geöffneten Gate- und NMIC-Leitungsstrukturen werden mit Gold durch Elektroplatieren gefüllt (Fig. 5).
Anschließend werden die zwei Fotolackschichten 2, 9 und die dazwischen liegenden Metallschichten 8a, 8b entfernt.
Die hohe Gate-Elektrode mit einem sehr schmalen Gate-Fuß, die ohmschen Kontakte und die entsprechenden MMIC-Leitun­ gen sind auf der Bauelementoberfläche planar angeordnet.
Das erfindungsgemäße Verfahren eignet sich sowohl zur Her­ stellung von Gate-Elektroden bei Einzelbauelementen als auch zur Herstellung von Gate-Elektroden in komplexen Schaltungen.

Claims (7)

1. Verfahren zur Herstellung von Gate-Elektroden, insbe­ sondere Ätzverfahren zur Herstellung von elektroplatierten Schottky-Gate-Elektroden, dadurch gekennzeichnet
  • - daß eine erste Fotolackschicht (2) auf einer passivier­ ten, mit ohmschen Kontakten versehenen Bauelementoberflä­ che aufgebracht wird,
  • - daß durch Foto- und Ätzprozesse in der ersten Fotolack­ schicht (2) und der Passivierungsschicht (3) ein abgestuf­ ter Graben (5) und ein in der obersten Epitaxieschicht (1) der Bauelementschichtenfolge versenkter Graben (6) ausge­ bildet wird,
  • - daß gleichzeitig die elektrischen Leitungen auf der Bau­ elementoberfläche strukturiert werden,
  • - daß durch einen Metallabscheideprozeß an den Grabenwänden des abgestuften Grabens (5) ein Metallfilm und im versenkten Graben (6) ein schmaler Metallsockel (7) abgeschieden wird, so daß eine gestufte Gate-Fuß-Struktur gebildet wird (Fig. 4),
  • - daß gleichzeitig die elektrischen Leitungen metallisiert werden, und
  • - daß auf der Metallschicht (8) eine zweite Fotolack­ schicht (9) abgeschieden wird, die derart strukturiert wird, daß Kontaktfenster für die elektrischen Leitungen auf der Bauelementoberfläche und für die gewünschte Gate- Struktur erzeugt werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
  • - daß durch Elektroplatieren die Gate-Elektrode (10) und die elektrischen Leitungen hergestellt werden, und
  • - daß anschließend die Fotolackschichten (2, 9) und die dazwischenliegenden Metallschichten (8a, 8b) entfernt wer­ den.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
  • - daß der Metallabscheideprozeß aus einem ersten, aniso­ tropen Sputter- oder Aufdampfprozeß und einem anschließen­ den zweiten, isotropen Sputterprozeß besteht,
  • - daß bei dem ersten anisotropen Sputter- oder Aufdampf­ prozeß eine dünne Metallschicht (8a) im wesentlichen an den Grabenwänden des gestuften Grabens (5) und ein schma­ ler Metallsockel (7) im trapezförmigen Graben abgeschieden werden, wobei die Höhe des Metallsockels der Grabentiefe entspricht (Fig. 3),
  • - daß durch den zweiten, isotropen Sputterprozeß ein-zu­ sammenhängender Metallfilm erzeugt wird und eine Kontakt- Platierstartschicht ausgebildet wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß beim ersten anisotropen Metallabscheideprozeß Ti/Pt/Au-, Ti/Au- oder Cr/Au-Metallisierungen verwendet werden.
5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß beim zweiten, isotropen Metallabscheideprozeß Au oder eine Ti/Au-Metallisierung verwendet wird.
6. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß eine mit Au elektroplatierte Gate-Elektrode hergestellt wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Gate-Elektrode T-förmig ausgebildet wird.
DE19883844339 1988-12-30 1988-12-30 Verfahren zur Herstellung von Gate-Elektroden Expired - Fee Related DE3844339C2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19883844339 DE3844339C2 (de) 1988-12-30 1988-12-30 Verfahren zur Herstellung von Gate-Elektroden

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19883844339 DE3844339C2 (de) 1988-12-30 1988-12-30 Verfahren zur Herstellung von Gate-Elektroden

Publications (2)

Publication Number Publication Date
DE3844339A1 DE3844339A1 (de) 1990-07-05
DE3844339C2 true DE3844339C2 (de) 1996-11-07

Family

ID=6370539

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19883844339 Expired - Fee Related DE3844339C2 (de) 1988-12-30 1988-12-30 Verfahren zur Herstellung von Gate-Elektroden

Country Status (1)

Country Link
DE (1) DE3844339C2 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4032411A1 (de) * 1990-10-12 1992-04-16 Daimler Benz Ag Verfahren zur herstellung von t-gate-elektroden

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3911512A1 (de) * 1988-09-07 1990-03-22 Licentia Gmbh Selbstjustierendes verfahren zur herstellung einer steuerelektrode

Also Published As

Publication number Publication date
DE3844339A1 (de) 1990-07-05

Similar Documents

Publication Publication Date Title
EP0005185B1 (de) Verfahren zum gleichzeitigen Herstellen von Schottky-Sperrschichtdioden und ohmschen Kontakten nach dotierten Halbleiterzonen
DE2541548A1 (de) Isolierschicht-feldeffekttransistor und verfahren zu dessen herstellung
DE3339957A1 (de) Verfahren zur herstellung eines halbleiterbauelementes
EP0034729A2 (de) Verfahren zur Herstellung einer GaAs-Halbleiteranordnung
DE1809115A1 (de) Verfahren zur Herstellung von mehrere Schichten umfassenden Leitungsverbindungen fuer Halbleiteranordnungen
DE4130555C2 (de) Halbleitervorrichtung mit hoher Durchbruchsspannung und geringem Widerstand, sowie Herstellungsverfahren
DE2723944A1 (de) Anordnung aus einer strukturierten schicht und einem muster festgelegter dicke und verfahren zu ihrer herstellung
DE19837395A1 (de) Verfahren zur Herstellung einer Halbleiter-Isolationsschicht und eines diese Halbleiter-Isolationsschicht enthaltenden Halbleiterbauelements
DE19704149A1 (de) Metallverdrahtung an einem Halbleiterbauteil und Verfahren zum Herstellen derselben
DE3043289A1 (de) Herstellungverfahren fuer eine halbleitereinrichtung
DE2636971A1 (de) Verfahren zum herstellen einer isolierenden schicht mit ebener oberflaeche auf einem substrat
DE2615438A1 (de) Verfahren zur herstellung von schaltungskomponenten integrierter schaltungen in einem siliziumsubstrat
DE2230171A1 (de) Verfahren zum herstellen von streifenleitern fuer halbleiterbauteile
DE10351028A1 (de) Halbleiter-Bauteil sowie dafür geeignetes Herstellungs-/Montageverfahren
DE4106933B4 (de) Strukturierungsverfahren
DE19732250A1 (de) Verfahren zur Herstellung metallischer Mikrostrukturen
DE2556038A1 (de) Verfahren zur herstellung von feldeffekttransistoren fuer sehr hohe frequenzen nach der technik integrierter schaltungen
DE3844339C2 (de) Verfahren zur Herstellung von Gate-Elektroden
DE2111633A1 (de) Verfahren zur Herstellung eines Oberflaechen-Feldeffekt-Transistors
EP0740794B1 (de) Verfahren zur herstellung eines beschleunigungssensors
DE2414520A1 (de) Verfahren zur herstellung dicht benachbarter elektroden auf einem halbleitersubstrat
DE10117741B4 (de) Verfahren zur Herstellung eines Halbleiter-Bauelements mit T-förmigen Kontaktelektrode
DE19723330A1 (de) Verfahren zur Herstellung von Dünnschichttransistoren und Dünnschichttransistor
DE1909290A1 (de) Verfahren zum selektiven Maskieren,insbesondere zur Herstellung von Halbleiterbauelementen kleiner Abmessung
EP0064745A2 (de) Verfahren zum Herstellen eines Feldeffekttransistors

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
D2 Grant after examination
8320 Willingness to grant licenses declared (paragraph 23)
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: DAIMLER-BENZ AKTIENGESELLSCHAFT, 70567 STUTTGART,

8339 Ceased/non-payment of the annual fee