DE3842371C2

DE3842371C2 - Einrichtung zur Taktsynchronisierung zellstrukturierter Digitalsignale

Info

Publication number: DE3842371C2
Application number: DE19883842371
Authority: DE
Inventors: Willy Dipl Ing Bartel; Horst Dipl Ing Hessenmueller; Tibor Dipl Ing Szigeti
Original assignee: Alcatel SEL AG; Siemens AG; Quante GmbH
Current assignee: Siemens AG
Priority date: 1988-12-16
Filing date: 1988-12-16
Publication date: 1997-04-24
Anticipated expiration: 2008-12-17
Also published as: DE3842371A1

Description

Die Erfindung betrifft eine Einrichtung zur Synchronisierung von zellstrukturierten Digitalsignalen auf einen vorgegebenen Takt nach dem Oberbegriff des Hauptanspruches.

In der CCITT-Empfehlung G. 811 (CCITT-Rotbuch, Volume III Fascicle III. 3, Genf 1985) wird bezüglich der Genauigkeit der Taktes von Netzknoten, die internationale Digitalsignal verbindungen abschließen, ein Wert von 10^-11 empfohlen. Bei Ausnutzung dieser Toleranz kommt es ohne die Anwendung besonderer Maßnahmen in gewissen Zeitabständen zum Verlust des Rahmensynchronismus - Bit-Slip -, der eine ernsthafte Beeinträchtigung des Digitalsignals darstellt. In der gleichen Empfehlung werden Methoden angegeben, die verhindern, daß der Rahmen- oder Wortsynchronismus verlorengeht. Dies geschieht durch den Einsatz von Rahmen- oder Wort(8 bit)speichern. Dabei wird von Zeit zu Zeit ein ganzer Pulsrahmen, z. B. 256 bit, oder im Falle eines 64 kbits/s-Kanals ein 8 bit-Wort weggelassen oder wiederholt. Die dadurch hervorgerufene Beeinträchtigung ist für die meisten digital übertragenen Signale akzeptabel. Die vorstehend beschriebene Vorgehensweise bezieht sich auf digitale Netze, die das synchrone Zeitmultiplexverfahren - STD - verwenden.

Im übrigen ist aus der DE 35 02 679 A1 eine Obergabeeinrichtung zur Taktanpassung zweier Netzknotenpunkte bekannt, bei der ein Pufferspeicher mindestens so viele Speicherplätze aufweist, daß die bei maximal vorgesehe ner Dauer einer Information und maximal zulässigem Frequenzunterschied der beiden Netzknotenpunkte auftretenden Verschiebungen aufgefangen werden können.

Speziell für breitbandige digitale Nachrichtennetze wird in jüngster Zeit zunehmend die asynchrone Zeitmultiplextechnik ATD diskutiert. Bei der ATD wird die Folge der Signalelemente in gleich lange Blöcke, sog. Zellen, eingeteilt, die unmittelbar aufeinanderfolgen. Jede Zelle besteht aus Kopf und Informationsfeld. Ein Teil des Kopfes jeder Zelle stellt die Adresse oder logische Kanalnummer dar, die eindeutig die Zuordnung dieser Zelle zu einem bestimmten Digitalsignal oder einer Verbindung festgelegt. Das Verfahren erlaubt, daß im Zeitmultiplexsignal Zellen einer Verbindung nicht unbedingt regelmäßig auftreten müssen, sondern verteilt entsprechend den Anforderungen der Quelle, oder der Verfügbarkeit von freien Zell-Zeitlagen im Multiplexstrom. Ein wesentlicher Vorteil der Anwendung von ATD ist, daß die Netzkomponenten (Vermittlungs stellen, Multiplexeinrichtungen, Übertragungsstrecken) nicht synchron mit einem einheitlichen Netztakt betrieben werden müssen. Vielmehr ist auch hier, ähnlich der CCITT-Empfehlung G.811, plesiochroner Betrieb möglich, jedoch mit dem Unter schied, daß die Takttoleranzen erheblich größer sein können. So ist vorstellbar, daß die Abweichungen zwischen verschiedenen Netzknoten NK z. B. 10^-4 betragen können. Voraussetzung hierfür ist, daß im Zellstrom sog. Leerzellen ohne Informationsgehalt enthalten sind.

In Coudreuse, J.-P.: Pr´lude ou la naisance d′une technique transfert de′l information. L′echo des Recherches. N° 126, 4^e trimestr 1986 ist vorgeschlagen worden, die Synchronisierung auf den Takt des empfangenden Netzknoten (Vermittlungsstelle) dadurch zu erreichen, daß je nach Richtung der Taktabweichung gelegentlich aus dem Signalfluß eine Leerzelle entfernt oder eine zusätzliche Leerzelle in das Multiplexsignal eingefügt wird.

Obwohl das in oben genannter Literaturstelle erwähnte Synchronisierverfahren von Coudreuse grundsätzlich genannt wurde, gibt es in der Literatur keine Fundstellen, die eine dazu erforderliche Einrichtung beschreiben. Die in der STD- Technik verwendeten - und auch bekannten - Schaltungen sind in einem auf ATD basierenden Netz nicht anwendbar.

Die der Erfindung zugrundeliegende Aufgabe, eine Einrichtung anzugeben, die der Synchronisierung von zellstrukturierten Digitalsignalen dient, deren Takt plesiochron (oder asynchron) zum Takt eines empfangenden Netzknotens NK ist, wird durch die im Hauptanspruch gekennzeichnete Erfindung gelöst.

Weitere Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Der mit der Erfindung erzielbare Vorteil liegt insbesondere darin, daß Bit-Slips verhindert werden.

Ein Ausführungsbeispiel ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. Es zeigen

Fig. 1 eine schematische Darstellung mehrerer Netzknoten NK mit den zugehörigen Verbindungsleitungen,

Fig. 2 ein detailliertes Blockschaltbild einer Synchronisierein richtung nach der Erfindung,

Fig. 3 ein Beispiel für den Signalverlauf der Eingangs- und Ausgangssignale der Synchronisiereinrichtung sowie der zugehörigen Taktsignale.

Fig. 1 zeigt drei Netzknoten NK 1 bis NK 3, die mit den Taktfrequenzen f_v + Δf)1, f_v + Δf)2 und f_v + Δf)3 betrieben werden. Alle von einem der Netzknoten NK1 bis NK3 auf die Verbindungsleitungen VL ausgesendeten Digitalsignale sind an die Taktfrequenz des jeweiligen Netzknotens NK1 bis NK3 gebunden. Sie müssen aber am Eingang des empfangenden Netzknotens NK1 bis NK3 mittels der Einrichtung S nach der Erfindung auf dessen Taktfrequenz f_v synchronisiert werden. Dazu werden Leerzellen ohne Signalinformationsgehalt benutzt, die aus vermittlungstechnischen Gründen im Mittel bis zu 20% des Signalflusses ausmachen. Sie enthalten ein spezielles Bitmuster, das u. a. zur Erkennung der Zellgrenzen verwendet werden kann.

Die Signalverarbeitung in der in Fig. 2 dargestellten Synchronisiereinrichtung (S in Fig. 1) erfolgt aus Gründen der verfügbaren Schaltkreistechnologie im wesentlichen 8 bit parallel. Dazu werden die von der Leitungsendeinrichtung LE abgegebenen Digitalsignale D nach Durchlaufen einer Verzögerungsleitung V im Serien-Parallel-Wandler SWP in parallele Form umgesetzt und mit dem vom Empfangssignal abgeleiteten Bytetakt T/8 der Frequenz f_L/8 in einen Speicher Sp (FIFO-Speicher) eingelesen. Das Auslesen erfolgt mit dem Bytetakt T_v/8 der Frequenz f_v/8 des Netzknotens NK bzw. der Vermittlungsstelle. Solange keine Notwendigkeit für ein Synchronisierereignis auftritt, liegen T/8 und T_v/8 kontinuierlich am Speicher Sp an. In Verbindung mit dem Speicher Sp ist ein Füllstandsanzeiger VRZ für den Inhalt desselben vorgesehen. Dabei handelt es sich um einen Vor-/Rückwärtszähler, der mit T/8 vorwärts und mit T_v/8 rückwärts zählt. Füllstandsanzeiger VRZ und Speicher Sp werden bei Initialisierung der Einrichtung über die Eingänge R in definierter Weise rückgesetzt. Bezüglich des Füllstands des Speichers Sp, dessen Speicherkapazität z. B. das 1,5- bis 2-fache einer Zelle beträgt, sind drei Zustände zu unterscheiden:

a. Der Speicher Sp droht überzulaufen, weil f_v < f_L ist; am Ausgang A des Füllstandsanzeigers VRZ entsteht bei Überschreitung eines vorbestimmten maximalen Füllstandes positives Potential.
b. Der Speicher Sp droht leerzulaufen, weil f_v < f_L ist; am Ausgang B des Füllstandsanzeigers VRZ entsteht bei Unter schreitung eines vorbestimmten Füllstandes positives Potential.
c. Der Speicherfüllstand bewegt sich zwischen den unter a.) und b.) genannten Grenzwerten; die Ausgänge A und B des Füllstandsanzeigers VRZ haben negatives Potential.

Im Fall a) wird die Taktzuführung des Einlesetaktes T/8 durch das positive Potential am Ausgang A des Füllstandanzeigers VRZ über eine erste UND-Schaltung T1 und eine zweite UND-Schaltung T2 unterbrochen. Dies geschieht jedoch nur dann, wenn in einer Leerzellenerkennungsschaltung LZE, die gleichzeitig auch die Zellgrenzen erkennt, eine Leerzelle festgestellt wurde und positives Potential am Ausgang C der Leerzellenerkennungsschaltung LZE entsteht. Die 32 bit lange Verzögerungsleitung V gleicht die Verarbeitungszeit der Leerstellenerkennungsschaltung LZE aus und stellt dadurch sicher, daß der Einlesetakt T/8 genau zu Beginn der Leerzelle abgeschaltet wird. Ein Überlauf des Speichers Sp wird also durch Unterdrückung der nächsten im Datenstrom auftretenden Leerzelle am Speichereingang verhindert.

Umgekehrt wird ein Leerlaufen des Speichers Sp durch Abschaltung des Auslesetaktes T_v/8 über eine dritte UND- Schaltung T3 verhindert, wenn im unter b.) genannten Fall am Ausgang B des Füllstandsanzeigers VRZ positives Potential auftritt. Gleichzeitig wird über einen Inverter I1 und eine vierte UND-Schaltung T4 der Leerzellengenerator LZG zur Aussendung einer Leerzelle angeregt, die während der Unterbrechung des Auslesevorgangs durch Abschaltung des Auslesetaktes mittels eines Inverters I und einer Tot schaltung T5 auf der Datenleitung zum empfangenden Netz knoten übertragen werden. Um einen ununterbrochenen Zell strom zu garantieren, muß allerdings der Leerzellengenerator LZG durch die Zellgrenzenerkennungsschaltung ZGE synchronisiert werden. Ein Leerlaufen des Speichers Sp wird demnach durch Einfügen einer Leerzelle in den Datenstrom am Speicherausgang vermieden.

Der rechte Teil des Blockschaltbildes nach Fig. 2 betrifft die Anpassung der Zellgrenzen der zellstrukturierten Digitalsignale auf den ankommenden Verbindungsleitungen an die von der Vermittlungsstelle vorgegebenen Zellgrenzen, eine Voraus setzung für den Vermittlungsvorgang. Wesentlichstes Element dieses Schaltungsteils ist ein programmierbarer Speicher PS, der den genannten Phasenunterschied ausgleicht. Der Speicher PS wird von einem Adressencodierer AC eingestellt, der die unterschiedlichen Zählerstände eines ersten Zählers Z1 und eines zweiten Zählers Z2 auswertet. Der erste und zweite Zähler Z1, Z2 zählen für eine angenommene Zellänge von z. B. 36 byte jeweils bis 36, werden aber zu den unterschiedlichen Zeitpunkten für die Zellgrenzen in der Vermittlungsstelle (Rücksetzpuls ZGV für den zweiten Zähler Z2) einerseits und auf der ankommenden Leitung (Rücksetzpuls ZGL für den einen Zähler Z1) andererseits rückgesetzt.

Die in Fig. 2 dargestellte Synchronisiereinrichtung S nach der Erfindung ist für jede ankommende Verbindungsleitung erforderlich. An ihrem Ausgang stehen zum Takt der Netzknoten NK 1 bis NK 3 synchrone Digitalsignale mit zeitlich übereinstimmenden Zellgrenzen zur Verfügung.

Fig. 3 zeigt typische zeitliche Signalverläufe der Synchroni siereinrichtung S. Zeile 1 zeigt den Signalverlauf eines zell strukturierenden Eingangssignals, in dem die Zellen A, B, C usw. Datenzellen darstellen. Dazwischen werden beliebig verteilt Leerzellen übertragen. Zeile 2 gibt den Einlesetakt in den Speicher Sp, der zum Zeitpunkt t_x für die Dauer einer Zelle unterbrochen wird, Zeile 3 den Auslesetakt, der zur Zeit t_y für die Dauer einer Zelle abgeschaltet wird, wieder. Man erkennt, daß im Ausgangssignal der Synchronisierschaltung (Zeile 4) die mit X bezeichnete Leerzelle nicht mehr vorhanden ist, daß aber an anderer Stelle die Leerzelle Y in das Digital signal eingefügt wurde. In der Abbildung wurde die durch die Speicher Sp und PS hervorgerufene Signalverzögerung nicht berücksichtigt.

Bezüglich der Häufigkeit der geschilderten Synchronisiervor gänge kann gesagt werden, daß bei einer Taktungleichheit der Taktfrequenzen f_L und f_v von z. B. 10^-4 nach jeweils 10 000 Zellen eine Synchronisierzelle aus- oder eingeblendet wird. Hat der FIFO-Speicher eine Kapazität von z. B. 2 Zellen (1/2 Zelle Reserve für jede Richtung der Taktabweichung), so darf der maximale Abstand zwischen zwei Leerzellen auch 15 000 betragen.

Claims

1. Einrichtung zur Synchronisierung von zellstrukturierten Digitalsignalen auf einen vorgegebenen Takt, insbesondere zur Synchronisierung von Digitalsignalen von Verbindungs leitungen auf den Takt der empfangenen Vermittlungsstelle, in einem mit asynchroner Zeitmultiplextechnik arbeitenden Nachrichtennetz, dadurch gekenn zeichnet,
daß die von einem Netzknoten (NK) empfangenen, zur Taktfrequenz (fv) dieses Netzknotens asynchronen Digitalsignale (D) einen Speicher (Sp) durchlaufen, daß das Einlesen in den Speicher (Sp) mit dem Leitungstakt erfolgt,
daß das Auslesen aus dem Speicher (Sp) mit einem Netzknotentakt (TNK) erfolgt,
daß das Einlesen bei Überschreitung eines ersten Füllstandes (n) des Speichers (Sp) für die Dauer einer Leerzelle unterbrochen wird,
daß das Auslesen bei Unterschreitung eines zweiten Füllstandes (m) des Speichers (Sp) für die Dauer einer Zelle unterbrochen wird und
daß anstelle der Unterbrechung des Auslesens eine Leerzelle in das Digitalsignal (D) eingeblendet wird.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Speicher (Sp) ein FIFO-Speicher ist.

3. Einrichtung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß der Füllstand des Speichers (Sp) mittels eines externen Füllstandsanzeigers überwacht wird.

4. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß vor dem Speicher (Sp) ein Leerzellenindikator (LZG) angeordnet ist.

5. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zeitliche Abweichung der Zellgrenzen des ankommenden Digitalsignals von den vom Netzknoten (NK) vorgegebenen Zellgrenzen durch einen Speicher (PS) ausgewertet wird.

6. Einrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der Speicher (PS) programmierbar ist.