DE3829985C2 - Digitaler Synthesizer - Google Patents
Digitaler SynthesizerInfo
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- G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
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Description
Die Erfindung betrifft einen digitalen Synthesizer zur
Erzeugung eines periodischen Ausgangssignals durch
direkte digitale Synthese mit einer Steuereinrichtung,
mit einer mehrere parallel in jeweils einem Addierkanal arbeitende Addierwerke aufweisenden
Addierschaltung, durch die periodisch aufeinanderfolgende
Adressen zum Auslesen von den Phasenwerten
des periodischen Ausgangssignals zugeordneten Amplitudenwerten
aus wenigstens einem Tabellenspeicher erzeugt
sowie die Phasenwerte und die zugeordneten Amplitudenwerte
in serielle Daten für einen Digital/Analog-Wandler
umgewandelt werden, und mit die Addiererinkremente und den
Versatz des Phaseninkrementes des jeweils zugeordneten
Addierwerkes enthaltenden Registern.
Ein derartiger Synthesizer ist aus der US 3 813 528
bekannt. Die von einem Kodierschaltkreis an eine Adressiervorrichtung
übermittelten und in einem Register
zwischengespeicherten Binärdaten einer Sinus- oder Kosinusfunktion,
beaufschlagen die Eingänge einer Steuereinheit
sowie eines Schaltkreises, der den entsprechenden
Komplementärwert der Komplementärfunktion ermittelt.
Durch Vorsehen dieses Rechenbausteines reduziert sich der
für die Sinus- und Kosinuswerte verwendete Speicherplatz
auf die im Bereich zwischen 0 Grad und 90 Grad benötigten
Werte.
Zur Erzielung einer möglichst hohen Rechengeschwindigkeit
verwendet der bekannte Synthesizer parallel arbeitende
Addierer und Tabellenspeicher.
Auf Seite 563 der Druckschrift "Halbleiter-Schaltungstechnik"
von U. Tietze und Ch. Schenk, 1983 im Springer
Verlag erschienen, ist unter Punkt 3 herausgestellt, daß
das Vorsehen paralleler digitaler Strukturen größtmögliche
Rechengeschwindigkeiten erlaubt.
Auch wenn mit dem Synthesizer gemäß der US 3 813 528
hohe Rechengeschwindigkeiten unter Benötigung eines
geringen Speicherplatzes möglich sind, ist bei einem
Frequenzwechsel eine umständliche Umprogrammierung des
Versatzes der Phaseninkremente, mit dem die Addierer
arbeiten, erforderlich.
Ausgehend von diesem Stand der Technik liegt der Erfindung
die Aufgabe zugrunde, einen digitalen Synthesizer zu
schaffen, der auch bei einer hohen Anzahl parallel geschalteter
Strukturen ohne eine erhöhung des Programmieraufwandes
auf einfache Weise eine Veränderung des Versatzes
der Phaseninkremente gestattet.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß
die Register mit den Parallelausgängen eines Eingangsschieberegisters
verbunden sind, dessen serieller Eingang
mit dem Ausgang eines Frequenzprogrammaddierers verbunden
ist, dessen erster Eingang mit einem dem Phaseninkrement
zugeordneten Frequenzregister und dessen zweiter Eingang
mit dem niedrigwertesten Parallelausgang des Eingangsschieberegisters
verbunden ist, so daß nach einem Frequenzwechsel
in einer ersten Phase die Register mit neuen
Werten beaufschlagbar und daß in einer zweiten Phase die
Addierwerke aktiv sind.
Da die den Versatz des Phaseninkrements speichernden
Register an die parallelen Ausgänge und die die Addierinkremente
aufnehmenden Register an den niedrigstwertigen
Parallelausgang des Eingangsschieberegisters angeschlossen
sind, der gleichfalls den zweiten Eingang des
Frequenzprogrammaddierers bildet, ist das Eingangsschieberegister
umlaufspeicherähnlich eingesetzt, so daß
die Zahl der parallelen Strukturen des digitalen
Synthesizers beliebig erhöhbar ist, ohne bei einem Frequenzwechsel
den Programmieraufwand zu erhöhen. Durch die
parallele Ansteuerung der Versatzregister entspricht der
Programmieraufwand bei einem Frequenzwechsel auch bei
einer Vielzahl parallel angeordneter digitaler Strukturen
dem relativ geringen Aufwand, den das Umprogrammieren
einer Einkanaleinheit benötigen würde.
Der Frequenzbereich eines derart realisierten digitalen
Synthesizers erreicht mit verhältnismäßig leicht ver
fügbaren Bauteilen eine Ausgangsfrequenz von etwa
100 MHz. Bei einer genügend hohen Anzahl von Addierer
kanälen kann der Synthesizer mit einer energiesparenden
Technik realisiert werden. Damit läßt sich der Synthe
sizer sehr gut integrieren, was zusätzlich dadurch
begünstigt wird, daß er zum größten Teil aus identi
schen parallelen Strukturen besteht.
Weitere vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen
angegeben.
Nachfolgend werden zwei Ausführungsbeispiele der Er
findung anhand der Zeichnung näher erläutert. Es
zeigen:
Fig. 1 ein Blockschaltbild des ersten Ausführungs
beispiels des erfindungsgemäßen digitalen
Synthesizers,
Fig. 2 eine spezielle in einem Tabellenspeicher
abgespeicherte Signalform und
Fig. 3 ein Blockschaltbild eines zweiten Ausfüh
rungsbeispiels des erfindungsgemäßen digi
talen Synthesizers.
Der in Fig. 1 im Blockschaltbild dargestellte digitale
Synthesizer arbeitet nach dem Prinzip der direkten
digitalen Synthese und erzeugt mit Hilfe eines Digi
tal/Analog-Wandlers 1, dem ein Tiefpaßfilter 2 nachge
schaltet ist, an seinem Ausgang 3 ein periodisches
Signal. Der Eingang 4 des Digital/Analog-Wandlers
wird periodisch mit digitalen Amplitudenwerten beauf
schlagt, die bei dem in Fig. 1 dargestellten Ausfüh
rungsbeispiel des digitalen Synthesizers in mehreren
Signalformspeichern oder Tabellen-Speichern 5, 6, 7,
bei denen es sich beispielsweise um ROM-Speicher oder
um EPROM-Speicher handelt, gespeichert sind. Die Ta
bellenspeicher 5 bis 7 enthalten identische Datensätze,
die in Fig. 2 veranschaulicht sind.
Bei dem beschriebenem Ausführungsbeispiel weisen die
Tabellenspeicher 5 bis 7 jeweils 36 Tabellenplätze auf,
die für spezielle Phasenwerte die zugeordneten Ampli
tudenwerte einer Sinuskurve enthalten. Wie man in Fig.
2 erkennt, sind die Amplitudenwerte in den Tabellen
speichern 5 als Zahlen zwischen -1 und +1 gespeichert,
wobei für 36 spezielle Phasenwerte 36 Adressen oder
Tabellenplätze vorgesehen sind. Selbstverständlich
können die Tabellen auch andere Funktionen, wie Kosi
nusfunktionen, Dreiecksfunktionen, Sägezahnfunktionen
usw. enthalten, wobei statt einer einzigen Periode auch
mehrere Perioden gespeichert sein können.
Die in Fig. 1 dargestellte Schaltung dient dazu, die
Tabellenspeicher 5 bis 7 anzusteuern und die ausgege
benen Tabellenwerte dem Eingang 4 des Digital/Ana
log-Wandlers zuzuführen.
Der Tabellenspeicher 5 ist einem ersten Addiererkanal 8
zugeordnet. Von den bei dem Ausführungsbeispiel vor
handenen drei weiteren Addiererkanälen sind lediglich
der dritte Addiererkanal 10 und der vierte Addierer
kanal 11 in den Fig. 1 und 3 dargestellt. Neben dem
zweiten nicht dargestellten Addiererkanal ist auch das
Steuerwerk oder die erforderliche Steuereinrichtung der
in der Zeichnung erkennbaren Komponenten nicht darge
stellt. Jedoch ergibt sich für den Fachmann der Aufbau
einer solchen Steuereinrichtung aus den beschriebenen
und gezeichneten Komponenten des digitalen Synthe
sizers.
Den Addiererkanälen 8 bis 11 ist eine Frequenzprogram
miereinrichtung 12 zugeordnet. Die Frequenzprogrammier
einrichtung 12 enthält ein Frequenzregister 13, das
über einen Dateneingang 14 mit einem Phaseninkrement
wert geladen werden kann. Wenn der Phaseninkrementwert
1 beträgt, werden alle in Fig. 2 dargestellten Tabel
lenplätze der Tabellenspeicher 5 bis 7 angesteuert, so
daß sich am Ausgang 3 die untere Grenzfrequenz ergibt,
die beispielsweise 0,27777 MHz beträgt, wenn dem Ein
gang 4 des Digital/Analog-Wandlers 1 im Abstand von
jeweils 0,1 µsec, d.h. mit einer Taktfrequenz von 10
MHz nacheinander die in Fig. 2 dargestellten 36 Ampli
tudenwerte zugeführt werden.
Wenn das Frequenzregister 13 statt mit dem Phaseninkre
mentwert 1 mit dem Phaseninkrementwert 2 beaufschlagt
wird, und dem Digital/Analog-Wandler 1 im Abstand von
jeweils 0,1 µsec nur jeder zweite Amplitudenwert, der
in den Tabellenspeichern 5 bis 7 gespeicherten Sinus
funktion zugeführt wird, erhöht sich die am Ausgang 3
liegende Ausgangsfrequenz auf 0,5555 MHz, da die
synthetisierte Ausgangsschwingung eine Periodendauer
von nunmehr lediglich 1,8 µsec hat. Es versteht sich,
daß beispielsweise beim Auslesen jedes fünften Spei
cherplatzes eine Periodendauer von 0,72 µsec und somit
eine Frequenz von 1,3889 MHz erzielt wird, wenn dem
Eingang 4 des Digital/Analog-Wandlers 1 jeweils im
Abstand von 0,1 µsec der nächste ausgelesene Ampli
tudenwert zugeführt wird.
In der nachfolgenden Beschreibung wird davon ausge
gangen, daß der im Frequenzregister 13 gespeicherte
Phaseninkrementwert 2 beträgt.
Der Datenausgang 15 des Frequenzregisters 13 ist mit
dem ersten Eingang 16 eines Frequenzprogrammaddierers
17 verbunden. Der Ausgang 18 des Frequenzprogramm
addierers 17 ist an den seriellen Eingang 19 eines
Eingangsschieberegisters 20 angeschlossen.
Das Eingangsschieberegister 20 verfügt über mehrere
parallele Ausgänge 21 bis 25, wobei der parallele
Ausgang 21 der eingangsseitige Ausgang ist und die im
Eingangsschieberegister 20 enthaltenen Daten in Rich
tung vom Ausgang 21 zum Ausgang 25 verschoben werden,
wenn über eine Taktleitung 26 ein Schiebetakt einge
speist wird und eine Freigabeleitung 27 mit einem
Signal beaufschlagt ist, daß ein Verschieben der Daten
im Eingangsschieberegister 20 zuläßt. Eine Rücksetz
leitung zum Rücksetzen aller Plätze des Schiebere
gisters auf 0 ist in der Zeichnung nicht gesondert
dargestellt.
Wie man in Fig. 1 erkennt, ist der eingangsseitige
parallele Ausgang 21 mit dem zweiten Eingang 28 des
Frequenzprogrammaddierers 17 verbunden. Wenn nach dem
Nullsetzen aller Speicherplätze des Eingangsschiebe
registers 20 und dem Auftreten eines Freigabesignals
auf der Freigabeleitung 27 der erste Taktimpuls auf der
Taktleitung 26 auftritt, wird der vom Frequenzprogramm
addierer 17 am Ausgang 18 abgegebene Zahlenwert
(Phaseninkrementwert 2) in den ersten Platz des Ein
gangsschieberegisters 20 übernommen. Dabei verändern
sich die Ausgangswerte an den parallelen Ausgängen 22
bis 25 jedoch nicht, sondern nur der parallele Ausgang
21 hat nach dem Taktimpuls den Wert 2.
Beim nächsten Taktimpuls wird der Phaseninkrementwert 2
am ersten Eingang 16 zum am zweiten Eingang 28 des
Frequenzprogrammaddierers 17 liegenden Wert 2 hinzu
addiert und das Ergebnis der Saldierung zum parallelen
Ausgang 21 übertragen, wobei das ursprüngliche Ergebnis
am parallelen Ausgang 21 nunmehr am parallelen Ausgang
22 vorliegt.
Nach zwei weiteren Taktimpulsen liegt am parallelen
Ausgang 21 die Zahl 8, am parallelen Ausgang 22 die
Zahl 6, am parallelen Ausgang 23 die Zahl 4, am nicht
dargestellten vorletzten Ausgang die Zahl 2 und am
letzten Ausgang 25 die Zahl 0 an. Um ein weiteres
Verschieben der zur Programmierung der Addierkanäle 8
bis 11 erforderlichen Daten zu verhindern, wird das
Eingangsschieberegister 20 über die Freigabeleitung 27
in dieser Phase blockiert. Alternativ wäre es selbst
verständlich auch möglich, die über die Taktleitung 26
kommenden Taktimpulse mit Hilfe einer Torschaltung zu
blockieren. Die diesbezüglichen Signale werden von dem
bereits erwähnten und in der Zeichnung nicht darge
stellten Steuerwerk bzw. einer Steuereinrichtung er
zeugt.
Die Addierkanäle 8 bis 11 enthalten einen ersten
Addierer 31, einen zweiten nicht dargestellten
Addierer, einen dritten Addierer 33 und einen vierten
Addierer 34. Jedem Addierer 31 bis 34 ist ein Akkumula
tor 41 bis 44 zugeordnet. Die Akkumulatoren 41 bis 44
sind an eine gemeinsame Auslesetaktleitung 45 ange
schlossen, die über einen Taktuntersetzer 46 mit Takt
impulsen von beispielsweise 2,5 MHz beaufschlagt wird,
so daß alle 0,4 µsec die Takteingänge 47 bis 49 der
Akkumulatoren 41 bis 44 mit einem Taktsignal beauf
schlagt werden und das jeweilige am Addiererausgang 51
bis 54 liegende Addierergebnis übernehmen und über die
jeweils zugeordnete Adressenleitung 61 bis 64 den
Tabellenspeichern 5 bis 7 zuführen.
Der Taktuntersetzer 46 untersetzt die auf einer Takt
referenzfrequenzleitung 50 anliegenden Impulse einer
Frequenz von beispielsweise 10 MHz um einen Faktor, der
der Anzahl der Addierkanäle 8 bis 11, d.h. im vorlie
genden Fall 4, entspricht. Entsprechend diesem Faktor
verringert sich die Taktfolge der Addierkanäle 4 bis 11
gegenüber der Taktfolge am Eingang 4 des Digital/Ana
log-Wandlers 1. Der Ausgang 65 des Taktuntersetzers 46
ist bei den in Fig. 1 dargestellten Ausführungsbeispiel
sowohl mit der Auslesetaktleitung 45 als auch mit der
Taktleitung 26 verbunden. Um die Geschwindigkeit des
Umprogrammierens zu erhöhen, kann die Taktleitung 26
auch mit dem Eingang des Taktuntersetzers 46 verbunden
sein, wobei im vorliegenden Fall für das Eingangs
schieberegister 20 dann statt einer Taktfrequenz von
2,5 MHz eine Taktfrequenz von 10 MHz verwendet würde.
Der parallele Ausgang 21 des Eingangsschieberegisters
20 ist über eine Addiererinkrementleitung 67 mit den
Eingängen von Addiererinkrementregistern 71 bis 74
verbunden, deren Ausgänge jeweils mit dem ersten
Addierereingang 81 bis 84 der Addierer 31 bis 34 in
Verbindung stehen.
Die parallelen Ausgänge 22 bis 25 sind an die Eingänge
von Versatzregistern 91 bis 94 angeschlossen. Bei den
Versatzregistern 91 bis 94 handelt es sich um Register
mit Ausgängen 101 bis 104, die drei Zustände einnehmen
können, wobei der dritte Zustand ein hochohmiger Zu
stand ist. Die Ausgänge 101 bis 104 der Versatzregister
91 bis 94 sind mit den zweiten Addierereingängen 111
bis 114 der Addierer 31 bis 34 verbunden.
Nach der Datenübernahme in die Addierinkrementregister
71 bis 74 und die Versatzregister 91 bis 94 wird der
erste Addierereingang 81 des ersten Addierers 31 mit
dem Zahlenwert 8 beaufschlagt. An seinem Addiereraus
gang 51 liegt somit der Summenwert 8 an, der beim
nächsten Auslesetakt auf der Auslesetaktleitung 45 in
den ersten Akkumulator 41 übernommen wird und über die
Adressenleitung 61 den Tabellenspeicher 5 mit dem
Adressenwert 8 ansteuert, so daß am Ausgang 121 des
ersten Tabellenspeichers 5 der der Fig. 2 entnehmbare
zugeordnete Amplitudenwert von fast 1 ausgegeben wird.
Der Ausgang 121 ist mit dem letzten parallelen Eingang
131 eines parallel-seriellen Schieberegisters 130
verbunden.
In entsprechender Weise wird durch den eben erwähnten
Auslesetakt auf der Auslesetaktleitung 45 der Tabellen
speicher 6 über die Adressenleitung 63 mit der sich aus
der Summe von 4 und 8 ergebenden Adresse 12 beauf
schlagt, so daß am Ausgang 123 der dem Tabellenplatz 12
in Fig. 2 zugeordnete Amplitudenwert ausgegeben wird.
Der in der Zeichnung nicht dargestellte zweite Addie
rerkanal liefert entsprechend den dem Tabellenplatz 10
zugeordneten Amplitudenwert.
Der vierte Addiererkanal 11 mit seinem vierten Addierer
34 addiert den im Versatzregister 94 gespeicherten
Zahlenwert von 6 zu dem im Addiererinkrementregister 74
gespeicherten Zahlenwert 8, so daß beim Auftreten des
Taktes auf der Ausleseleitung 45 der Zahlenwert 14 in
den vierten Akkumulator 44 übernommen wird und über die
Adressenleitung 64 den 14. Tabellenplatz des Tabellen
speichers 7 ansteuert, so daß dieser an seinem Ausgang
124 den der Fig. 2 entnehmbaren Amplitudenwert ausgibt.
Wie man in Fig. 1 erkennt, sind die Ausgänge 123 und
124 mit den parallelen Eingängen 133 und 134 des
Schieberegisters 130 verbunden. Beim Auftreten eines
Taktimpulses auf der Taktfrequenzleitung 50 werden
daher in das Schieberegister 130 die den Tabellen
plätzen 8, 10, 12 und 14 zugeordneten Amplitudenwerte
übernommen. Über den seriellen Ausgang 135 wird der
Eingang 4 des Digital/Analog-Wandlers 1 mit dem dem
Tabellenplatz 8 zugeordneten Amplitudenwert beauf
schlagt. Beim nächsten Takt auf der Taktfrequenzleitung
50 werden die Amplitudenwerte im Schieberegister 130 so
verschoben, daß der im zweiten Addiererkanal erzeugte
Amplitudenwert mit dem Tabellenplatz 10 zum seriellen
Ausgang 135 gelangt. Beim folgenden Takt gelangt das
dem Tabellenplatz 12 zugeordnete Amplitudenwertsignal
zum Digital/Analog-Wandler 1. Der vierte Takt schließ
lich bewirkt das Auslesen des im Tabellenplatz 14 des
Tabellenspeichers 7 abgelegten Amplitudenwertes.
Da der Taktuntersetzer 46 nach jeweils vier Takten an
seinem Ausgang 65 ein Taktsignal abgibt, werden bei
jedem vierten Takt auf der Taktfrequenzleitung 50 dem
Schieberegister 130 vier neue Datensätze zugeführt. lm
vorliegenden Fall enthält der nächste den Digital/Ana
log-Wandler 1 speisende Datensatz die Amplitudenwerte
der Tabellenplätze 16, 18, 20 und 22. Beim Auftreten
des zweiten Taktes auf der Ausleseleitung 45 werden in
den Akkumulatoren 41 bis 44 über die Addierer 31 bis 34
und die Rückleitungen 141 bis 144 zu den zweiten
Addierereingängen 111 bis 114 die rückgekoppelten
Zahlenwerte jeweils um das Addiererinkrement, dessen
Zahlenwert im vorliegenden Beispiel 8 beträgt, erhöht,
so daß die Akkumulatoren 41 bis 44 statt der Inhalte 8,
(10), 12 und 14 nunmehr die Inhalte 16, 18, 20 und 22
haben. Mit jeden Takt auf der Auslesetaktleitung 45
wird ein neuer Satz von Adressen erzeugt, wobei in
Abhängigkeit von dem im Frequenzregister 13 gespeicher
ten Zahlenwert die numerische Folge der Adressen Lücken
aufweist und unterbrochen ist. Im Schieberegister 130
werden die den Adressenpaketen zugeordneten Amplitu
denwertpakete seriellisiert und über den seriellen
Ausgang 135 dem Digital/Analog-Wandler 1 zugeführt.
Damit beim Überlauf der Addierer 31 bis 34 der richtige
Tabellenplatz der Tabellenspeicher 5 bis 7 angesteuert
wird, sind die Addierer 31 bis 34 so ausgelegt, daß sie
nach dem Adressieren des letzten Tabellenplatzes oder
der letzten Adresse der Tabellenspeicher 5 bis 7, die
im vorliegenden Fall die Adresse 35 ist, wieder auf 0
zurückgestellt werden, wenn ausgehend von der Zahl 35
zur nächsten Zahl weitergezählt wird, die somit nicht
36, sondern 0 ist.
Bei dem in Fig. 3 dargestellten Ausführungsbeispiel
wird statt mehrerer Tabellenspeicher 5 bis 7 lediglich
ein einziger Tabellenspeicher 5 verwendet. Das Schiebe
register 130 dient zur Paketierung der in den Addierer
kanälen 8 bis 11 erzeugten Adressen und nicht mehr zur
Paketierung der sich aufgrund dieser Adressen ergeben
den Amplitudenwerte. Auf diese Weise kann die Zahl der
erforderlichen Tabellenspeicher stark reduziert werden,
wenn diese ausreichend schnell auslesbar sind. In Fig.
3 erkennt man, daß das Schieberegister 130 mit seinen
parallelen Eingängen 131 bis 134 unmittelbar mit den
Adressenleitungem 61 bis 64 verbunden ist. Der serielle
Ausgang 135 liegt am Adresseneingang des Tabellenspei
chers 5, dessen Ausgang 121 direkt mit dem Eingang 4
des Digital/Analog-Wandlers 1 verbunden ist. Im Fig. 3
mit Fig. 1 übereinstimmende Bauteile haben gleiche
Bezugszeichen und aufgrund der obigen kurzen Erläu
terung zu Fig. 3 ergibt sich, daß deren Funktion mit
der Funktion des in Fig. 1 dargestellten Synthesizers
im wesentlichen übereinstimmt, wobei jedoch die Seriel
lisierung bereits bei den Adressen der Tabellenspeicher
und nicht erst bei den ausgelesenen Amplitudenwerten
erfolgt.
Claims (6)
1. Digitaler Synthesizer zur Erzeugung eines perio
dischen Ausgangssignals durch eine direkte digitale
Synthese, mit einer Steuereinrichtung, mit einer
mehrere parallel in jeweils einem Addierkanal
arbeitende Addierwerke aufweisenden
Addiererschaltung, durch die periodisch
aufeinanderfolgende Adressen zum Auslesen von den
Phasenwerten des periodischen Ausgangssignals
zugeordneten Amplitudenwerten aus wenigstens einem
Tabellenspeicher erzeugt sowie die Phasenwerte und
die zugeordneten Amplitudenwerte in serielle Daten
für einen Digital/Analog-Wandler umgewandelt
werden, und mit die Addiererinkremente und den
Versatz des Phaseninkrementes des jeweils zugeordneten
Addierwerkes enthaltenden Registern, dadurch
gekennzeichnet, daß die Register
(71 bis 74; 91 bis 94) mit den Parallelausgängen
(21 bis 25) eines Eingangsschieberegisters (20)
verbunden sind, dessen serieller Eingang (19) mit
dem Ausgang (18) eines Frequenzprogrammaddierers
(17) verbunden ist, dessen erster Eingang (16) mit
einem dem Phaseninkrement zugeordneten Frequenzregister
(13) und dessen zweiter Eingang (28) mit
dem niedrigwertesten Parallelausgang (21) des
Eingangsschieberegisters (20) verbunden ist, so
daß nach einem Frequenzwechsel in einer ersten
Phase die Register (71 bis 74; 91 bis 94) mit
neuen Werten beaufschlagbar und daß in einer
zweiten Phase die Addierwerke (31 bis 34; 41 bis
44) aktiv sind.
2. Synthesizer nach Anspruch 1, dadurch ge
kennzeichnet, daß die Addierkanäle (8 bis
11) jeweils ein Addierwerk aus einem Addierer (31
bis 34) und einem Akkumulator (41 bis 44) enthal
ten, dessen Ausgang jeweils mit dem Adressenein
gang (61 bis 64) eines Tabellenspeichers (5 bis 7)
verbunden ist, und daß die Ausgänge (121 bis 124)
der Tabellenspeicher (5 bis 7) die Parallelein
gänge (131 bis 134) eines Schieberegisters (130)
speisen, dessen serieller Ausgang (135) an den
Eingang des Digital/Analog-Wandler (1) angeschlos
sen ist.
3. Synthesizer nach Anspruch 1, dadurch ge
kennzeichnet, daß die Addierkanäle (8 bis
11) jeweils ein Addierwerk aus einem Addierer (31
bis 34) und einem Akkumulator (41 bis 44) enthal
ten, dessen Ausgang mit jeweils einem parallelen
Eingang (131 bis 134) eines Ausgangsschiebere
gisters (130) verbunden ist, dessen serieller
Ausgang (135) an den Adreßeingang eines einzigen
Tabellenspeichers (5) angeschlossen ist, der
unmittelbar die Eingangswerte für den Digital/Ana
log-Wandler (1) liefert.
4. Synthesizer nach einem der Ansprüche 2 oder 3,
dadurch gekennzeichnet, daß
der oder die Ta
bellenspeicher (5 bis 7) wenigstens eine Periode
des jeweils gewünschten Ausgangssignals, insbe
sondere eines Sinussignales, eines Kosinussignales
oder Dreieckssignales, enthalten.
5. Syntheziser nach einem der vorstehenden Ansprüche,
dadurch gekennzeichnet, daß jedem
Addierer (31 bis 34) der Addierwerke zwei Register
(71 bis 74; 91 bis 94) zur Speicherung des Addie
rerinkrementes und des individuellen Versatzes des
Phaseninkrementes zugeordnet sind.
6. Syntheziser nach Anspruch 5, dadurch ge
kennzeichnet, daß der Takteingang (50) des
Ausgangsschieberegisters (130) eine Taktfrequenz
hat, die um den durch die Zahl der Addierkanäle (8
bis 11) definierten Faktor größer als die Takt
frequenz (45) der Addierwerke (31 bis 34; 41 bis
44) ist.
Priority Applications (1)
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DE19883829985 DE3829985C2 (de) | 1988-09-03 | 1988-09-03 | Digitaler Synthesizer |
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Families Citing this family (1)
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1988
- 1988-09-03 DE DE19883829985 patent/DE3829985C2/de not_active Expired - Lifetime
Also Published As
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DE3829985A1 (de) | 1990-03-15 |
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