DE3786545T2

DE3786545T2 - Schaltung mit strombegrenzung.

Info

Publication number: DE3786545T2
Application number: DE87905516T
Authority: DE
Inventors: Shallop Chen; Jan Johansson
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1986-08-05
Filing date: 1987-08-05
Publication date: 1994-01-27
Anticipated expiration: 2007-08-06
Also published as: US4808905A; ATE91556T1; EP0276296A4; EP0276296A1; JPH077997B2; WO1988001075A1; DE3786545D1; EP0276296B1; JPH01500556A

Description

Hintergrund der Erfindung

Die Erfindung betrifft im allgemeinen Energieregulierungsschaltungen und insbesondere eine Strombegrenzungsschaltung zur Verwendung in einer Teilnehmer-Energiesteuervorrichtung, die Energie über das S-Interface des Integrated Services Digital Network (ISDN) liefert.
Auf dem Gebiet der Telekommunikation gewinnt die Verwendung digitaler Signalisierungstechniken beim Übertragen von Informationen über weite Entfernungen für eine große Zahl von Kommunikationsgebieten zunehmend an Bedeutung, wie zum Beispiel bei der Übertragung von Stimmen, Computerdaten und Videodaten. Üblicherweise wird das S- oder Teilnehmerleitungen-Interface, wie es von dem Consultative Committee for Telegraphy and Telephony (CCITT) bezeichnet wird, dazu verwendet, ISDN- Anschlußvorrichtungen mit einem oder mehreren Netzwerkanschlüssen, zum Beispiel privaten Zweigämtern (PBX), zu verbinden. Eine Teilnehmer-Energiesteuervorrichtung (SPC) wird zum Umwandeln der am S-Interface gelieferten 40 Volt in eine stabile geregelte 5-Volt-Energiequelle für integrierte Schaltungen in der ISDN-Anschlußvorrichtung, beispielsweise einem Telefon oder einem Datenerzeugungsgerät, verwendet. Eine solche Energiesteuervorrichtung wird von Advanced Micro Devices, Inc., Sunnyvale, Kalifornien, unter der Teilenummer Am7936 hergestellt und vertrieben. Die Teilnehmer-Energiesteuervorrichtung ist eine integrierte Schaltung, die aus einer Einzelchip-Packung besteht und die unter anderem eine Strombegrenzungsfähigkeit aufweist, welche die Vorrichtung vor Beschädigung durch einen an ihrem Ausgang auftretenden Kurzschluß bewahrt.
Die Teilnehmer-Energiesteuervorrichtung weist eine Steuerlogikschaltung auf, die ein Ausgangssignal erzeugt, das den Arbeitszyklus eines Schalttransistors setzt. Anders ausgedrückt: Das Ausgangssignal wird in seiner Impulsbreite moduliert. Die erfindungsgemäße Strombegrenzungsschaltung ist als Teil derselben integrierten Teilnehmer-Energiesteuerschaltung vorgesehen, um die Begrenzung des vom Ausgang abgezogenen Stroms durchzuführen. Die Strombegrenzungsschaltung weist einen Komparator zum Vergleichen des Spannungsabfalls über einen externen Widerstand, der den Ausgangsstrom angibt, mit einer Referenzspannung auf. Übersteigt der Ausgangsstrom eine bestimmte Grenze, wird der Steuerlogikschaltung ein Strombegrenzungssignal zugeführt, um den Ausgangsimpuls Impuls für Impuls zu sperren oder beenden. Sobald der Ausgangsstrom auf den Normalpegel zurückkehrt, tritt der Ausgangsimpuls beim nächstfolgenden Zyklus erneut auf, wodurch eine kurze Erholzeit gegeben ist.
Ein Aufsatz mit dem Titel "Remote Power Feeding of ISDN- Terminals at the Basic Access" von Willfried Krautkrämer et al., veröffentlicht anläßlich der Siebten Internationalen Telekommunikationsenergie-Konferenz in München, 14.-17. Oktober 1985, offenbart einen Gleichstrom/ Gleichstrom-Wandler zur Verwendung bei ISDN-Netzwerken. Die Beschreibung des US-Patents 4 494 178 offenbart eine Schaltreglervorrichtung zum Liefern von Gleichspannung von einem Wechselstrom-Netzanschluß.

Zusammenfassung der Erfindung

Die vorliegende Erfindung schafft eine Teilnehmer-Energiesteuervorrichtung zum Umwandeln einer Hochspannung an einem S-Interface in eine stabile geregelte Niederspannung zur Verwendung durch integrierte Schaltungen in einer ISDN-Anschlußvorrichtung, mit:
- einer Steuerlogikeinrichtung zum Erzeugen eines Ausgangssignals zum Steuern des Arbeitszyklus eines Ausgangstransistors in einer Ausgangstreiberschaltung, wobei die Steuerlogikeinrichtung auf ein Fehlersignal, ein Hoch-Referenzspannungssignal, ein Nieder-Referenzspannungssignal und ein Synchronisiersignal zum Erzeugen des Ausgangssignals reagiert, wobei das Ausgangssignal eine Impulsfolge ist, in der jeder der Impulse in Abhängigkeit von dem Fehlersignal in der Breite variabel ist; und
- einer auf den Ausgangsstrom des Ausgangstransistors reagierenden Strombegrenzungseinrichtung zum Erzeugen eines Strombegrenzungssignals, wenn der Ausgangsstrom eine bestimmte voreingestellte Grenze übersteigt;
dadurch gekennzeichnet, daß die Steuerlogikeinrichtung auf ein Sägezahn-Rampensignal und das Strombegrenzungssignal hin reagiert, um jeden Impuls der Impulsfolge in dem Ausgangssignal Impuls für Impuls im wesentlichen auf die Breite Null zu reduzieren, während der Ausgangsstrom die voreingestellte Grenze übersteigt.

Kurzbeschreibung der Zeichnungen

Diese und andere Aufgaben und Vorteile der vorliegenden Erfindung werden durch die nachfolgende detaillierte Beschreibung in Zusammenhang mit den zugehörigen Zeichnungen besser verständlich, wobei in den Zeichnungen gleiche Bezugszeichen stets gleiche Teile bezeichnen und die Zeichnungen zeigen:
Fig. 1 - ein Gesamt-Blockschaltbild eines erfindungsgemäßen Integrated Services Digital Network (ISDN) zur Kommunikation über das S- oder Teilnehmer-Interface;
Fig. 2 - ein schematisches Blockschaltbild der erfindungsgemäß aufgebauten Teilnehmer-Energiesteuervorrichtung;
Fig. 3 - ein detaillierteres Logik-Schaltbild der Steuerlogikschaltung von Fig. 2;
Fig. 4(a) bis 4(h) - für das Verständnis der Funktion der in den Fig. 2 und 3 dargestellten Erfindung hilfreiche Wellenformen; und
Fig. 5 - ein schematisches Schaltbild der Strombegrenzungsschaltung von Fig. 3.

Detaillierte Beschreibung des bevorzugten Ausführungsbeispiels

Fig. 1 zeigt ein Gesamt-Blockschaltbild eines Integrated Services Digital Network (ISDN) zur Kommunikation über das S- oder Teilnehmerleitungs-Interface, das die Anschlußvorrichtung 2 mit einem Netzwerkanschluß 3, zum Beispiel einem privaten Zweigamt (PBX), verbindet. Die Anschlußvorrichtung 2 weist eine digitale Teilnehmer- Steuerungseinrichtung 5, einen Mikroprozessor 6 und eine erfindungsgemäße Teilnehmer-Energiesteuervorrichtung 7 auf. Wie zuvor erläutert, ist die Teilnehmer-Energiesteuervorrichtung eine integrierte Schaltung, die die am S-Interface gelieferten 40 Volt in eine stabile geregelte 5-Volt-Energieversorgung für andere Chips in der ISDN-Anschlußvorrichtung umwandelt.
In Fig. 2 ist als schematisches Blockschaltbild eine erfindungsgemäße Teilnehmer-Energiesteuervorrichtung (SPC) mit Strombegrenzung dargestellt. Die Steuervorrichtung SPC weist eine Differenzverstärkerschaltung 10, eine interne Speisespannungsschaltung 12, eine Fehlerverstärkungsschaltung 14, eine Fehlerkomparatorschaltung 16, einen Rampengenerator 18, eine Rücksetz- und Synchonisier-Interfaceschaltung 20, eine Niederspannungserkennungsschaltung 22, eine Niedrigenergieerkennungsschaltung 24, eine Steuerlogikschaltung 26 und eine Ausgangstreiberschaltung 28 auf. Als Teil derselben integrierten Teilnehmer-Energiesteuerschaltung oder desselben -chips ist eine Strombegrenzungsschaltung 30 vorgesehen, die die Vorrichtung vor Beschädigung durch einen Kurzschluß an deren Ausgang schützt. Die verschiedenen Pins 1 bis 18 der Steuervorrichtung sind mit externen Komponenten verbunden, die im allgemeinen nicht Bestandteil der vorliegenden Erfindung sind und daher wird auf eine Beschreibung ihrer genaueren Verbindungen bewußt verzichtet, es sei denn, ihre Beschreibung wäre erforderlich.
Die Differenzverstärkerschaltung 10 weist einen nichtinvertierenden Eingang zum Empfangen eines Eingangssignals D1 auf, der über die Leitung L2 mit einem Pin 9 verbunden ist, der seinerseits mit einem Pin 13 verbunden ist, der auf der Leitung L4 eine Primär-Speisespannung VP von üblicherweise +40 Volt empfängt. Die Verbindung der in Reihe geschalteten Widerstände R1 und R2 ist mit dem anderen nicht-invertierenden Eingang der Differenzverstärkerschaltung 10 verbunden. Die Enden der jeweiligen Widerstände R1 und R2 sind mit den jeweiligen Pins 8 und 10 verbunden. Der Pin 8 weist eine positive geregelte Ausgangsspannung VO+ auf der Leitung L6 auf, die relativ zu dem am Pin 4 angelegten Massepotential der Schaltung üblicherweise +40 Volt beträgt. Der Stift 10 liefert eine negative Ausgangsspannung VO- von üblicherweise +35 Volt relativ zu dem auf der Leitung L7 anliegenden Massepotential der Schaltung oder von -5 Volt relativ zur positiven Spannung VO+. Der invertierende Eingang der Schaltung 10 ist über den Widerstand R8 ebenfalls mit der positiven Ausgangsspannung VO+ auf der Leitung L6 verbunden. Die Differenzverstärkerschaltung erkennt die schwebende Ausgangsspannung zwischen VO+ und VO- und wandelt diese in eine Ausgangsspannung um, die in Beziehung zum Massepotential gesetzt wird. Die Ausgangsspannung wird zu einer Pegelverschiebungsausgangsstufe weitergeleitet, die aus den pnp-Transistoren P1 und P2 gebildet ist.
Der Fehlerverstärker 14 empfängt die Eingangsspannung DO auf der Leitung L10 vom Kollektor des Transistors P1 und eine interne Speisespannung VI von +5,08 Volt vom Referenzschaltungsblock 12 über die Leitung L12. Der Fehlerverstärker 14 weist zwei externe Pins 11 und 12 auf, die mit zwei Kompensationskondensatoren verbunden sind, um die Schleifenstabilität der Steuervorrichtung zu unterstützen. Der Fehlerverstärker verstärkt und kompensiert das Eingangssignal DO des Differenzverstärkers. Das Fehlersignal ES des Fehlerverstärkers 14 auf der Leitung L14 ist mit dem invertierenden Eingang des Fehlerkomparators 16 verbunden. Der nicht-invertierende Eingang des Fehlerkomparators 16 ist mit dem Ausgang des Rampengenerators 18 auf der Leitung L16 verbunden. Das Ausgangssignal RC des Rampengenerators 18 auf der Leitung L16 weist eine Sägezahn-Wellenform mit einer Frequenz auf, die durch einen externen Kondensator CR und einen Widerstand RC bestimmt ist, die beide mit dem Pin 14 verbunden sind. Das Eingangssignal RCDR in den Rampengenerator 18 auf der Leitung L18 kommt von der Steuerlogikschaltung 26. Auf der Leitung L20 liegt ein Ausgangssignal EC des Fehlerkomparators 16 an, das der Steuerlogikschaltung 26 als Eingang zugeführt wird.
Die Rücksetz- und Synchronisier-Interfaceschaltung 20 empfängt ein Eingangssignal RI/I vom Kollektor des Transistors P2 über die Leitung L22. Ferner empfängt die Schaltung 20 auf der mit dem Pin 18 verbundenen Leitung L24 ein Eingangs-Synchronisiersignal SYNC. Das Synchronisiersignal weist eine quadratische Wellenform mit einer Frequenz von 192 kHz auf. Der Ausgang der Schaltung 20 auf der Leitung L26 ist mit dem Pin 2 zur weiteren Verbindung mit einem externen Rücksetzkondensator C2 verbunden, der die Rücksetz-Impulsbreite bestimmt. Das Ausgangssignal RI/I auf der Leitung L28 ist ein Impulsrücksetzsignal, das in den High-Zustand übergeht, wenn die Bedingung einer niedrigen Ausgangsspannung gegeben ist. Die Ausgangssignale SRA/I und SRB/I auf der Leitung L30 bzw. L32 sind modifizierte Synchronisiersignale, die der Steuerlogikschaltung 26 zugeführt werden. Ein detailliertes schematisches Blockschaltbild der Rücksetz- und Synchronisierschaltung und ihrer Funktion ist in der Anmeldung US-A-4 803 702 der Anmelderin dargestellt und beschrieben.
Die Niederspannungserkennungsschaltung 22 empfängt ein Eingangssignal LVD über die mit dem Pin 15 verbundene Leitung 34 an einem invertierenden Eingang. Der andere invertierende Eingang der Schaltung 22 ist über die Leitung L36 mit dem Ausgang der Fehlerkomparatorschaltung 16 verbunden. Der nicht-invertierende Eingang der Schaltung 22 ist über die Leitung L38 mit einer Referenzquelle REF1 an der Verbindung der in Reihe geschalteten Widerstände R3 und R4 verbunden. Die Enden der Widerstände R3 und R4 sind mit dem Stift 13 und mit Massepotential verbunden. Der Ausgang der Niederspannungserkennungsschaltung 22 ist über die Leitung L40 mit der Steuerlogikschaltung 26 verbunden. Die Schaltung 22 deaktiviert die Energiesteuervorrichtung, wenn die Primär-Eingangsspeisespannung unter einen bestimmten voreingestellten Wert sinkt.
Die Niedrigenergieerkennungsschaltung 24 empfängt ein Eingangssignal LPD an ihrem nicht-invertierenden Eingang über die Leitung L42, die mit dem Stift 16 verbunden ist. Der invertierende Eingang der Schaltung 24 empfängt eine Referenzspannung REF2 über die Leitung L44. Das Ausgangssignal LP der Schaltung 24 liegt auf der Leitung L46 an, die mit dem Stift 17 verbunden ist. Die Niedrigenergieerkennungsschaltung 24 überwacht die Primär- Speisespannung und vergleicht einen Teil derselben mit der internen Referenzspannung REF2. Wenn die Speisespannung unter einen bestimmten Pegel sinkt, wodurch ein Niedrigenergiezustand angezeigt wird, nimmt das Ausgangssignal LP ein niedriges Potential an, um den mit dem Pin 17 verbundenen Mikroprozessor 6 (Fig. 1) über den Niedrigenergiezustand zu informieren. Daraufhin schaltet der Mikroprozessor alle Funktionen mit hohem Energiebedarf ab, um so Energie zu sparen. Ein detailliertes schematisches Schaltbild der Niederspannungserkennungsschaltung 22 und der Niedrigenergieerkennungsschaltung 24 sowie ihre Funktionen sind in der Anmeldung US-A-4 882 056 der Anmelderin dargestellt und beschrieben.
Die Steuerlogikschaltung 26 dient der Steuerung des Schaltzyklus des Ausgangstransistors P3 in der Ausgangstreiberschaltung 28 über die Leitung L48 und der Steuerung der Zeitgebung des Rampengenerators 18 über die Leitung L18. Die Eingangssignale zur Steuerlogikschaltung 26 sind das Fehlersignal EC des Fehlerkomparators 16 auf der Leitung L20, das Rampensignal RC vom Rampengenerator 18 auf der Leitung L50, das Synchronisiersignal SRA/I von der Schaltung 20 auf der Leitung L30, das Synchronisiersignal SRB/I von der Schaltung 20 auf der Leitung L32, eine Hoch-Referenzspannung REFH auf der Leitung L52, eine Nieder-Referenzspannung REFL auf der Leitung L54 und das Ausgangsstrombegrenzungssignal ILIM von der Strombegrenzungsschaltung 30 über die Leitungen L56 und L57. Die Ausgangssignale von der Steuerlogikschaltung 26 sind das Signal ODR auf der Leitung L48, das den Arbeitszyklus des Ausgangstransistors P3 setzt, und das Signal RCDR auf der Leitung L18, das dem Rampengenerator 18 zum Erzeugen des Rampensignals RC auf der Leitung L50 zugeführt wird.
Die Steuerlogikschaltung 26 empfängt das Ausgangssignal EC des Fehlerkomparators 16, der das Fehlersignal ES auf der Leitung L14 mit dem Rampensignal RC auf der Leitung L16 vergleicht, und synchronisiert diese mit dem Synchronisiersignal SRA/I zur Erzeugung des Ausgangssignals ODR. Das Rampensignal RC wird mit dem Synchronisiersignal SRB/I synchronisiert und ist zwischen der Hoch- Referenzspannung REFH und der Nieder-Referenzspannung REFL gehalten. Die HOCH-Referenzspannung REFH ist üblicherweise auf +2,4 Volt eingestellt und die Nieder-Referenzspannung REFL ist üblicherweise auf +1,62 Volt eingestellt.
Ein detaillierteres Logikschaltbild der Steuerlogikschaltung 24 ist in Fig. 3 dargestellt. Die Steuerlogikschaltung 24 weist einen ersten Komparator XCO11, einen zweiten Komparator XCO14, ein erstes R-S-Flipflop F1, ein zweites R-S-Flipflop F2, ein erstes ECL-Gatter XG& und ein zweites ECL-Gatter XG9 auf. Das erste Flipflop F1 besteht aus den NAND-Logikgattern XG4, XG5, XG7 und XG8. Der erste Komparator XCO11 dient dem Vergleichen des Rampensignals RC mit der Hoch-Referenzspannung REFH, um ein Ausgangssignal RH zu erzeugen. Der zweite Komparator XCO14 wird zum Vergleichen des Rampensignals RC mit der Nieder-Referenzspannung REFL verwendet, um ein Ausgangssignal RL zu erzeugen.
Der Komparator XCO12 entspricht dem Komparator 16 der Fig. 2 und dient dem Vergleich des Rampensignals RC mit dem Fehlersignal ES. Dieses Ausgangssignal EC des Komparators XCO12 auf der Leitung L20 wird der Steuerlogikschaltung 26 zugeführt. Der Strombegrenzungskomparator XCO13 entspricht demjenigen in der Strombegrenzerschaltung 30 der Fig. 2. Der Komparator XCO13 dient dem Empfang des Ausgangssignals I über einen mit dem Pin 6 verbundenen externen Widerstand R6.
In den Fig. 4(a) bis 4(h) sind Wellenformen dargestellt, die für das Verständnis der Funktion der Steuerlogikschaltung 24 nützlich sind. Das Rampensignal RC auf der Leitung L50, das der Steuerlogikschaltung 26 zugeführt wird, ist in Fig. 4(a) dargestellt. Die Hoch- Referenzspannung REFH von +2,4 Volt, die Nieder-Referenzspannung REFL von +1,62 Volt und das Fehlersignal von üblicherweise +2,31 Volt sind durch die gestrichelten horizontalen Linien in Fig. 4(a) dargestellt. Das Synchronisiertaktsignal von 192 kHz, das von der Schaltung 20 über den Pin 18 empfangen wird, ist in Fig. 4(b) dargestellt. Die Synchronisiersignale SRA/I und SRB/I der Schaltung 20 sind in der Fig. 4(c) gezeigt. Das Ausgangssignal RL des zweiten Komparators XCO14 ist in der Fig. 4(d) dargestellt und das Ausgangssignal RH des ersten Komparators XCO11 ist in Fig. 4(e) gezeigt. Der Ausgang des ersten Flipflop F1 ist in Fig. 4(f) dargestellt. Der Ausgang des zweiten Flipflop F2 ist in Fig. 4(g) zu sehen. Die Ausgangsimpulsfolge des Kollektors des Schalttransistors P3, der mit dem Pin 5 verbunden ist, ist in Fig. 4(h) dargestellt.
Da die Hoch-Referenzspannung REFH und die Nieder-Referenzspannung REFL auf einem konstanten Pegel sind, variiert nur das Fehlersignal ES den Arbeitszyklus (Impulsbreite) der Ausgangsimpulse. Bei einem geregelten Ausgang von +5 Volt liegt das Fehlersignal ES üblicherweise bei +2,31 Volt und die Ausgangsimpulse weisen normale Impulsbreiten auf, wie diese in den Fig. 4(a) und 4(h) dargestellt sind. Steigt die Ausgangsspannung über +5 Volt, erhöht sich das Fehlersignal ES auf über +2,31 Volt, so daß die Impulsbreite enger wird. Dies setzt sich Impuls für Impuls fort, bis die Ausgangsspannung wieder auf +5 Volt sinkt. Sinkt die Ausgangsspannung unter +5 Volt, sinkt das Fehlersignal ES unter +2,5 Volt, wodurch die Impulsbreite größer wird. Die Breite jedes Impulses für jeden Zyklus kann auf diese Weise verändert werden, um eine sehr schnelle und genau geregelte Ausgangsspannung von +5 Volt zu liefern.
Die in den Fig. 2 und 3 dargestellte Strombegrenzungsschaltung 30 weist einen Komparator ILIM COMP oder XCO13 zum Erkennen des Ausgangsstroms I im Ausgangstransistor P3 auf, der als Spannungsabfall über einen externen Widerstand R6 von 1 Ohm erkannt wird. Ein Ende des Widerstands R6 ist mit dem Emitter des Ausgangstransistors P3 über den Pin 6 und das andere Ende des Widerstands R6 ist mit Massepotential verbunden. Diese Spannung über den Widerstand R6 wird dem nicht-invertierenden Eingang des Komparators über ein Tiefpaßfilter zugeführt, das aus einem äquivalenten Widerstand RIL und einem äquivalenten Kondensator CIL besteht, um ein Überschwingen aufgrund des Schaltens des Ausgangstransistors zu verhindern. Diese tiefpaßgefilterte Spannung wird mit einer Referenzspannung REF3 verglichen, die dem invertierenden Eingang des Komparators zugeführt wird. Die Ausgänge des Komparators auf den Leitungen L56 und L57 werden der Steuerlogikschaltung 26 zugeführt. Wie am besten aus der Fig. 3 zu entnehmen, wird der Ausgang auf der Leitung L56 des Komparators XCO13 mit dem Fehlersignal EC des Komparators XCO12 durch UND-Funktion verknüpft und sodann dem Ausgang XG1 des Flipflop F1 zugeführt. Der Ausgang auf der Leitung L57 des Komparators XCO13 wird mit dem Ausgangssignal des Gatters XG6 durch UND-Funktion verknüpft, um das Ausgangssignal ODR zu bilden, das der Basis des Ausgangstransistors P3 zugeführt wird.
Normalerweise weist das Ausgangssignal des Strombegrenzerkomparators XCO13 auf der Leitung L57 einen Niederspannungspegel auf (negative logische 1), so daß es keine Auswirkungen auf das Ausgangssignal ODR hat. Dieses Signal ODR wird durch den Ausgangs des Gatters XG6 bestimmt. Infolgedessen tritt an dem Pin 5 der in Fig. 4(h) dargestellte Ausgangsimpuls auf. Übersteigt die gefilterte Spannung jedoch die Referenzspannung REF3, wird der Ausgangsimpuls für einen bestimmten Zyklus im wesentlichen gesperrt oder beendet. In der Praxis weist der Ausgangsimpuls jedoch eine infinitesimale Breite auf. Dies setzt sich für jeden Zyklus fort, bis der Ausgangsstrom auf den normalen Pegel zurückgeführt ist. Wenn dies geschieht, tritt der Ausgangsimpuls während nächstfolgenden Zyklus erneut auf, wodurch eine kurze Erholzeit erzeugt wird. Auf diese Weise kann die Ausgangsspannung in sehr kurzer Zeit auf +5 Volt zurückgeführt werden.
Fig. 5 zeugt ein detailliertes Schaltungsdiagramm der Strombegrenzerschaltung von Fig. 2. Die Strombegrenzerschaltung 30 weist einen ersten Differenzverstärker bestehend aus den Transistoren Q28 und Q29, eine erste Stromquelle bestehend aus dem Transistor Q30, einen zweiten Differenzverstärker bestehend aus den Transistoren Q32 und Q34, eine zweite Stromquelle bestehend aus dem Transistor Q31 und einen Emitterfolgertransistor Q33 auf. Der Emitterfolgertransistor Q33 weist einen ersten Emitter auf, der ein Signal ILIM1 liefert, das dem Ausgang auf der Leitung L56 entspricht, sowie einen zweiten Emitter, der ein Signal ILIM2 liefert, das dem Ausgang auf der Leitung L57 entspricht.
Aus der vorhergehenden detaillierten Beschreibung ist somit ersichtlich, daß die vorliegende Erfindung eine verbesserte Teilnehmer-Energiesteuervorrichtung schafft, die eine Steuerlogikschaltung zum Erzeugen eines Ausgangssignals in Form einer Impulsfolge aufweist, deren Impulsbreite Impuls für Impuls variabel ist. Ferner weist die Energiesteuervorrichtung eine Strombegrenzerschaltung auf, die die Vorrichtung vor Schäden durch Kurzschlüsse an ihrem Ausgang schützt. Da die Strombegrenzung Impuls für Impuls erfolgt, wird ein Ausgangssignal geliefert, das nach Beseitigung eines Kurzschlusses eine sehr kurze Erholungszeit aufweist.

Claims

1. Teilnehmer-Energiesteuervorrichtung zum Umwandeln einer Hochspannung an einem S-Interface in eine stabile geregelte Niederspannung zur Verwendung durch integrierte Schaltungen in einer ISDN-Anschlußvorrichtung, mit:

- einer Steuerlogikeinrichtung (26) zum Erzeugen eines Ausgangssignals (ODR) zum Steuern des Arbeitszyklus eines Ausgangstransistors (P3) in einer Ausgangstreiberschaltung, wobei die Steuerlogikeinrichtung auf ein Fehlersignal (ES), ein Hoch-Referenzspannungssignal (REFH), ein Nieder-Referenzspannungssignal (REFL) und ein Synchronisiersignal (SRA) zum Erzeugen des Ausgangssignals (ODR) reagiert, wobei das Ausgangssignal eine Impulsfolge ist, in der jeder der Impulse in Abhängigkeit von dem Fehlersignal in der Breite (h) variabel ist; und

- einer auf den Ausgangsstrom des Ausgangstransistors reagierenden Strombegrenzungseinrichtung (30) zum Erzeugen eines Strombegrenzungssignals, wenn der Ausgangsstrom eine bestimmte voreingestellte Grenze übersteigt;

dadurch gekennzeichnet, daß

die Steuerlogikeinrichtung auf ein Sägezahn-Rampensignal (RC) und das Strombegrenzungssignal hin reagiert, um jeden Impuls der Impulsfolge in dem Ausgangssignal (ODR) Impuls für Impuls im wesentlichen auf die Breite Null zu reduzieren, während der Ausgangsstrom die voreingestellte Grenze übersteigt.

2. Steuervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Rampensignal (RC) mit dem Synchronisiersignal synchronisiert ist und die Impulse des Ausgangssignals (ODR) mit dem Rampensignal synchronisiert sind, um einen Ausgangsimpuls für jeden Zyklus des Rampensignals zu liefern.

3. Steuervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Strombegrenzungseinrichtung (30) einen externen Widerstand (R6) aufweist, der mit dem Emitter des Ausgangstransistors (P3) zum Wandeln des Ausgangsstroms in eine abgetastete Spannung verbunden ist.

4. Steuervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Strombegrenzungseinrichtung ferner einen Komparator (ILIM COMP) aufweist, dessen nichtinvertierender Eingang mit der abgetasteten Spannung über ein Tiefpaßfilter (RIL, CIL) verbunden ist, und dessen invertierender Eingang mit einer Referenzspannung (REF3) verbunden ist.

5. Steuervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der Komparator aus einem ersten Differenzverstärker (Q28, Q29), einer ersten Stromquelle (Q30), einem zweiten Differenzverstärker (Q32, Q34), einer zweiten Stromquelle (Q31) und einem Emitterfolgertransistor (Q33) besteht.

6. Steuervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der Emitterfolgertransistor mehrere Emitter zum Liefern des Strombegrenzungssignals aufweist.

7. Steuervorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Steuerlogikeinrichtung (26) einen ersten Komparator (XCO11) zum Vergleichen des Rampensignals mit der Hoch-Referenzspannung (REFH) und einen zweiten Komparator (XCO14) zum Vergleichen des Rampensignals mit der Nieder-Referenzspannung (REFL) aufweist.

8. Steuervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Steuerlogikeinrichtung (26) ferner ein erstes Flipflop (F1), ein erstes NAND-Logikgatter (XG6), ein zweites Flipflop (F2) und ein zweites NAND-Logikgatter (XG9) aufweist, die auf die Ausgänge des ersten und des zweiten Komparators reagieren.