DE3722797C2 - Ruecksetzschaltkreis - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen Rück­ setzschaltkreis für einen Logikschaltkreis, der einen MOS-Transistor mit einem an einer Versorgungsspannungs­ quelle angeschlossenen Gate, ein Flipflop, das durch den MOS-Transistor gesetzt wird und das rückgesetzt wird, wenn ein Rücksetzeingangssignal einen niedrigen Pegel aufweist, und eine Einrichtung, die ein Rücksetzaus­ gangssignal in Abhängigkeit vom Zustand des Flipflops erzeugt und an den Logikschaltkreis anlegt, enthält.

Ein gattungsgemäßer Rücksetzschaltkreis ist bereits aus der DE-OS 33 36 640 sowie aus der US-PS 41 03 187 be­ kannt.

Derartige, bekannte Rücksetzschaltkreise, die zum Er­ kennen eines Spannungsabfalls einer Versorgungsspan­ nungsquelle für logische Schaltkreise dienen, sollen eine instabile Arbeitsweise der Logikschaltkreise oder eines Gesamtsystems, in dem die Logikschaltkreise ent­ halten sind, verhindern. Zum Erkennen eines derartigen Spannungsabfalles ist bei diesen bekannten Rücksetz­ schaltkreisen eine vergleichsweise komplizierte Schal­ tung aus einer Vielzahl von diskreten Schaltkreiselemen­ ten nötig, was einem kompakten Schaltungsaufbau entge­ gensteht.

Allgemein müssen Rücksetzschaltungen ein wiederholtes Rücksetzen verhindern, was auftreten kann, wenn die Ver­ sorgungsspannung mehrfach innerhalb einer vergleichs­ weise kurzen Zeitdauer abfällt und wieder aufgebaut wird. Soweit keine besonderen Vorkehrungen gegen das wiederholte Rücksetzen getroffen sind, wird der Logik­ schaltkreis durch den Rücksetzschaltkreis wiederholt rückgesetzt und anschließend in die normale Arbeitslage geschaltet. Dieses wiederholte, kurzfristige Ein- und Ausschalten des Systemes führt zu einem instabilen Systemzustand, das üblicherweise nur durch einen Kon­ densator mit großer Kapazität im Spannungsversorgungs­ schaltkreis verhindert werden kann. Ein derartiger Kon­ densator läßt sich nicht in einen integrierten Schalt­ kreis integrieren und steht somit einem kompakten und kostengünstigen Schaltungsaufbau entgegen.

Gegenüber diesem Stand der Technik liegt der vorliegen­ den Erfindung die Aufgabe zugrunde, einen Rücksetz­ schaltkreis der eingangs genannten Art so weiterzubil­ den, daß bei einfachem und platzsparendem Aufbau des Rücksetzschaltkreises eine stabile Arbeitsweise des Logikschaltkreises gewährleistet ist.

Diese Aufgabe wird bei einem Rücksetzschaltkreis nach dem Oberbegriff des Patentanspruchs 1 durch die im kenn­ zeichnenden Teil des Patentanspruchs 1 angegebenen Merk­ male gelöst.

Der Rücksetzschaltkreis gemäß der Erfindung enthält einen MOS-Transistor mit einem an einer Versorgungs­ spannungsquelle angeschlossenen Gate, mit einer ein Rücksetzeingangssignal empfangenden Source und einer Drain, die ein hohes Potential aufweist, wenn das Rücksetzeingangssignal einen hohen Pegel aufweist und die Versorgungsspannung unter eine vorgegebene Schwelle abfällt, ein Flipflop, das derart angeschlossen ist, daß es gesetzt wird, wenn die Drain des MOS-Transistors einen hohen Pegel aufweist, und zurückgesetzt wird, wenn das Rücksetzeingangssignal einen niedrigen Pegel aufweist, und eine Einrichtung zum Erzeugen eines Rücksetzausgangssignals, wenn das Flipflop in seinem gesetzten Zustand ist, wobei das Rücksetzausgangssignal an den Logikschaltkreis angelegt wird.

Der MOS-Transistor erkennt den Abfall der Versorgungsspan­ nung unter Verwendung des Spannungspegels des Rücksetzein­ gangssignals als einen Bezugswert. Durch Veränderung des Spannungspegels des Rücksetzeingangssignals kann der Erken­ nungswert (Schwelle) im Hinblick auf den Abfall der Versor­ gungsspannung verändert werden. Das Flipflop speichert das dem Logikschaltkreis zugeführte Rücksetzausgangssignal und stabilisiert die Arbeitsweise des Logikschaltkreises. Der MOS-Transistor und das Flipflop können durch einen einfachen Aufbau und in geringer Größe hergestellt werden, so daß sie als ein integraler Teil des Logikschaltkreises hergestellt werden können, für den sie vorgesehen sind.

Ein Ausführungsbeispiel des Rücksetzschaltkreises gemäß der Erfindundg wird im folgenden anhand von Zeichnungen näher er­ läutert. Es zeigt

Fig. 1 ein Schaltbild, das eine Ausführungsform der Erfin­ dung zeigt, und

Fig. 2 eine Wellenformdarstellung, die die Arbeitsweise des Schaltkreises nach Fig. 1 zeigt.

Fig. 1 ist ein Schaltbild, das einen Rücksetzschaltkreis nach einer Ausführungsform der Erfindung zeigt.

Der Rücksetzschaltkreis steuert das Setzen und das Zurück­ setzen des Logikschaltkreises 1, beispielsweise eines Mikro­ komputers. Der Rücksetzschaltkreis enthält einen Versor­ gungsspannungsanschluß 10 für eine Verbindung mit einer Ver­ sorgungsspannung VDD, deren Spannungsabfall überwacht werden soll, einen Eingangsanschluß 11 zum Empfangen eines Rück­ setzeingangssignals RI, einen p-Kanal-MOS-(Metalloxidhalb­ leiter)-Transistor (pMOS) 12, einen Widerstand 13, einen n- Kanal-MOS-Transistor (nMOS) 14, ein Setz-Rücksetz-Flipflop (RS-FF) 15, einen Inverter 16, einen nMOS 17 und ein ODER- Gatter 18 mit zwei Eingängen zum Erzeugen eines Rücksetz­ ausgangssignals RO.

Der pMOS 12 erkennt einen Abfall der Versorgungsspannung VDD (die normalerweise 5 V beträgt) unter Verwendung des Span­ nungspegels des Rücksetzeingangssignals RI abzüglich der Schwellenspannung VT des pMOS 12 als einen Bezugswert. Das Gate des pMOS 12 ist mit dem Versorgungsspannungsanschluß 10 verbunden, die Source des pMOS 12 ist mit dem Eingangsan­ schluß 11 verbunden und die Drain des pMOS 12 ist über einen Widerstand 13 mit Erde und mit dem Gate des nMOS 14 verbun­ den. Die Drain des nMOS 14 ist mit einem Setzeingangsan­ schluß S des RS-FF 15 verbunden und die Source des nMOS 14 ist mit Erde verbunden.

Das RS-FF 15 speichert das Erkennungsausgangssignal des pMOS 12 und hat, abgesehen von dem Setzeingangsanschluß S, einen Rücksetzeingangsanschluß R und einen Ausgangsanschluß Q. Das RS-FF 15 enthält pMOS's 15-1, 15-3 und nMOS's 15-2, 15-4. Der pMOS 15-1 und der nMOS 15-2 sind zwischen dem Eingangs­ anschluß 11 und der Erde in Serie geschaltet. Der pMOS 15-3 und der nMOS 15-4 sind zwischen dem Eingangsanschluß 11 und Erde in Serie geschaltet. Die Gates des pMOS 15-1 und des nMOS 15-2 sind mit dem Ausgangsanschluß Q und dem Rücksetzein­ gangsanschluß verbunden. Die Gates des pMOS 15-3 und des nMOS 15-4 sind mit dem Setzeingangsanschluß S verbunden.

Der Eingangsanschluß 11 ist mit dem Eingang des Inverters 16 verbunden, dessen Ausgang mit einem Eingang des ODER-Gatters 18 und mit dem Gate des nMOS 17 verbunden ist. Die Drain des nMOS 17 ist mit dem Rücksetzeingangsanschluß R und dem Aus­ gangsanschluß Q des RS-FF 15 verbunden. Die Source des nMOS 17 ist mit Erde verbunden. Der Ausgang Q des RS-FF 15 ist mit dem anderen Eingang des OR-Gatters 18 verbunden, dessen Ausgang mit dem Logikschaltkreis 1 verbunden ist.

Die Fig. 2 zeigt die Arbeitsweise des Schaltkreises nach Fig. 1. Es wird angenommen, daß die Versorgungsspannung einige Male während einer Zeitdauer zwischen t 1 und t 3 wie­ derholt abfällt und wiederhergestellt wird.

Die Zeitdauer vor dem Zeitpunkt t 1 ist eine Zeitdauer zum Rücksetzen des Logikschaltkreises 1, während der ein Rück­ setzeingangssignal RI mit einem niedrigen Pegel (= 0 V) von außeralb an einen Eingangsanschluß 11 angelegt wird. Das Rücksetzeingangssignal RI wird durch den Inverter 16 inver­ tiert und wird an das ODER-Gatter 18 angelegt, das damit ein Rücksetzausgangssignal RO mit einem hohen Pegel (5 V) ab­ gibt. Das Rücksetzausgangssignal RO wird an den Logikschalt­ kreis 1 angelegt, um die Schaltkreiselemente in dem Logik­ schaltkreis 1 zurückzusetzen.

Zum Zeitpunkt t 1 wird das Rücksetzeingangssignal RI beendet und auf einen hohen Pegel angehoben. Damit nimmt der Ausgang des Inverters 16 einen niedrigen Pegel an und der Ausgang (Rücksetzausgangssignal) RO des ODER-Gatters 18 nimmt einen niedrigen Pegel an. Der Logikschaltkreis 1 beginnt mit sei­ ner normalen Arbeitsweise.

Wenn während der Arbeitsweise des Logikschaltkreise 1 die Versorgungsspannung VDD zum Zeitpunkt t 2 unter einem Bezugs­ wert VREF (= 4,4 V) abfällt, der gleich ist dem Wert VDD der Versorgungsspannung von 5 V abzüglich der Schwellenspannung VT (= 0,6 V) des pMOS 12, wird der pMOS 12 eingeschaltet und eine Potentialdifferenz wird an dem Widerstand 13 erzeugt. Durch die Potentialdifferenz wird der nMOS 14 eingeschaltet. Der Setzeingangsanschluß S des RS-FF 15 wird zum Erdpoten­ tial abgesenkt und das RS-FF 15 wird gesetzt. Der Ausgang Q des RS-FF 15 nimmt einen hohen Pegel an. Das Ausgangssignal RO des ODER-Gatters 18 nimmt einen hohen Pegel an und setzt den Logikschaltkreis 1 zurück. Dieser Zustand wird an dem RS-FF 15 gehalten: d. h., daß, selbst wenn die Versorgungs­ spannung VDD wieder auf 5 V angehoben wird, das Rücksetzaus­ gangssignal RO auf seinem hohen Pegel gehalten wird, und der Logikschaltkreis 1 wird zurückgesetzt festgehalten. Damit wird, selbst wenn die Versorgungsspannung VDD einige Male wiederholt abfällt und wiederhergestellt wird, der Logik­ schaltkreis 1 zurückgesetzt festgehalten. Damit kann eine instabile Arbeitsweise vermieden werden, die bei dem her­ kömmlichen System auftritt.

Um die normale Arbeitsweise erneut zu starten, nimmt das Rücksetzeingangssignal RI, beispielsweise zum Zeitpunkt t 3, den niedrigen Pegel an. Dann nimmt der Ausgang des Inverters 16 einen hohen Pegel an und der nMOS 17 wird eingeschaltet. Der Rücksetzeingang R des RS-FF 15 nimmt einen niedrigen Pe­ gel an und das RS-FF 15 wird daher zurückgesetzt. Folglich nimmt zum Zeitpunkt t 4 das Rücksetzeingangssignal RI wieder dsen hohen Pegel an und das Ausgangssignal des Inverters 16 nimmt den niedrigen Pegel an. Der nMOS 17 wird ausgeschaltet und das Ausgangssignal RO des ODER-Gatters 18 nimmt einen niedrigen Pegel an. Das Rücksetzen des Logikschaltkreises 1 ist beendet und die normale Betriebsweise des Logikschalt­ kreises 1 wird wieder aufgenommen. Wenn das RS-FF 15 aus ty­ pischen Schaltkreiskomponenten hergestellt wird, kann es be­ trieben werden, wenn seine Versorgungsspannung vom Rücksetz­ eingangsanschluß 11 nicht niedriger als 3 V ist. Damit wird eine zuverlässige Arbeitsweise des Rücksetzschaltkreises si­ chergestellt, selbst dann, wenn das Rücksetzeingangssignal RI und die Versorgungsspannung einen niedrigen Spannungspe­ gel aufweisen. Mit anderen Worten, es kann derselbe Rück­ setzschaltkreis ohne Änderung verwendet werden, um mit einem Logikschaltkreis zusammenzuarbeiten, dessen Versorgungsspan­ nung nicht kleiner ist als etwa 3 V.

Das Rücksetzeingangssignal RI kann den niedrigen Wert anneh­ men, wenn festgestellt wird, daß der Logikschaltkreis 1 wäh­ rend einer vorgegebenen Zeitdauer kein Signal erzeugt, das anzeigt, daß er für diesen Zweck arbeitet, und ein Schalt­ kreis 2 kann vorgesehen werden, um die Arbeitsweise des Lo­ gikschaltkreises 1 zu überwachen, um die Erzeugung des Rück­ setzeingangssignals RI zu steuern.

Alternativ hierzu kann ein Schaltkreis zum Erzeugen des Rücksetzeingangssignals RI in regelmäßigen Abständen verwen­ det werden.

Wenn, wie es gemäß der obigen Ausführungsform beschrieben wurde, die Versorgungsspannung VDD von einem Betriebswert (= 5 V) unter den Bezugswert VREF (= 4,4 V) abfällt, wird der Spannungsabfall durch den pMOS 12 erkannt und das RS-FF 15 wird gesetzt, und das Rücksetzausgangssignal RO auf einem hohen Pegel gehalten. Die instabile Arbeitsweise des Logik­ schaltkreises kann selbst dann verhindert werden, wenn die Versorgungsspannung wiederholt abfällt. Der erkennende MOS- Transistor, das Flipflop und der Rest der Schaltkreisele­ mente könen in einem IC hergestellt werden. Keine diskreten Schaltkreiskomponenten, wie beispielsweise ein Kondensator mit großer Kapazität, sind erforderlich. Der Schaltkreis ist einfach und kann mit niedrigen Kosten hergestellt werden. Der durch den Schaltkreis beanspruchte Platzbedarf kann ver­ mindert werden. Der Rücksetzschaltkreis kann daher als ein integraler Teil des Logikschaltkreises 1 hergestellt werden oder in den Logikschaltkreis eingebaut werden.

Darüber hinaus kann der Rücksetzschaltkreis verwendet werden, wenn er mit einer Versorgungsspannung gespeist wird, die von 5 V verschieden ist. Wenn beispielsweise die Versorgungs­ spannung VDD auf 4 V eingestellt ist, kann der Spannungspe­ gel des Rücksetzeingangssignals ebenfalls auf 4 V einge­ stellt werden. Das Ergebnis besteht darin, daß der Wert für die Erkennung des Spannungsabfalls 3,4 V sein wird, wenn die Schwellenspannung VT des pMOS 12 0,6 V ist.

Der Rücksetzschaltkreis der Erfindung kann daher in Gebieten wie der Steuerung von Automobilen, der Steuerung von Werk­ zeugmaschinen, der Steuerung von Handhabungsautomaten oder bei Logikschaltkreisen mit IC-Karten verwendet werden, bei denen eine hohe Zuverlässigkeit und Sicherheit gefordert wird.

Verschiedene Abänderungen können durchgeführt werden. Bei­ spielsweise kann der pMOS 12 durhc einen nMOS ersetzt wer­ den, das RS-FF 15 kann durch einen Flipflop eines anderen Typs oder durch irgendeinen anderen Schaltkreis ersetzt wer­ den, der in der Lage ist, einen "Rücksetz"-Zustand zu spei­ chern. Die Transistoren und die Gatter an den Eingängen und Ausgängen des Flipflops können zusammen mit den Veränderun­ gen des Flipflops modifiziert werden.

Claims (6)

1. Rücksetzschaltkreis für einen Logikschaltkreis (1), der einen MOS-Transistor (12) mit einem an einer Versorgungs­ spannungsquelle (VDD) angeschlossenen Gate, ein Flipflop (15), das durch den MOS-Transistor (12) gesetzt wird und das zurück­ gesetzt wird, wenn ein Rücksetzeingangssignal (RI) einen niedrigen Pegel aufweist, und eine Einrichtung (18) enthält, die ein Rücksetzausgangssignal (RO) in Abhängigkeit vom Zu­ stand des Flipflops (15) erzeugt und an den Logikschaltkreis (1) anlegt, dadurch gekennzeichnet,
daß die Source des MOS-Transistors (12) das Rücksetzeingangs­ signal (RI) empfängt und die Drain des MOS-Transistors (12) ein hohes Potential aufweist, wenn das Rücksetzeingangssignal (RI) einen hohen Pegel aufweist und die Versorgungsspannung (VDD) unter eine vorgegebene Schwelle abfällt,
daß das Flipflop (15) gesetzt wird, wenn die Drain des MOS- Transistors (12) einen hohen Pegel aufweist, und
daß die Einrichtung (18) das Rücksetzausgangssignal (RO) erzeugt, wenn das Flipflop (15) in seinem gesetzten Zustand ist.

2. Rücksetzschaltkreis nach Anspruch 1, dadurch gekennzeich­ net, daß die Drain des MOS-Transistors (12) über einen Wi­ derstand (13) mit Erde verbunden ist.

3. Rücksetzschaltkreis nach Anspruch 2, gekennzeichnet durch einen weiteren MOS-Transistor (14), der derart ange­ schlossen ist, daß er eingeschaltet wird, wenn die Drain des zuerst erwähnten MOS-Transistors (12) einen hohen Pegel auf­ weist, wobei das Flipflop (15) gesetzt wird, wenn der zu­ sätzliche MOS-Transistor (14) eingeschaltet ist.

4. Rücksetzschaltkreis nach Anspruch 1, gekennzeichnet durch einen das Rücksetzeingangssignal (RI) empfangenden Inverter (16) und eine Einrichtung (18) zum Anlegen des Ausgangssig­ nals des Inverters (16) als ein Rücksetzausgangssignal (RO) an den Logikschaltkreis (1).

5. Rücksetzschaltkreis nach Anspruch 4, gekennzeichnet durch einen zusätzlichen MOS-Transistor (17), der derart ange­ schlossen ist, daß er eingeschaltet wird, wenn das Ausgangs­ signal des Inverters (16) einen hohen Pegel aufweist, wobei das Flipflop (15) zurückgesetzt wird, wenn der zusätzliche MOS-Transistor (17) eingeschaltet ist.

6. Rücksetzschaltkreis nach Anspruch 1, gekennzeichnet durch eine Einrichtung (2) zum Einstellen des Rücksetzeingangssig­ nals (RI) auf einen niedrigen Pegel, wenn festgestellt wird, daß der Logikschaltkreis (1) während einer vorgegebenen Zeitdauer kein Signal erzeugt, wobei das Signal ein Anzei­ chen ist, daß der Logikschaltkreis (1) normal arbeitet.