DE3688909T2 - Messanordnung mit versetzung. - Google Patents

Description

• Die Erfindung bezieht sich auf ein Verschiebungsmeßgerät und insbesondere, wenn auch nicht exklusiv, auf ein Maßband.
• Es ist beispielsweise aus US-A-4 161 781, GB-A-2 056 660 und GB-A-1 571 245 bekannt, daß optische Markierungen auf einem Maßband gelesen und daraus Informationen über die Position des Bandes abgeleitet werden können. Wenn nur Bewegung und Richtung erkannt werden soll, sind dazu nur zwei Photosensoren erforderlich. Mit diesem Aufbau kann ein brauchbares Bandsystem hergestellt werden und seine Anwendung ist in US-A-4 161 781 beschrieben. Im wesentlichen werden bei einer solchen Anordnung Übergänge zwischen Ausgangszuständen gezählt, wenn das Band von einer bekannten Position in eine unbekannte Position verschoben wird und diese Verschiebung gemessen werden soll. Aber die Positionierungsgenauigkeit hängt von der genauen und zuverlässigen Kenntnis der ersten Position und der genauen Zählrate der Übergänge ab. Sollte irgendein Fehler während der Bewegung beim Zählen auftreten, beispielsweise als Folge einer Beschädigung der Markierungslinie, wird folglich die bekannte Position falsch und somit ist das Band als Ganzes unbrauchbar.
• Ein Verfahren und Gerät für die Bestimmung der absoluten Position eines beweglichen Elementes, das sich entlang einer Strecke bewegen kann, ist in US-A-4 009 377 (Elms) beschrieben und basiert auf der Entwicklung einer Pseudo-Zufalls-Sequenz von Indizes, die die Position des beweglichen Elementes auf seinem Weg eindeutig definiert. Aber die Einrichtung einer separaten Taktspur ist essentiell und Fehler beim Lesen der Taktspur führen zu eingelesenen Störindizes und großen Fehlern der gemessenen Position, die schwer zu korrigieren sind. Die Verwendung von Binär- Sequenzen, um Sektionen einer rotierenden Vorrichtung zu adressieren, wird von B. Arazi, Electronics Letters, 20, 61-62 (19. Januar 1984) beschrieben.
• WO-A-8 401 027, auf welcher der Oberbegriff des Anspruchs 1 basiert, offenbart ein Verschiebungsmeßgerät, das eine Leseeinrichtung und ein Meßteil umfaßt, die relativ zueinander beweglich sind, wobei das Meßteil wenigstens eine Positionsspur aufweist, die durch eine Sequenz von alternativen Markierungen entlang des Meßteils definiert ist;
• (a) wobei die alternativen Markierungen verschiedene Werte in einer Pseudo-Zufalls-Sequenz bezeichnen, die das Resultat wiederholter Operationen auf einem Kern aus einer kleinen Zahl von Elementen ist, und wobei die Pseudo- Zufalls-Sequenz die Eigenschaft hat, daß eine Gruppe aufeinanderfolgender Markierungen, die wenigstens gleich lang wie der Kern ist, an einer einzelnen Position in der Pseudo-Zufalls-Sequenz auftaucht, so daß eine Folge von Markierungen, die von der Spur gelesen wird und wenigstens die Länge des Kerns hat, eine absolute Position von Leseeinrichtung und Meßteil definiert;
• (b) wobei die Leseeinrichtung wenigstens drei Sensoren hat, die so angeordnet sind, daß sie auf unterschiedliche Orte innerhalb jeder Markierung mit dem Markierungsmuster antworten; und wobei die Zustände in alternativen Sequenzen entlang des Meßteils aufeinanderfolgen und mit einer Dekodierlogik, die aufeinanderfolgende Zustände einliest, als logischer Wert identifizierbar sind, der zu einer der alternativen Markierungen gehört, je nachdem, welcher Sequenz man folgt, und der Ausgang der Leseeinrichtung von einem Prozessor eingelesen wird, der eine Speichereinrichtung für die Speicherung einer Gruppe von nacheinander gelesenen Elementen umfaßt, wobei die Länge der Gruppe wenigstens der des Kerns entspricht; und
• (c) wobei das Verschiebungsmeßgerät ferner umfaßt Dekodiereinrichtung für die wiederholte Bearbeitung der Grundmenge, so daß die in der Dekodiereinrichtung gespeicherten Elemente sich bei jeder Bearbeitung so ändern, daß sie den nachfolgenden Werten der Pseudo-Zufalls-Sequenz entsprechen und bei wiederholter Bearbeitung die Sequenz der Werte entlang des Teils reproduzieren; erste Komparatoreinrichtung für die Ermittlung der Beziehung zwischen den gelesenen Elementen in der Speichereinrichtung und den Elementen, die im Dekoder gespeichert sind; Einrichtung, die auf die erste Komparatoreinrichtung reagiert, für die schnelle Abarbeitung durch die Dekodiereinrichtung, bis die Beziehung ermittelt ist; und Zähleinrichtung für das Zählen der Bearbeitungsschritte, die auf dem Kern durch die Dekodiereinrichtung durchgeführt wurden.
• FR-A-2 270 188 beschreibt ein Gerät für die Bestimmung der Position und der Fortbewegungsrichtung eines beweglichen Meßteils entlang einer Fortbewegungsstrecke. Das Gerät umfaßt eine pseudo-zufalls-kodierte Spur. Wenn sich das Meßteil bewegt, liest ein Detektor die pseudo-zufallskodierte Spur und stellt damit die Position des Meßteils fest.
• EP-A-0 094 828 beschreibt ein Gerät für die Bestimmung der Position eines beweglichen Meßteils. Eine pseudo-zufallskodierte Spur und eine Taktspur sind auf dem Meßteil definiert. Während sich das Meßteil bewegt, liest ein Detektor die pseudo-zufalls-kodierte Spur und stellt damit die Position des Meßteils fest.
• Es ist Aufgabe der Erfindung, ein Meßband oder eine andere Verschiebungsmeßvorrichtung zu schaffen, mit welcher eine genaue Messung der augenblicklichen Bandposition unabhängig davon abgeleitet werden kann, ob die erste Position des Bandes bekannt war oder nicht, und die unempfindlich gegenüber Versagen oder Fehlern bei der genauen Messung einiger der Bandmarkierungen zwischen der ersten und der aktuellen Bandposition ist. Es ist eine weitere Aufgabe der Erfindung, eine Verschiebungsmeßvorrichtung zu schaffen, die eine Vielzahl von Sensoren hat, die auf verschiedene Bereiche einer räumlich kodierten Spur des Bandes reagieren, wobei die absolute Bandposition durch Analyse einer Sequenz von Sensorausgangszuständen aufgrund der Bandbewegung aus dem Code abgeleitet werden kann.
• Erfindungsgemäß handelt es sich um ein Verschiebungsmeßgerät nach der Offenlegung von WO-A-8 401 027, das dadurch gekennzeichnet ist, daß es außerdem eine zweite Komparatoreinrichtung umfaßt, die ermittelt, ob ein gelesenes und von der Leseeinrichtung ausgegebenes Element mit dem erwarteten Wert der besagten Pseudo-Zufalls- Sequenz übereinstimmt; und Fehlermeldungslogik, die bei Erkennen eines ersten durch die zweite Komparatoreinrichtung inkorrekt gelesenen Elementes den erwarteten Wert des gelesenen Elementes in der Speichereinrichtung speichert und bei Erkennen eines zweiten durch die zweite Komparatoreinrichtung inkorrekt gelesenen Element es innerhalb eines Zählintervalles, das mit dem ersten inkorrekt gelesenen Element beginnt, die Dekodiereinrichtung und Speichereinrichtung zurücksetzt;
• und daß die Sensoren so angeordnet sind, daß sich nur der Zustand eines einzelnen Sensors ändert, wenn das Meßteil um ein Verschiebungsintervall relativ zu der Sensoreinrichtung bewegt wird.
• Der hierin verwendete Term "alternativ" schließt nicht die Möglichkeit aus, daß die Markierung aus drei oder mehr Arten bestehen kann, obgleich zwei mögliche Markierungen vorgezogen werden, da die Sequenzen, die am günstigsten verwendet werden, binär sind. Die Verwendung einer Anzahl von Sequenzen, die auf dem Meßteil unmittelbar aneinander anschließen, wird ebenfalls nicht ausgeschlossen, wird jedoch nicht bevorzugt. Hierbei könnten bei einem drei Meter langen Band drei solcher Sequenzen von jeweils einem Meter Länge aneinandergereiht werden.
• Die Erfindung verwendet ein Meßteil mit Markierungen und Abständen, die wenigstens eine kodierte Positionsspur definieren, und Sensoreinrichtungen zur Erfassung unterschiedlicher Lagen von wenigstens einer besagten Positionsspur, die Ausgangssignale ausgeben, von denen wenigstens eines seinen Zustand jedesmal ändert, wenn sich das Meßteil an der Sensoreinrichtung um ein Verschiebungsintervall vorbeibewegt hat, wobei die lokalen Zustände der Sensoreinrichtung an aufeinanderfolgenden Schritten in hintereinander entlang des Meßteils auftretenden Sequenzen erscheinen und jede Sequenz durch die Dekodierlogik, die mit aufeinanderfolgenden lokalen Zuständen versorgt wird der eine oder andere logische Wert einer absoluten Positionskodierung (APC) für das Meßteil erkannt wird, abhängig davon, welche Sequenz gefolgt ist.
• Der aus der lokalen Zustandssequenz extrahierte Datenfluß wird verwendet, um absolute Positionsdaten zu erzeugen, wobei für diesen Zweck ein geeignetes Kodiersystem erforderlich ist. Ein Satz zyklischer Kodierungen, der als Maximal-Linearen-Binärsequenz (maximum length binary sequence) bekannt ist, stellt einen geeigneten Code dar. Diese Kodierungen sind lange serielle Bitmuster, die aus allen möglichen Kombinationen von kurzen Sektionen fester Länge abgeleitet sind. Sie können durch bestimmte autonome Rückkopplungsschieberegister aus einem Binärkern von n Bits hergestellt werden und haben die Eigenschaften, daß (a) innerhalb jeder Sequenz jede n-Bitkombination eindeutig ist und (b) die Sequenz endlich und nur (2n - 1) Bits lang ist. Dies hat in diesem Zusammenhang einen besonderen Vorteil, da im Fall, daß ein Teil der ganzen zyklischen Sequenz geprüft wird, wobei die Länge der vorgegebenen Länge des binären Kerns entspricht, die Position innerhalb der gesamten zyklischen Kodierung leicht und eindeutig abgeleitet werden kann. Dies bleibt im übrigen unabhängig davon gültig, wo die Sektion beginnt. Solche Pseudo-Zufalls-Sequenzen und ihre Eigenschaften sowie ihre Erzeugung mit Rückkopplungs-Schieberegistern werden von F. Jessie MacWilliam et al. in roc. IEEE, 64, 1715-1729, 12. Dezember 1976 diskutiert.
• Unter der Annahme, daß jede mögliche Bitkombination irgendwo in dem zyklischen APC-Sequenzcode auftritt, liefert der obige Ansatz keinen Fehlerschutz. Fehler, bei denen einzelne oder mehrere Bits beeinflußt werden, können sehr große Positionsfehler zur Folge haben, da die Positionen auf dem Band für diese Sequenzen wahrscheinlich nicht der unbeeinflußten Sequenz nahekommen. Es gibt eine effektive Fehlererkennung und/oder Korrekturtechnik, die angewandt werden kann. Angenommen, daß die kurze Sektionslänge für den gegebenen zyklischen Code n Bits beträgt, dann wird es wie bereits gesagt für jede Kombination von n Bits einen passenden Teil des zyklischen Codes geben, bei dem n die Zahl der Bits im Kern ist. Unter der Annahme jedoch, daß eine (n + 1)-Bit-Sektion geprüft wird, tritt nicht jede Kombination von (n + 1)-Bit-Sequenzen in dem zyklischen Code auf. Das heißt für eine gegebene n-Bit- Sequenz, das (n + 1)-te Bit ist festgelegt. Für die meisten Einzelbitfehler stimmt die Resultierende (n + 1)-Bit-Sequenz mit keiner der Sequenzen im zyklischen Code überein, wodurch sich ein hoher Grad von Fehlererkennung ergibt.
• Die sequentielle Zustandskodierung, die hierbei vorgeschlagen wird, hat inhärente Fehlererkennungseigenschaften. Zunächst kann nur eine begrenzte Zahl von möglichen lokalen Zuständen auftreten (jeder andere wird als Fehler angesehen), und zweitens gibt es für jeden Zustand gewöhnlich nur einen, zwei oder drei mögliche Übergänge. Die absolute Positionskodierung kann auch einen Fehlerschutz eingebaut haben, wie oben beschrieben, so daß das ganze System Lesefehler sehr zuverlässig erkennen kann. Danach stellt sich die Frage, was zu tun ist, wenn ein Fehler erkannt wurde. Die Anforderung an den Nutzer ist, daß außer in einer irreparablen Situation das Band genau und normal lesbar sein soll. Unter der Annahme, daß ein Lokalzustands- Sequenzfehler erkannt wurde, so ist dies sehr wahrscheinlich das Ergebnis einer Beschädigung des Bandmusters. Ein angemessener Verfahrensablauf ist es, lokale Zustandsübergänge zu beobachten, bis die nächste absolute Positionskodierungsbitanzeige auftritt. Wenn auf der anderen Seite ein Fehler der absoluten Positionskodierung gefunden wird und nicht innerhalb der Fehlerkorrekturmöglichkeiten der Kodierung liegt, so muß das APC-Bit zusammen mit den gesammelten APC-Bits unbeachtet bleiben und ein neuer Kern von APC-Bits muß vom Band gelesen werden, so daß die neue Bandposition bestimmt werden kann. Gewöhnlicherweise wird es angestrebt, daß die Dekodierlogik ein erwartetes APC-Bit für ein fehlerhaftes erstes APC- Bit ersetzen kann, daß aber ein zweites APC-Bit, das fehlerhaft ist, innerhalb der Länge n des Kerns einen Reset auslöst.
• Eine Ausführungsform der Erfindung wird im folgenden als Beispiel beschrieben, wobei Bezug auf die beigefügten Zeichnungen genommen wird, unter welchen:
• Fig. 1 ein Diagramm eines Meßbandes mit einer optischen Datenaufnahme von Kodierspuren und einem assoziierten Datenprozessorsystem zur digitalen Positionsausgabe ist;
• Fig. 2 eine kurze Länge des Meßbandes zeigt;
• Fig. 3 eine analoge Signalprozessorstufe des Datenprozessorsystems zeigt;
• Fig. 4 ein Diagramm einer Sequenz von erlaubten lokalen Ausgangszuständen der Signalprozessorstufe und Übergängen zwischen ihnen innerhalb einer einzelnen Sequenz oder der absoluten Positionskodierung (APC) eines Bandabschnittes zeigt;
• Fig. 5 ein Blockdiagramm einer lokalen Zustandseingangs- und Dekodierstufe eines digitalen Teils des Datenprozessorsystems ist;
• Fig. 6 ein Blockdiagramm eines Attributregisters für einen lokalen Zustand und einer Zählerstufe ist, welche mit dem Ausgang der Dekodierstufe in Fig. 5 gespeist wird,
• Fig. 7 ein Blockdiagramm der Entscheidungslogik ist, welche aufgrund der Werte der Attributregister und Zähler in Fig. 6 arbeitet, so daß die dekodierten APC-Bits an die folgende APC-Dekodierlogik weitergeleitet werden;
• Fig. 8 eine Zustandszählerlogik zeigt, die einen Positionsausgang erzeugt, der innerhalb einer aktuellen lokalen Zustandssequenz liegt, die verfügbar für einen Mikroprozessor ist, und der den Steuerungs- und Ausgangsteil des Datenprozessorsystems darstellt;
• Fig. 9 die APC-Entscheidungslogik zeigt, die die Verarbeitung der APC-Datenbits steuert, welche von der lokalen Zustandsdekodierlogik der Fig. 5 bis 8 ausgegeben werden;
• Fig. 10 einen Pseudo-Zufalls-Zahlengenerator zeigt, der einen APC-Code-Generatorabschnitt der APC- Dekodierlogik bildet; und
• Fig. 11 ein abgefragtes APC-Bit-Schieberegister zeigt und eine Komparatorstufe, die den Rest der APC- Dekodierlogik bildet.
• In den Zeichnungen ist ein Stahlmeßband gezeigt, das ein elektronisches System umfaßt, das die Länge entweder in metrischen oder (britisch) gesetzlichen Einheiten digital lesen kann. Im Betrieb wird das Band auf ähnliche Weise wie ein konventionelles Stahlband verwendet, kann aber zusätzliche Merkmale aufweisen, um den Nutzer zu unterstützen, beispielsweise automatische Korrektur beim Lesen zum Zwecke der Messung, wobei die Bandkörper-Breite berücksichtigt wird.
• Das vorgeschlagene Meßverfahren wird im folgenden in Verbindung mit Fig. 1 beschrieben. Ein Band 1 aus Stahl oder anderem nicht dehnbarem Material wird wie ein gewöhnliches Maßband verwendet, betrieben durch eine Spann-(Tensator-) Feder 5, ist aber mit einem Paar räumlich kodierter Spuren 3, 4 als Zusatz zu den üblichen sichtbaren, lesbaren Abstandsskalen 2 bedruckt. Innerhalb eines Gehäuses 6 des Produktes wird das Band 1 mit einer lichtemittierenden Diode 31 beleuchtet und ein Bild der Kodierspuren 3 und 4 mit einer Linse 7 auf einer Photosensor-Anordnung 30 abgebildet, welche so aufgebaut ist, daß sie vier empfindliche Bereiche hat, die paarweise gruppiert sind und damit den paarweisen Kodierspuren 3 und 4 entsprechen. Jeder sensitive Bereich ist auf einen kleinen Teil seiner kodierten Spur gerichtet. Die Sensorpaare in der Anordnung 30 sind auf die Spuren 3, 4 ausgerichtet, welche durch die Markierungen und Abstände oder schwarzen und weißen Bereiche variierender Breite definiert sind, die auf dem Band 1 gedruckt sind und auf die Photosensoren abgebildet werden. Die Bewegung des Bandes 1 bewirkt, daß der Lichtpegel bei jedem Photosensor 30a (Fig. 4) sich in dem Maße ändert, wie der Bereich des Bandes 1 von schwarz auf weiß übergeht, der zu einem individuellen photosensitiven Bereich 30a korrespondiert. Durch geeignete analoge Verarbeitung werden vier Binärsignale, eins für jeden photosensitiven Bereich 30a, aus den Photosensorausgängen abgeleitet. Die beiden Zustände der Signale repräsentieren das Schwarz oder Weiß der Bereiche auf dem Band 1, die zu jedem der Photosensoren korrespondieren. Bewegung des Bandes 1 bewirkt, daß die Binärsignale sich in dem Maße ändern, in welchem die kodierten Spuren 3, 4 sich an den photosensitiven Bereichen 30a vorbeibewegen.
• Das Muster der kodierten Spuren 3, 4 und der Abstand der Photosensoren 30a sind so angeordnet, daß bei jeder Position des Bandes 1 fortlaufende Bewegungen des Bandes 1 die Änderung nur eines der Ausgänge pro Zeit bewirken. Zustandssequenzen, die dieses Kriterium erfüllen, sind als Gray-Code bekannt. Zusätzlich kann die Richtung der Bewegung zu jeder Zeit aufgrund der Änderung der Ausgangszustände bestimmt werden.
• Wie aus Fig. 1 ersichtlich ist, wird der Ausgang der Sensoranordnung 30 an eine analoge Verarbeitungsschaltung 8 und dann an eine digitale CMOS-Prozessorlogik 9 weitergeleitet, welche in einem einzelnen anwendungsspezifischen IC (ASIC) 10 implementiert sind, das Daten an den Eingang 11 eines maskenprogrammierten 4-Bit-CMOS Mikroprozessors 12 liefert und Information und Befehle über den Ausgang 13 empfängt. Die digitale Prozessorlogik 9 des ASIC 10 umfaßt einen lokalen Zustandsdekodierer und einen APC- Binärsequenzdekodierer, die beide logikimplementiert sind und daher viel schneller als der Mikroprozessor 12 laufen können, so daß die kodierten Spuren 3, 4 auch bei schneller Bandbewegung verfolgt werden können. Die Architektur des Mikroprozessors 12 ist ähnlich der eines Mikroprozessors für einen konventionellen Rechner, und die Ports 11, 13 kommunizieren über einen 4-Bit-Bus 15 mit einer ALU 16, Speicher 17, Anzeige RAM 18 und System-RAM 19, die eine Größe von 2-4 K haben können. Ein Tastenfeld 21 kommuniziert mit dem Bus 15 über einen Eingang 20, der bis zu 12 Tasten einlesen kann. Der Ausgangswert, der angezeigt werden soll, wird vom Anzeige-RAM 18 an einen Anzeigetreiber 22 weitergegeben, der im günstigsten Fall eine Anzeige von bis 64 Segmenten ansteuern kann, und wird auf einer Flüssigkristallanzeige 23 angezeigt.
• Die beiden Kodierspuren 3, 4 werden wie oben beschrieben von vier Photosensoren 30 eingelesen, die entweder von einer einzelnen lichtemittierenden Diode 31 oder von einem Diodenpaar 31 beleuchtet werden, die einen Bereich der Spuren beleuchten. In Fig. 3 ist nur ein einzelner Photosensor 30 gezeigt, aber die verbleibenden drei Kanäle ähneln weitgehend dem dargestellten Kanal. Jedes Photosensorsignal läuft durch ein jeweiliges Signalanpassungsglied, das einen Verstärker 32, einen Integrator 33 und einen Komparator 34 enthält. Der Ausgang des Integrators 33 wird weiter an einen 4-Kanal-Spitzenwertdetektor 35 geleitet, und der Ausgang des Kanals mit dem höchsten Signalpegel wird über einen Abschwächer 36 an einen zweiten Eingang des Komparators 34 geleitet. Der Aufbau ist derart, daß bei Kanälen, bei welchen innerhalb der durch den Abschwächer 36 gesetzten Grenzen der Signalpegel in etwa gleich dem des Spitzenwertes ist, eine logische 1 an das 4-Bit-Gatter 37 ausgegeben wird, und bei Kanälen mit einem kleineren Signalpegel eine logische O ausgegeben wird. Der Spitzenwertausgang des Detektors 35 wird an eine spannungsgesteuerte Stromquelle 38 weitergeleitet, die die Helligkeit einer lichtemittierenden Diode 31 steuert. Eine Zeitgeber- und Steuerschaltung 39 mit einem Oszillator und Sperrgattern erzeugt Freigabepulse auf der Leitung 40 für die Stromquelle 38, um die lichtemittierende Diode 31 im Pulsbetrieb arbeiten zu lassen und gibt außerdem einen data-ready-Puls auf der Ausgangsleitung 41 aus, um die folgende Logik anzuweisen, daß der Ausgang des Sperrgatters 37 eingelesen werden kann. Die Verwendung von Pulsen anstatt kontinuierlichem Ausgang für die lichtemittierende Diode 31 verringert den Leistungsverbrauch, und die gewählte Pulsfrequenz wird ausreichend hoch gewählt (beispielsweise 40 kHz), um die kodierten Spuren unter für den Betrieb normalen Bedingungen lesen zu können, wenn das Band aus dem Gehäuse herausgezogen wird bzw. in das Gehäuse hineingeschoben wird. Der Spitzenwertdetektor 35 und Abschwächer 36 stellen die dynamische Schwelle des Signalpegels am Eingang des Komparators 34 sicher, so daß ein binärer Ausgang, der Markierungs- oder Leerzeichen-Bereiche (schwarz oder weiß) auf dem Band darstellt, kontinuierlich anliegt.
• Fig. 4 zeigt eine Sequenz lokaler Zustände, die in Blöcken auftreten, wobei jeder ein Bit der absoluten Positionskodierung (APC) festlegt die auf dem Band aufgetragen ist. Sie zeigt alternative Sequenzen, durch welche die Photosensoren 30a ihren Zustand von 0011 zu 1100 und zurück zu 0011 ändern können, wobei die Sequenz zu ihrem ursprünglichen Wert von 0011 beim achten Übergang zurückkehrt, unabhängig davon welcher Weg genommen wurde. Man muß dabei berücksichtigen, daß das Muster aus Markierungen und Leerzeichen, die die Spuren 3, 4 definieren, unmittelbar aneinander auf dem Band aufgetragen sind und somit die linke oder rechte Sequenz in Fig. 4 mit dem ursprünglichen 0011-Zustand darstellen, der benachbarten Blöcken gemeinsam ist. Zustandsänderungen treten dann auf, wenn das Band 1 und die Photosensoren 30 gegeneinander über ein Verschiebungsintervall verschoben werden und das durch einen Rechner erzeugte und entlang des Bandes 1 angebrachte Muster der Markierungen und Leerzeichen, um die nötigen Sequenzen von lokalen Zuständen zu implementieren, die durch die Sensoranordnung 30 beobachtet werden, Änderungen zwischen O und 1 der vier Bitmuster entsprechend den Änderungen von dunkel auf hell der durch die entsprechenden Sensoren beobachteten Markierungen sowie den Längen der individuellen dunklen und hellen Markierungen hervorruft. Es sei darauf hingewiesen, daß die aufeinanderfolgenden Übergänge in jedem Teil mit einem Gray-Code insofern übereinstimmen, als jeder sich von seinen Nachbarn nur durch ein Bit unterscheidet und jeder der Zustände einen eindeutigen Wert hat, so daß zwei aufeinanderfolgende, durch den Photosensor 30 abgetastete Zustände, sowohl die Richtung der Bandbewegung als auch die Position im Block angeben. Daher definieren aufeinanderfolgende Ausgangszustände von 0100 und 1100 eindeutig die Position 3 in Vorwärtsrichtung entlang des rechten Weges, was ein APC-Bit O definiert, während ein Übergang von 0110 auf 0111 eindeutig die Position 6 bei einer rückwärts gerichteten Bandbewegung entlang des linken Weges bedeutet, was ein APC-Bit von 1 zur Folge hat. Fig. 2 zeigt eine Sektion des Bandes, die eine entsprechend dem oben genannten Schema markierte Kodierung trägt. In Fig. 2 ist ein Markierungsmuster auf dem Band 1 gezeigt, das der Sequenz in Fig. 4 gehorcht, wenn es von einer entsprechend beabstandeten und angeordneten Sensoranordnung gelesen wird. Jedes APC-Bit erzeugt eine Markierung in jeder Spur 3, 4 und die Markierungen treten in diagonal zusammenhängenden Paaren auf, wobei jedes in etwa einem APC-Bit entspricht. Die Beziehung ist jedoch nicht exakt, da benachbarte APC- Zustände zusammengefaßt sind und die dunklen Markierungen manchmal gänzlich innerhalb der Spanne eines einzelnen APC-Bits sind und manchmal über die Grenzen zwischen benachbarten APC-Bits hinausreichen, so daß die Markierung beiden angrenzenden Bits gemeinsam ist. Jede Markierung in einer Spur 3 oder 4 kann lang (5 Abstandsintervalle), mittel (4 Abstandsintervalle) oder kurz (3 Abstandsintervalle) sein, und die Intervalle zwischen benachbarten Markierungen können zwischen 3 Abstandsintervallen im Falle von benachbarten langen Markierungen und 5 Abstandsintervalle im Fall eines Paars kurzer Markierungen sein. Jeder APC-0-Zustand kann mit dem Auge wahrgenommen werden als ein diagonales Paar von mittleren und kurzen oder kurzen und kurzen Markierungen in den Spuren 3, 4. Jeder APC-1-Zustand kann als Anwesenheit eines mittleren und langen oder eines langen und langen Paars von diagonalen Markierungen in den Spuren 3, 4 wahrgenommen werden. Die Markierungen werden durch einen Satz von vier Photosensoren gelesen, die symmetrisch über den Spuren 3, 4 angebracht sind, wobei die Sensoren im Uhrzeigersinn oder entgegen dem Uhrzeigersinn gelesen werden und das Paar der Sensoren jede Spur nach jeweils drei Intervallabständen abtastet. Mit dieser Anordnung können die aufeinanderfolgenden Ausgangszustände der Sensoren bei der Bewegung des Bandes 1 mit der Fig. 4 korreliert werden, wobei diese Eigenschaften durch das geeignete Zusammenwirken von der Sensoranordnung und den Markierungen auf dem Band herrührt.
• Die Ausgänge von Beendigung und Kodierungslogik in Fig. 7 und 8 sind wie folgt:
• (1) eine "Zustandszahl", die die Anzahl der Zustandsübergänge anzeigt, die innerhalb eines aktuellen APC-Blocks aufgelistet wurden;
• (2) ein "APC-Takt"-Puls, der anzeigt, daß eine vollständige Sequenz lokaler Zustände überschritten wurde und ein neu abgefragtes APC-Bit dekodiert worden ist;
• (3) eine Richtungsleitung 101, Fig. 7, auf der ein Bit entsprechend logisch 1 anliegt, wenn das Band vorwärtsbewegt wird und entsprechend logisch 0, wenn es rückwärts bewegt wird;
• (4) eine APC-Bit-Leitung 108, Fig. 7, auf welcher die Werte 0, 1 oder -1 anliegen können;
• (5) eine "APC Hlf"-Leitung 103, Fig. 7, welche gesetzt wird (logisch 1), wenn es eine gleiche Wahrscheinlichkeit gibt, daß das untersuchte APC-Bit eine 1 oder eine 0 ist; und
• (6) ein Flag für einen begrenzten Fehler gesetzt wird, wenn irgendein fehlerhafter Übergang in einem lokalen Zustandszyklus aufgetreten ist.
• Die "Zustandszahl" (1) wird direkt an den Mikroprozessor 12 weitergeleitet, um die Bandposition innerhalb des momentan abgefragten APC-Blocks anzuzeigen, und die restlichen Ausgänge werden an die APC-Entscheidungslogik weitergeleitet, wenn das Ende eines Blockes erreicht ist. Somit hat die lokale Zustandsdekodierlogik zu entscheiden, wann ein Block beendet ist und die Attribute des APC-Bits in dem Block dekodiert sind.
• Jeder lokale Zustandsübergang innerhalb eines lokalen Zustandsblockes kann einer von fünf Typen sein:
• (1) ungültig: d. h. ein Übergang, der nicht in Fig. 4 auftritt;
• (2) APC-Bit 1, vorwärts;
• (3) APC-Bit 1, rückwärts;
• (4) APC-Bit 0, vorwärts;
• (5) APC-Bit 0, rückwärts.
• Die Bestimmung der Kategorie, in welche ein Übergang fällt, beinhaltet den Vergleich des aktuellen Zustandes des Ausgangsgatters 37 mit seinen vorigen Zuständen. In Fig. 5 sind eine erste Taktphase Φ1 und die Datenverarbeitungsleitung 41 Eingänge an einem UND-Gatter 56, dessen Ausgang, wenn er auf logisch hoch liegt, das aktuelle Zustandsregister 54 taktet, so daß bei aktiver Datenverarbeitungsleitung 41 die Ausgänge Q&sub0;-Q&sub3; des Gatters 37 mit der Taktphase Φ1 in das Register 54 getaktet werden. Der vorige Zustand des Registers 54 wird durch den Ausgang des UND- Gatters 56 in ein Endzustandsregister 55 getaktet. Zur gleichen Zeit werden die Werte in den Registern 54, 55 in die Dekodierlogik 57 getaktet, die das Übergangsdiagramm der lokalen Zustände in Fig. 4 implementiert und daraus ein dekodiertes APC-Bit 0 oder 1 ableitet, je nachdem ob die Zustände in den Registern 54, 55 auf der linken oder rechten Seite des Diagramms in Fig. 4 zu finden sind, wobei das APC-Bit auf Leitung 50 als logisch 0 oder 1 am Ausgang erscheint. Die Ausgangsleitung 51 erzeugt ein Ausgangsbit, das die aktuelle Bandrichtung angibt (vorwärts oder rückwärts), die Ausgangsleitungen 52 erzeugen einen aktuellen Positionsindex innerhalb des APC-Blocks, und die Ausgangsleitung 53 erzeugt ein Ungültigkeits-Flag. Obgleich das Gatter 56 bei jeder Phase Φ1 getaktet wird, ändert das Gatter 58 nicht den Ausgangszustand der Leitungen 50 bis 53, es sei denn, der Komparator 59 zeigt an, daß der Inhalt der Register 54, 55 unterschiedlich ist, entsprechend einer Bandbewegung von einem zum nächsten lokalen Zustand und ermöglicht, daß die Taktphase Φ1 über den UND-Gatter-Eingang 59a für den Takt teilweise an das Gatter 58 gelangt.
• In Fig. 6 wird die Logik dargestellt, nach welcher im Prinzip die Taktphasen Φ2 und Φ3 arbeiten. Die Leitungen 51 bis 53 kommunizieren mit einem aktuellen Attributregister 70, das mit der Phase Φ3 getaktet wird. Aber in der vorigen Phase Φ2 werden die existierenden Inhalte des Registers 70 in ein voriges lokales Positionsregister 60 und in ein voriges Richtungsregister 61 getaktet, vorausgesetzt, daß ein zweiter Eingang am UND-Gatter 71 vom Attributregister 70 anzeigt, daß ein gültiger Übergang auf Leitung 53 angezeigt worden ist. Die Taktphase Φ2 ermöglicht auch, daß das UND-Gatter 89 die vorigen aufeinanderfolgenden gültigen Übergänge im Register 81 speichert, was im folgenden in weiteren Einzelheiten beschrieben werden soll. Aufgrund der Taktrate Φ3 wird eine Anzahl von Zählern 75 bis 80 inkrementiert oder dekrementiert, und zwar entweder im Falle des Übergangszählers 75 direkt oder im Falle der Zähler 76-80 über die Gatter 82-87. Der Zähler 76 wird von den Leitungen 51 und 53 über das Gatter 82 kontrolliert und speichert die gesamten gültigen Vorwärtsübergänge. Der Zähler 77 wird durch das Gatter 83 von Leitung 53 und 51 über den invertierten Eingang getaktet und speichert alle gültigen Rückwärtsübergänge. Der Zähler 78 wird über das Gatter 84 von Leitung 50, 53 angesteuert und speichert die Gesamtzahl der gültigen Übergänge innerhalb eines erwarteten APC-1-Bits: Ähnlich wird der Zähler 79 über das Gatter 85 von der Leitung 53 und von Leitung 50 über dem invertierten Eingang angesteuert und speichert alle gültigen Übergänge innerhalb eines erwarteten APC-0-Bits. Der Zähler 80 speichert die aufeinanderfolgenden gültigen Übergänge innerhalb eines gegebenen APC-Bits bei einer gegebenen Richtung. Wenn die vorige Richtung bei dem nächsten erkannten APC-Bit fortläuft, wird das exklusive ODER-Gatter 88 freigegeben, das getaktete Flip-Flop 94, das den Inkrement- oder Dekrementeingang des Zählers 80 ansteuert, bleibt auf seinem vorigen (hoch) Zustand und ein gültiger Übergang an dem Eingang zu Gatter 87 gibt die Taktphase Φ3 frei, so daß sie an dem Zähler 80 anliegt, wodurch die Nummer der gültigen Zahlen inkrementiert wird. Bei Richtungswechsel schaltet das exklusive ODER-Gatter 88 das Flip-Flop 94 um, und der Inhalt des Zählers 80 wird nun bei jeder Taktphase Φ3 dekrementiert. Wenn ein ungültiges Zählereignis auf Leitung 53 angezeigt wird oder die Reset-Leitung 90 aktiviert wird, löst das ODER-Gatter 93 einen Reset des Zählers 80 aus. Ein Übergangsregister 81 für vorhergehende aufeinanderfolgende gültige Übergänge wird vom Zähler 80 durch die Phase Φ2 über ein UND-Gatter 89 wie oben erwähnt geladen, vorausgesetzt, daß das aktuelle Bit auf Leitung 53 ungültig ist und der Ausgang des Zählers 80 nicht 0 ist, wobei die Steuerung über das exklusive ODER- Gatter 95 erfolgt. Wenn bei der Taktphase Φ4 der gesamte Vorwärtswert im Zähler 76 dem gesamten Rückwärtswert im Zähler 77 gleicht, gibt das exklusive Oder-Gatter 99 einen niedrigen Ausgangswert an den invertierenden Eingang vom UND-Gatter 91 aus, welches über das ODER-Gatter 92 angesteuert wird, um die Leitung 90 zurückzusetzen, wodurch alle Zähler und Register 75-81 auf ihren Anfangszustand zurückgesetzt werden. Das Zurücksetzen über das ODER-Gatter 92 findet auch statt, wenn die System-Reset-Leitung 96 oder die Kodierungs-Logik-Reset-Leitung 97 aktiv sind.
• In Fig. 7 wird die Beendigungs- und Kodierungslogik auf die Inhalte der Zähler 75 bis 81 angewendet, um zu erkennen wann das Ende einer lokalen Zustandssequenz erreicht wurde und einen Ausgang für die folgende Verarbeitung auszugeben. Die Werte in den Zählern 76, 77 erzeugen Eingänge für den Komparator 100, dessen Ausgang auf Leitung 101 die Bandbewegung in Vorwärtsrichtung (logisch 1) oder Rückwärtsrichtung (logisch 0) anzeigt. Die gesamte gültige APC-1-Zahl und gesamte gültige APC-0-Zahl in den Registern 78, 79 werden an den Komparator 102 weitergeleitet, welcher logisch O ausgibt, außer wenn die Inhalte gleich sind. Der Ausgang des Gatters 102 liegt auf Leitung 103. Wenn der Ausgang auf Leitung 103 logisch 0 ist, so ist es wahrscheinlich, daß mehr als die Hälfte eines lokalen Zustandszyklus (APC-Bit) korrekt dekodiert worden sind und dies wird in der folgenden Logik erkannt. Wenn der Inhalt in APC-0-Register 79 0 ist, wie durch den Komparator 104 detektiert, und die Inhalte der Register 78, 79 gleich sind, wie durch den Komparator 102 erkannt, bewirken der Ausgang vom Komparator 104 und der Ausgang auf Leitung 103, daß das UND-Gatter 105 einen größeren Fehler auf Leitung 106 anzeigt. Ein Fehler-Flag auf Leitung 106 wird direkt an den Mikroprozessor 12 weitergeleitet und bewirkt eine Fehleranzeige auf der Anzeige 12. Die Inhalte der Register 78, 79 werden an den Komparator 107 weitergeleitet, dessen Ausgang auf der Leitung 108 anzeigt, ob das APC- Bit, das abgefragt wurde, logisch 1 oder logisch 0 ist.
• Die Daten auf den Leitungen 101, 103, 106, 108 werden an das Ausgangsgatter 109 weitergeleitet, und der Rest der Logik in Fig. 7 wird verwendet, um zu prüfen, ob dieser Ausgang weiterverarbeitet werden soll oder nicht. Entsprechend einer ersten Regel wird der Ausgang des Gatters 109 weitergeleitet, wenn der aktuelle Zustand dem Zustand beim Beginn einer lokalen Zustandssequenz gleicht und die folgenden gültigen Übergänge größer als oder gleich einem Schwellwert sind. Dementsprechend wird der aktuelle Zustand im Register 54 an einen Eingang des Komparators 110 weitergeleitet, dessen anderer Eingang mit einem Wert versorgt wird, der dem Startwert der lokalen Zustandssequenz gleicht (in diesem Beispiel 0011). Der Ausgang des Komparators 110 liegt an einem Eingang des UND-Gatters 111 an, an dessen anderem Eingang über den Schwellwertkomparator 112 der Inhalt der folgenden Übergänge im Zähler 80 anliegt. Wenn beide Eingänge am Gatter 111 auf Hoch liegen, liegt logisch 1 als Ausgang an dem ODER-Gatter 113 an, das seinerseits das UND-Gatter 114 ansteuert, bei der nächsten Taktphase Φ5 das Gatter 109 zu takten, wodurch die Zustandszahl als Ausgang in das Gatter oder den Puffer 109 gespeist wird. Entsprechend einer zweiten Regel wird das Ausgangsgatter 109 mit Φ5 über das ODER-Gatter 113 und das UND-Gatter 114 getaktet, wenn die folgenden vier Bedingungen gelten:
• (a) Die Inhalte der vorigen aufeinanderfolgenden gültigen Übergänge im Zähler 81 überschreiten einen Schwellwert, gesetzt durch den Komparator 115;
• (b) die Freigabeleitung 53 ist gesetzt;
• (c) die augenblickliche Richtung ist dieselbe wie die vorige gültige Richtung, die vom Komparator 88 angezeigt wurde auf der Eingangsleitung 116; und
• (d) der momentane Index auf der Leitung 52 ist kleiner als ein vorangehender gültiger Index im Register 60, wie durch den Komparator 118 festgestellt.
• Wenn die obigen vier Bedingungen befriedigt sind, geht der Ausgang des Gatters 117 auf logisch 1. Das Ziel dieser Regel ist, die Abfragefehler an den Grenzen der Zustandsblöcke zu berücksichtigen, die aus einem Fehler resultieren, wenn erkannt wird, daß der letzte Block beendet ist und ein neuer Block abgetastet wird.
• Entsprechend einer dritten Regel takten die Gatter 113, 114 das Ausgangsgatter 109, wenn der laufende Index dem vorigen gültigen Index gleicht und Null gleicht (keine Bandbewegung bedeutend) und die Zahl der Übergänge Nachbarschaft zu dem Ende eines Zyklus bedeuten (7 Übergänge in diesem Beispiel). Dementsprechend müssen die folgenden Bedingungen erfüllt sein:
• (a) Der Wert im Übergangszählregister 75, über den Schwellwert(> 7)-Detektor 119 anliegend erzeugt einen Freigabeeingang für das UND-Gatter 120; und
• (b) der Inhalt der Indexregister 60 für den vorigen gültigen Index und den laufenden Index auf Leitung 52 sind beide gleich 0, wie durch den Komparator 121 festgestellt wurde, und geben einen Freigabeeingang an das UND-Gatter 120.
• Der Sinn der dritten Regel ist es, unabhängig von einem Fehler am Ende eines Blockes einen Übergang zu erzeugen.
• Fig. 8 zeigt die Zustandszählerlogik, die die Position der Zähler innerhalb der gerade gelesenen APC-Zustands- Sequenz aufgrund des vorigen geltenden Index im Positionsregister 60 und einer vorigen gültigen Richtung im Richtungsregister 61 bestimmt. Ein Speicher 62 wird mit der Taktphase Φ3 getaktet, um den Wert des vorher gültigen Index vom Register 60 zu laden, und mit der Taktphase Φ4 wird der Wert im Speicher 62 um 1 erhöht. Mit der Taktphase Φ5 wird der neue Wert im Speicher 62 in das Gatter 63 als Zustandszahlausgabe für den Mikroprozessor 12 zusammen mit der Bandrichtung vom Register 61 geladen. Dementsprechend ist die aktuelle Bandposition innerhalb der gerade gelesenen lokalen Zustandssequenz für den Mikroprozessor 12 zur Ausgabe einer Feinpositionierung des Bandes 1 verfügbar.
• Es folgt daraus, daß die Dekodierstufe für den lokalen Zustand der digitalen Prozessorlogik 9 eine lokale Zustandszahlausgabe zur direkten Weiterverarbeitung durch den Mikroprozessor 12 mit einem APC-Bit, mit Bandrichtung und Fehler-Flag-Information an die folgende APC-Dekodierlogik ausgibt, die einen Teil der digitalen Prozessorlogik 9 darstellt.
• Die APC-Dekodierungslogik der Fig. 9-11 empfängt die APC-Bit- Information von der lokalen Kodierungslogik der Fig. 5-8 und setzt sukzessive APC-Bits zusammen in ein n-Bit-APC- Wort, welches im vorliegenden Beispiel 11 Bit lang ist und in einem Schieberegister gespeichert wird, das n Bit lang ist und beim Erkennen eines jeden APC-Bits getaktet wird. Es enthält einen APC-Codegenerator, der beim Takten von einem Anfangszustand die Sequenz von APC-Bits reproduziert, die auf dem Band aufgezeichnet sind, einen Vergleicher für die Bestimmung einer Übereinstimmung des Zustandes des APC-Codegenerators mit dem des abgefragten APC-Wort- Schieberegisters und einen Zähler, der anzeigt, wieviele Register-Taktpulse erforderlich sind, um eine Übereinstimmung zu erzielen, wobei der Wert im Zähler für die Position in der APC-Sequenz und damit für die Bandposition signifikant ist.
• Vorrichtungen sind vorgesehen für die Initialisierung und das schnelle Takten des Codegenerators, solange bis eine Übereinstimmung vorliegt, gefolgt durch das Takten auf aufeinanderfolgenden APC-Bits, so daß der Zustand des APC-Codegenerators dem Bitmuster im APC-Wort-Schieberegister folgt. Fehlerüberprüfung wird gewährleistet durch eine "look ahead"-Einrichtung, in welcher ein eingelesenes APC-Bit mit einem erwarteten APC-Bit von dem APC-Codegenerator verglichen wird und ein Fehler angezeigt wird, wenn keine Übereinstimmung vorliegt.
• Der Schaltkreis in Fig. 9 steuert die Verarbeitung der APC-Daten, welche über das Gatter 109 ankommen, und schaltet zwischen einem normalen Modus, in welchem auf der Basis eines Pseudo-Zufalls-Bit-Generators (PRGB) auf der Taktleitung bei jedem APC-Bit ein Taktpuls erzeugt wird, und einem Reset-Modus, in welchem aufeinanderfolgende APC-Bits gezählt werden, um die Rückberechnung einer Bandposition zu ermöglichen. Bei einem Fehler empfängt das ODER-Gatter 130 einen Eingang von der APC-Halbbit-Ausgangsleitung 103 durch das Gatter 109 oder ein ungültiges APC- Bit von der Leitung 129 (Fig. 11), das anzeigt, daß entweder die lokale Zustandslogik nicht in der Lage war, eine lokale Zustandssequenz zu dekodieren, oder daß das APC- Bit von der lokalen Zustandslogik nicht dem erwarteten nächsten Bit in der APC-Sequenz entspricht.
• In diesen beiden Fällen geht der Ausgang des ODER-Gatters 130 auf hoch und wird mit dem nächsten Systemtaktpuls durch das Gatter 131 auf die Reset-Leitung 132 gebracht. Die Leitung 132 geht ebenfalls auf hoch, wenn ein Reset- Signal von dem Mikroprozessor 12 über die Leitung 133 und den Ausgangsport 13 empfangen wird. Der Zustand der Reset-Leitung 132 wird durch das ODER-Gatter 134 ausgegeben, um einen n-Bit-Zähler 135 zurückzusetzen. Der Fehler, der auf der Leitung 132 signalisiert wird, taktet das Gatter 136, so daß eine schlechte APC-Leitung 137 auf niedrig geht und der Zustand auf Leitung 137 auch auf den Eingang eines Richtungsübereinstimmungs-ODER- Gatters 138 gelegt wird, dessen anderer Eingang von Leitung 101 auf logisch 1 liegt, wenn das Band vorwärts läuft, wobei der Richtungsausgang vom Gatter 138 auf der Leitung 139 liegt.
• Der Wert auf Leitung 101 wird auch an das Gatter 140 gelegt, dessen Inhalt auf Leitung 141 ausgegeben wird, wenn ein APC-Taktsignal der Phase &Phi;3 auf Leitung 142 erscheint. Die Vorwärtsrichtung auf Leitung 101 und letzte Vorwärtsrichtung auf Leitung 141 werden durch das exklusive ODER- Gatter 143 verglichen und bewirken bei Unterschied, daß die Richtungsänderungsleitung 144 gesetzt wird. Das Richtungsänderungssignal auf Leitung 144 wird auch invertiert und an das UND-Gatter 145 gelegt, dessen anderer Eingang die APC-Taktphase &Phi;3 ist und deren Ausgang auf dem Takteingangszähler 135 liegt. Die Richtung der Zählung wird durch den Wert auf den Leitungen 101, 146 bestimmt, so daß der Zähler 135 in positive Richtung zählt, wenn das Signal auf Leitung 146 hoch ist, und in negative Richtung zählt, wenn das Signal auf niedrig liegt. Der Schieberegisterzähler 135 hat Ausgänge > 11 oder < -11 (abhängig von dem Zustand der Leitung 146), welche die Eingänge zu einem ODER-Gatter 147 bilden, welches das Gatter 149 über die Leitung 148 taktet. Der Eingang zu dem Gatter 149 liegt auf konstant logisch 1. Der Eingang zu Gatter 136 liegt konstant auf logisch 0. Die Gatter 136, 149 werden über die Leitung 150 freigegeben, welche der Ausgang des UND-Gatters 151 ist. Die Eingänge zu dem UND-Gatter 151 sind ein Komparatoreingang 152 (Fig. 11) und ein "get match"-Ausgang 153 vom Gatter 149. Unter der Annahme, daß der Wert in dem PRBG-Schieberegister 164 nicht der gleiche wie der Wert in dem APC-Schieberegister 184 ist, wird die Komparatorleitung 152 dann auf hoch liegen, die "get match"-Leitung 153 wird ebenso auf hoch liegen und Leitung 150 wird weiterhin hoch sein, womit die Gatter 149, 136 freigegeben werden. Die Ausgänge der Gatter 149, 136 werden als invertierte und normale Eingänge an dem Gatter 154 anliegen, welches mit den Systemtaktpulsen bei 155 versorgt wird, welche auf der Ausgangsleitung 156 als ein Eingang für das ODER-Gatter 157 erscheinen. Dementsprechend gleicht bei einem Fehler der Systemtakt dem Pseudo-Zufalls-Bitgenerator(PRBG)-Takt 158. Im fehlerfreien Zustand wird die Leitung 137 auf logisch 1 gesetzt, welches die APC-Taktphase T3 auf der Leitung 142 freigibt, so daß sie durch das UND-Gatter 159, die Ausgangsleitung 160 und das ODER-Gatter 157 passiert, und der APC-Takt auf Leitung 142 den PRBG-Takt 158 darstellt. Entsprechend schaltet die Entscheidungslogik den Ausgang auf Leitung 158 zwischen einem Fehlerzustand, bei welchem schnelle Systemtaktpulse von Leitung 155 erscheinen, und einem normalen Modus, bei welchem ein Taktpuls erscheint, wenn ein APC-Bit als durch einen Puls auf Leitung 142 angezeigt dekodiert wird, hin und her.
• Fig. 10 zeigt einen Pseudo-Zufalis-Bit- oder Zahlengenerator zur Erzeugung einer Sequenz von Pseudo-Zufalls-Zahlen innerhalb der digitalen Prozessorschaltung, die einer APC-Bit-Sequenz auf dem Band entspricht. Er kann entsprechend der Bewegungsrichtung des Bandes gesteuert werden, so daß ein APC-Bit erzeugt wird, welches über oder unterhalb der aktuellen APC-Position liegt und eine APC-Zahl erzeugt, die der Position der APC-Sequenz in der Pseudo-Zufalls- Zahlensequenz entspricht. Die PRBG-Taktpulse auf Leitung 158 sind mit dem APC-auf/ab-Zähler 161 verbunden, welcher in der über die Richtungsleitung 101 gesteuerten Richtung zählt. Die Taktleitung 158 und Richtungsänderungsleitung 144 liegen am Gatter 162 an, dessen Ausgang auf Leitung 163 die Taktrate eines n-Bit-Schieberegisters 164 darstellt, dessen Taktrichtung auf der Richtungsleitung 101 festgelegt ist und das über die Leitung 132 zurückgesetzt werden kann (Fig. 9). Das Schieberegister hat die Eingänge 169, 170 und Abgriffe werden an den Zwischenpositionen 165-168 gemacht. Die Abgriffe 165, 167 bilden einen Eingang für das exklusive ODER-Gatter 171, dessen Ausgang einen Eingang 169 für das Schieberegister 164 darstellt. Die Abgriffe 166, 168 bilden einen Eingang für das exklusive ODER-Gatter 172, dessen Ausgang einen Eingang 170 zu dem Schieberegister 164 darstellt. Diese Verbindung von Abgriffen und Gattern ist gewählt, um eine geeignete Pseudo-Zufalls-Sequenz zu erzeugen. Die Abgriffe 166, 170 bilden einen Eingang für den Selektor 173, dessen Ausgang 164 von dem Zustand des Richtungsübereinstimmungswertes in Leitung 139 abhängt. Daher ändert bei normalem Betrieb die Leitung 139 den Zustand zwischen vorwärts und rückwärts bei der Bandrichtung, aber bei Fehler wird die Leitung 139 auf logisch 0 gehalten, so daß die Selektoren 173, 176 gesetzt werden, auf die Abgriffe des Schieberegisters 164 entsprechend der Vorwärtsbewegung zu sehen. Ähnlich bilden die Abgriffe 169, 175 des Schieberegisters einen Eingang des Selektors 176, dessen Ausgang von der Richtungsübereinstimmung auf Leitung 139 abhängt. Die Bits auf den Ausgangsleitungen 174, 177 der Selektoren 173, 176 sind die erwarteten nächsten Vorwärts- und Rückwärts-Bits in der APC-Sequenz. Auf diese Art wirkt das Register 164 als ein Dekoder für den APC-Code auf dem Band 1 (der erzeugt werden wird durch ein ähnlich getaktetes Schieberegister, das als Kodierer dient) und bildet somit eine "look ahead"-Einrichtung
• Fig. 11 zeigt, wie detektierte APC-Bit's für den Vergleich gesammelt werden. Die bei 174, 177 erwarteten APC-Bits werden an den Selektor 182 weitergeleitet, der durch das Signal auf Leitung 101 gesteuert wird, und einer von beiden wird als Ausgang auf Leitung 181 gelegt. Das Vorwärts- Bit (Bit f) auf Leitung 174 wird auf den Ausgang gelegt, wenn Leitung 101 auf hoch liegt, andererseits wird das Rückwärts-Bit (Bit b) auf Leitung 177 ausgegeben. Das erwartete APC-Bit auf Leitung 181 bildet einen Eingang des Selektors 180, dessen anderes Eingangs-Bit das dekodierte APC-Bit auf Leitung 108 ist. Der Selektor 180 wird durch die schlechte APC-Signalleitung 137 gesteuert, um das erwartete Bit 181 auf die Leitung 183 unter normalen Bedingungen durchzulassen, wodurch es einem dekodierten APC-Schieberegister 184 ermöglicht wird, Fehler beim Dekodieren einzelner APC-Bits zu ignorieren, oder das dekodierte Bit auf Leitung 108, während der Reset-Bedingung, wenn ein neuer APC-Code akkumuliert wird. Die detektierten oder ersetzten APC-Code-Bits auf 183 werden nacheinander in und durch das n-Bit-Schieberegister 184 geschleust, welches ein APC-Wort sammelt, das aus den letzten n dekodierten oder ersetzten APC-Bits besteht (in diesem Fall n = 11). Das exklusive ODER-Gatter 185 vergleicht das erwartete APC-Bit auf 181 mit dem dekodierten Bit auf 108. Wenn beide gleich sind, bleibt der Ausgang 186 des Gatters 185 auf niedrig, wenn sie sich aber unterscheiden, ändert sich der Ausgang 186 des Gatters 185 auf hoch. In der Abwesenheit eines APC-Halbsignals ist das Signal auf der Leitung 103, das den invertierten Eingang zu einem UND-Gatter 187 bildet, niedrig. Der Eingang zum Gatter 187 von der Leitung 186 wird auf niedrig bleiben, solange keine Übereinstimmung zwischen den erwarteten und dekodierten APC-Bits besteht und der Ausgang 188 vom Gatter 187 wird auf niedrig bleiben: Andernfalls gehen die Leitungen 186 und 188 auf hoch, damit anzeigend, daß eine Nichtübereinstimmung von erwarteten und kodierten APC-Bits vorliegt. Wenn die APC-Halbleitung 103 auf hoch liegt, und somit anzeigt, daß auf Seiten der lokalen Zustandsdekodierung Unsicherheit bezüglich des APC-Bits herrscht, wird die Leitung 188 niedrig bleiben, unabhängig vom Zustand der Leitung 186. Eine Nichtübereinstimmung von dekodierten und erwarteten Bits, detektiert bei Gatter 185, setzt ein Gatter 202 (unten beschrieben), um anzuzeigen, daß ein 1-Bit-Fehler aufgetreten ist, und startet das Takten eines Fehlerzählers 207.
• Ein invertiertes Richtungsänderungssignal auf der Richtungsänderungsleitung 144 und APC-CLK-Signale der Phase T2 auf Leitung 192 bilden Eingänge des UND-Gatters 191, so daß APC-Taktpulse auf Leitung 190 durchgelassen werden, wenn die Leitung 144 auf niedrig liegt. Wenn die Richtungsänderungseingangsleitung 144 niedrig ist, erscheinen die APC-CLK-Signale der Phase T2 auf dem Takteingang 195 des Schieberegisters 184. Die Signale auf Leitung 188, 190 werden kombiniert beim UND-Gatter 189, dessen Ausgangsleitung 201 auch ein APC-CLK-Signal der Phase T2 weiterleitet, vorausgesetzt, daß (i) die APC-Halbleitung 103 niedrig bleibt, (ii) die Richtungsänderungsleitung 144 niedrig bleibt und (iii) die Leitungen 186 und 188 auf hoch geschaltet wurden, anzeigend, daß sich die erwarteten und dekodierten APC-Bits unterscheiden.
• Die APC-CLK-Pulse der Phase T2 auf der Ausgangsleitung 201 des UND-Gatters 189 erscheinen als Takteingang des Gatters 202 und als Eingang zum UND-Gatter 203. Der Effekt der APC-CLK-Pulse auf Leitung 201 ist, daß (a) der Ausgang 220 des Gatters 202 gesetzt wird, der logisch 1 als Eingang hoch hat, wenn die Leitung 201 auf hoch liegt, und wo das UND-Gatter 203 durch die Leitung 220 freigegeben wird, um auf die ungültige APC-Leitung 129 zu schalten.
• Wenn ein erstes fehlerhaftes APC-Bit detektiert worden ist, wird ein Fehlerzähler 207 gelöscht und angesteuert, um durch einen Satz der nächsten n APC-Bits zu zählen, so daß Spur gehalten wird von dem ersetzten APC-Bit in bezug auf die Sequenz, die von dem Schieberegister 184 aufgebaut wird. Wenn keine Bandrichtungsänderung vorgelegen hat und die Richtungsänderungsleitung 144 auf niedrig liegt, die den invertierten Eingang des UND-Gatters 216 darstellt, schleust das Gatter 216 die APC-CLK-Pulse der Phase T1 auf Leitung 217, und die Taktpulse liegen auf der Ausgangsleitung 215 zu dem UND-Gatter 213 an. Der Ausgang 212 des UND-Gatters 213 führt den Takt, wenn der Eingang 215 zum Gatter 213 die APC-CLK-Pulse der Phase T1 tragen.
• Der Eingang 214 des UND-Gatters 213 wird durch ein Gatter 202 auf hoch gelegt worden sein, das ein fehlerhaftes APC-Bit anzeigt. Wenn ein dekodiertes APC-Bit fehlerhaft ist oder war und das folgende ersetzte APC-Bit eines der n APC-Bits im Schieberegister 184 ist, so wird der Fehlerzähler 207 jedesmal mit dem APC-CLK-Puls der Phase T1 getaktet, wenn ein dekodiertes APC-Bit erzeugt wird. Wenn der Bandrichtungseingang auf Leitung 101 an dem Zähler 207 niedrig ist, so wird die Zahl im Zähler 207 bei jedem Taktpuls erniedrigt, ist jedoch die Leitung 101 auf hoch, dann wird die Zahl im Zähler 207 erhöht. Wenn die Zahl im Zähler 207 n oder -n erreicht, wird der Ausgang 230 oder Ausgang 231 auf hoch gesetzt, wobei diese Leitungen die Eingänge zum ODER-Gatter 210 bilden. Wenn eine der Leitungen 230 oder 231 auf hoch geschaltet wird, wird die Ausgangsleitung 211 des ODER-Gatters 210 ebenfalls auf hoch gesetzt, wobei jene Leitung einen logisch 1-Eingang zum ODER-Gatter 204 darstellt, so daß die Ausgangsleitung 218 auf hoch geschaltet wird, und den Fehlerzähler 207 auf Null durch das ODER-Gatter 204 zurücksetzt, das auch ein Reset-Signal auf Leitung 132 durchschaltet. Wenn daher ein dekodiertes APC-Bit nicht den erwarteten Wert in vorwärts oder rückwärts gerichteter Bandbewegung hat, wird das erwartete APC-Bit in das Schieberegister 184 anstelle des fehlerhaft dekodierten Bits geschleust und durch die folgende Bandbewegung wird das ersetzte Bit aus dem Schieberegister 184 durch n aufeinanderfolgende Taktpulse herausgetaktet und dann der Fehlerzähler 207 auf Null zurückgesetzt. Der Wert logisch hoch auf Leitung 211 wird ebenso ein Eingang des ODER-Gatters 221, dessen Ausgangsleitung auf hoch geht und das Gatter 202 zurücksetzt. (Der andere Eingang zum ODER-Gatter 221 geht über die Reset-Leitung 132.) Der folgende niedrige Ausgang auf Leitung 220 vom Gatter 202 wird über die Leitung 214 an das UND-Gatter 213 eingegeben, welches jetzt nicht die APC-CLK-Pulse der Phase T1 an den Zähler 207 weiterleiten wird. Das UND-Gatter 203 ist ebenfalls gesperrt, da sein Eingang auf Leitung 220 auf niedrig liegt und die APC-CLK-Pulse der Phase T2 können nicht länger auf Leitung 129 durchgeschaltet werden. Folglich kann ein fehlerhaft dekodiertes APC-Bit durch ein erwartet es APC- Bit ersetzt werden und der n-Bit-APC-Code im Schieberegister 184 wird aufrechterhalten, vorausgesetzt, daß die nächsten n dekodierten APC-Bits mit ihren erwarteten Werten übereinstimmen. Kein Ausgang wird erscheinen auf der ungültigen APC-Leitung 129 auf einem ersten ungültigen APC-Bit, da der Ausgang 220 des Gatters 202 auf niedrig liegen wird während des relevanten APC-Taktpulses der Phase T2. Aber die Schaltung der Fig. 11 reagiert auf ein zweites fehlerhaftes APC-Bit innerhalb eines Wortes aus n APC-Bits mit der Ausgabe eines ungültigen APC-Flags auf Leitung 129, welches den Reset des Systems erzwingt. Wenn ein voriger Fehler erkannt worden ist und das ersetzte APC-Bit noch im Schieberegister 184 ist, wird die Ausgangsleitung 220 des Gatters 202 auf hoch gesetzt und gibt das UND-Gatter 203 frei. Wenn ein zweiter Fehler auftritt, wird die Eingangsleitung 201 zum UND-Gatter 203 wieder auf hoch geschaltet, die ungültige APC-Ausgangsleitung 129 auf hoch setzend und ein Reset des Systems erzwingend. Auf diese Art kann die Schaltung in Fig. 11 einen einzelnen APC-Bitfehler in einer n-Bit-Sequenz übergehen, wird aber einen Reset auslösen, wenn ein zweiter Fehler in derselben Sequenz auftritt, was somit einen Reset in der Entscheidungslogik in Fig. 9 bewirkt.
• Unter der Annahme, daß kein Richtungswechsel bei 144 stattgefunden hat, passieren die hereinkommenden APC-CLK-Pulse der Phase T2 auf Leitung 192 über das UND-Gatter 191 und die Leitung 190 zum Takteingang 195 des Schieberegisters 184, dessen n-APC-Bits, die abgefragt wurden, auf Leitung 196 einen Eingang des Komparators 197 darstellen, dessen anderer Eingang 200 der aktuelle Wert des erzeugten APC- Codes im Schieberegister 164 ist. Die Ausgangsleitung 152 vom Komparator 157 liegt auf niedrig, wenn der erzeugte APC-Code im Dekodierer oder PRBG-Schieberegister 164 mit der Sequenz der abgefragten und dekodierten APC-Bits im Register 184 übereinstimmt und einen Eingang für das Gatter 151 darstellt, welches die Taktpulse auf Leitung 158 zwischen Systemtakt von Leitung 155 und APC-Takt von Leitung 142 hin und her schaltet. Dabei wird das APC-Dekodierschieberegister 164 mit den Systemtaktpulsen solange schnell getaktet, bis eine Übereinstimmung erzielt worden ist, und danach, vorausgesetzt, daß die Übereinstimmung beim Komparator 197 beibehalten wird, ändert sich der Zustand nur aufgrund der einlaufenden APC-Bits.
• Angenommen, daß gültige Übergänge sowohl auf dem lokalen Zustands- als auch dem APC-Niveau abgefragt worden sind, so sind der Zustandszählausgang im Gatter 63 und der Wert im APC-Zähler 161 über den Eingangsport 11 für den Mikroprozessor 12 verfügbar, wo sie durch ein Positionsanalyseprogramm kombiniert werden, um die Position des Bandes 1 relativ zum Gehäuse 6 abzuleiten, wobei diese Position über das Anzeige-RAM 18 an die Flüssigkristallanzeige 23 ausgegeben wird.

Claims (10)

1. Verschiebungsmeßgerät, umfassend Leseeinrichtung (3) und Meßteil (1), die relativ zueinander beweglich sind, wobei das Meßteil (1) wenigstens eine Positionsspur aufweist, die durch eine Sequenz von alternativen Markierungen (3, 4) entlang des Meßteiles (1) definiert ist;

(a) wobei die alternativen Markierungen (3, 4) verschiedene Werte in einer Pseudo-Zufalls-Sequenz bezeichnen, die das Resultat wiederholter Operationen auf einem Kern aus einer kleinen Zahl von Elementen ist, und wobei die Pseudo-Zufalls- Sequenz die Eigenschaft hat, daß eine Gruppe aufeinanderfolgender Markierungen, die wenigstens gleich lang wie der Kern ist, an einer einzelnen Position in der Pseudo-Zufalls-Sequenz auftaucht, so daß eine Folge von Markierungen, die von der Spur gelesen wird und wenigstens die Länge des Kerns hat, eine absolute Position von Leseeinrichtung (30) und Meßteil (1) definiert;

(b) wobei die Leseeinrichtung (30) wenigstens drei Sensoren (30a) hat, die so angeordnet sind, daß sie auf unterschiedliche Orte innerhalb jeder Markierung mit dem Markierungsmuster antworten; und wobei die Zustände in alternativen Sequenzen entlang des Meßteiles (1) aufeinanderfolgen und mit einer Dekodierlogik, die aufeinanderfolgende Zustände einliest, als logischer Wert identifizierbar sind, der zu einer der alternativen Markierungen gehört, je nachdem, welcher Sequenz man folgt, und der Ausgang der Leseeinrichtung von einem Prozessor eingelesen wird, der eine Speichereinrichtung (184) für die Speicherung einer Gruppe von nacheinander gelesenen Elementen umfaßt, wobei die Länge der Gruppe wenigstens der des Kerns entspricht; und

(c) wobei das Verschiebungsmeßgerät ferner umfaßt Dekodiereinrichtung (164) für die wiederholte Bearbeitung der Grundmenge, so daß die in der Dekodiereinrichtung gespeicherten Elemente sich bei jeder Bearbeitung so ändern, daß sie den nachfolgenden Werten der Pseudo-Zufalls-Sequenz entsprechen und bei wiederholter Bearbeitung die Sequenz der Werte entlang des Teiles reproduzieren; erste Komparatoreinrichtung (197) für die Ermittlung der Beziehung zwischen den gelesenen Elementen in der Speichereinrichtung (184) und den Elementen, die im Dekoder (164) gespeichert sind; Einrichtung, die auf die erste Komparatoreinrichtung (197) reagiert, für die schnelle Abarbeitung durch die Dekodiereinrichtung, bis die Beziehung ermittelt ist; und Zählereinrichtung (161) für das Zählen der Bearbeitungsschritte, die auf dem Kern durch die Dekodiereinrichtung durchgeführt wurden;

wobei das Verschiebungsmeßgerät dadurch gekennzeichnet ist, daß es außerdem eine zweite Komparatoreinrichtung (180) umfaßt, die ermittelt, ob ein gelesenes und von der Leseeinrichtung ausgegebenes Element mit dem erwarteten Wert der besagten Pseudo-Zufalls-Sequenz übereinstimmt; und Fehlermeldungslogik, die bei Erkennen eines ersten durch die zweite Komparatoreinrichtung (180) inkorrekt gelesenen Elementes den erwarteten Wert des gelesenen Elementes in der Speichereinrichtung (184) speichert und bei Erkennen eines zweiten durch die zweite Komparatoreinrichtung inkorrekt gelesenen Elementes innerhalb eines Zählintervalles, das mit dem ersten inkorrekt gelesenen Element beginnt, die Dekodiereinrichtung und Speichereinrichtung zurücksetzt;

und daß die Sensoren so angeordnet sind, daß sich nur der Zustand eines einzelnen Sensors ändert, wenn das Meßteil (1) um ein Verschiebungsintervall relativ zu der Sensoreinrichtung (30) bewegt wird.

2. Gerät nach Anspruch 1, wobei die Pseudo-Zufalls-Sequenz wenigstens ein Teil einer linearen binären Sequenz ist, die sich durch das Takten eines Rückkopplungsschieberegisters ergibt.

3. Gerät nach Anspruch 2, wobei die Speichereinrichtung eine erste Schieberegistereinrichtung (184) umfaßt, die wenigstens die gleiche Breite wie der Kern hat, wobei mit der Einrichtung Werte getaktet werden, die den nachfolgenden Markierungen entsprechen, wie sie durch die Leseeinrichtung identifiziert werden;

worin die Dekodiereinrichtung eine zweite Schieberegistereinrichtung (164) umfaßt, die bei Taktung die Pseudo-Zufalls-Sequenz reproduziert;

worin die erste Komparatoreinrichtung (197) die Beziehung zwischen den Zuständen der ersten und zweiten Schieberegistereinrichtung (184, 164) bestimmt;

worin die besagte Einrichtung auf den Ausgangszustand der ersten Komparatoreinrichtung (197) reagiert und die zweite Schieberegistereinrichtung (164) schnell taktet, bis die Beziehung erkannt worden ist und bei vorliegender Beziehung die erste und zweite Schieberegistereinrichtung als logische Werte entsprechend den erkannten Markierungen taktet; und

worin die Zählereinrichtung (161) die an der zweiten Schieberegistereinrichtung (164) anliegenden Taktimpulse zählt.

4. Gerät nach Anspruch 3, worin die Richtungssteuerlogik die Richtung der Bewegung der Leseeinrichtung (30) relativ zu dem Meßteil (1) aufgrund aufeinanderfolgender Zustände der Sensoren (30a) erkennt und in Abhängigkeit von der erkannten Bewegungsrichtung die Richtung ändert, in welcher die Zähleinrichtung (161) zählt.

5. Gerät nach Anspruch 3 oder 4, worin bei Bestehen einer Beziehung zwischen den Zuständen in der ersten und zweiten Schieberegistereinrichtung (184, 164) die zweite Schieberegistereinrichtung (164) einen dem nächsten zu lesenden Element entsprechenden logischen Wert ausgibt, die besagte zweite Komparatoreinrichtung (180) ermittelt, ob der ein vom Band gelesenes Element repräsentierende eingelesene logische Wert mit dem erwarteten Wert übereinstimmt;

und worin die Fehlermeldungslogik:

(a) bei vorliegender Beziehung zwischen den Zuständen in der ersten und zweiten Schieberegistereinrichtung (184, 164) den logischen Wert an die erste Schieberegistereinrichtung (184) weitergibt und die erste und die zweite Schieberegistereinrichtung freigibt, so daß sie getaktet werden können;

(b) beim ersten Anzeichen, daß keine Beziehung zwischen den Zuständen in der ersten und zweiten Schieberegistereinrichtung (184, 164) vorliegt, einen logischen Wert an die erste Schieberegistereinrichtung (184) weitergibt, der dem erwarteten gelesenen Element entspricht, die erste und zweite Schieberegistereinrichtung (184, 164) freigibt, so daß sie getaktet werden können und die fehleraktivierte Zählereinrichtung freigibt, 50 daß sie die anliegenden logischen Werte bis zum Ende des besagten Zählintervalles hochzählt; und

(c) bei einem zweiten Anzeichen, daß keine Beziehung zwischen den Zuständen in der ersten und zweiten Schieberegistereinrichtung (184, 164) innerhalb des besagten Zählintervalles besteht, ein Zurücksetzen der ersten und zweiten Schieberegistereinrichtung (184, 164) bewirkt.

6. Gerät nach einem der vorangehenden Ansprüche, worin durch Markierungen und Leerräume wenigstens eine Positionierungsspur definiert ist, so daß doppelte Kodierspuren entstehen; eine Beleuchtungseinrichtung (31) die Kodierspuren beleuchtet; ein Satz (30) von Fotosensoren (30a) ein lokales Muster mit wenigstens drei Ausgängen bildet; eine Analogrechnereinheit (8) die Ausgangssignale der Fotosensoren in verschiedenen Kanälen aufbereitet; eine Spitzenwert-Erfassungseinrichtung (35) für die aufbereiteten Signale das höchste Signal über eine Abschwächeeinrichtung (36) an eine Komparatoreinrichtung (34) weiterleitet, die so aufgebaut ist, daß Signale in der Nähe eines Höchstwertes als logisch 1 weitergeleitet werden und Signale mit einem etwas niedrigeren Wert als logisch 0 weitergeleitet werden; eine Stromquelleneinrichtung (38), gesteuert von einem Signal von der Spitzenwert-Erfassungseinrichtung (35), die Helligkeit der Beleuchtungseinrichtung (31) regelt; eine Zeitgeber- und Steuerlogikeinrichtung (39), die Stromquelleneinrichtung (38) pulst, um gepulstes Licht mit der Beleuchtungseinrichtung zu erzeugen; und eine Ausgangsgattereinrichtung (37), die mit Taktimpulsen von der Zeitgeber- und Steuerlogikeinrichtung (39) gesteuert wird, die logische Werte empfängt, die den Fotosensor-Zuständen und einem Data-ready-Befehl entsprechen.

7. Gerät nach einem der Ansprüche 1 bis 6, worin die Zustände jeder Sequenz einen Binärkode definieren, in welchem jeder Zustand sich von seinem Nachbarzustand unterscheidet, so daß ein Übergang zwischen einem Paar benachbarter Zustände den logischen Wert einer Markierung definiert, die Positionen in der Zustandssequenz definiert, zwischen welchen der Übergang stattgefunden hat, und die Richtung definiert, in welcher das Meßteil (1) bewegt wurde, bei dem die Steuerlogik mit einem Zustandsregister für den aktuellen lokalen Zustand und einem Zustandsregister für den letzten lokalen Zustand versehen ist, in welche die abgetasteten Zustände paarweise eingespeichert werden; bei dem die Werte im Zustandsregister für den aktuellen und für den letzten lokalen Zustand an die besagte Dekodiereinrichtung (164) weitergereicht werden, die dazu dient, die lokalen Zustände zu dekodieren und Ausgangssignale zu erzeugen, die definieren, ob die aufeinanderfolgenden lokalen Zustände einen gültigen Übergang zwischen den lokalen Zuständen definieren, und die einen Index innerhalb der Zustandssequenz definieren, die Richtung der Bewegung des Meßteiles (1) definieren, und die die Markierung definieren, die diesem Übergang entspricht.

8. Gerät nach Anspruch 7, worin die Dekodierlogik

(a) vorwärts und rückwärts die Übergänge in einer gelesenen Sequenz zählt und ein Differenzausgangssignal erzeugt, das der Richtung und dem zurückgelegten Weg des Meßteils (1) entspricht;

(b) die Übergänge mit logisch 1 und logisch 0 der Markierung zählt und einen dekodierten absoluten Markierungswert ausgibt, der von der Differenz der besagten Zahlenwerte abhängt; und

(c) ein Flag setzt, wenn ein Fehler in einer abgetasteten lokalen Zustandssequenz auftritt.

9. Gerät nach Anspruch 8, worin die Dekodierlogik Flags setzt, wenn die Wahrscheinlichkeit ein Halb ist, daß die lokale Zustandssequenz korrekt dekodiert worden ist, wobei die logischen Werte, die der erwarteten Markierung entsprechen, an die Speichereinrichtung (184) weitergeleitet werden, ohne daß ein Fehler-Flag gesetzt wurde.

10. Gerät nach einem der Ansprüche 1 bis 9, worin die Dekodierlogik eine lokale Zustandszahl ausgibt, die der Position des Meßteils innerhalb einer momentan abgetasteten Markierung entspricht, wobei die Zustandszahl dazu verwendet werden kann, die Feinposition des Meßteils zwischen bekannten Markierungen zu bestimmen.