DE3650232T2 - Rechnersteuerung mit Verzweigung in einem einzigen Zyklus. - Google Patents

Description

• Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zum Verarbeiten von Befehlen für einen digitalen Rechner und insbesondere zum Verarbeiten von Verzweigungsbefehlen in einer Pipeline, wobei nur der einzelne Zyklus verwendet wird, der in der Pipeline einem Befehl zugeordnet ist, ohne daß eine Verzweigungsvorhersage oder eine komplexe Schaltung erforderlich ist.
Hintergrund der Erfindung
• Rechner mit reduziertem Befehlssatz (RISC) bedienen sich der Vorteile eines einfachen Dekodierens und der Pipeline-Abarbeitung von Befehlen. Verzweigungsbefehle sind in einem Rechner zum Steuern des Befehlsflusses vonnöten. Ein Verzweigungsbefehl in einem Pipeline-Rechner verzögert normalerweise die Pipeline-Abarbeitung bis der Befehl an der Stelle, an die der Verzweigungsbefehl die Steuerung übertragen hat, d.h. an der "Verzweigungsadresse", abgerufen wird. Somit behindern diese Befehle den normalen Fließbandablauf der Befehle. Aus dem Stand der Technik sind aufwendige Verfahren bekannt, die die Auswirkungen von Verzweigungen verzögern, sogenannte "verzögerte Verzweigungen", oder Verzweigungen im voraus bestimmen und falsche Vorausbestimmungen korrigieren oder mehrere Befehle abrufen, bis die Richtung der Verzweigung bekannt ist.
• Ein solches Verfahren zum Verzögern der Auswirkungen von Verzweigungen ist in Computer Design, Bd. 24, Nr. 7, Juli 1985, S. 111-117, Littleton, Massachussetts, USA, B. Case: "Building blocks yield fast 32-bit RISC machines" offenbart.
• Da die meisten dieser Verfahren für eine RISC-Architektur zu komplex sind, wird hierfür die verzögerte Verzweigung gewählt; die verzögerte Verzweigung ermöglicht es RISC-Geräten stets den (physisch) nächsten Befehl während des Abarbeitens des gegenwärtigen Befehls abzurufen. Da die meisten RISC- Geräte das Fließbandverarbeiten von Befehlen verwenden, sind im Stand der Technik beim verzögerten Verzweigen zwei Befehlsprozessortaktzyklen zum Ausführen eines Verzweigungsbefehls erforderlich. Dies unterbricht die Befehls-Pipeline. Um diese Unterbrechungen zu eliminieren, wurden in den Stand der Technik komplexe Schaltungen eingeführt. Da Verzweigungsbefehle in einem Befehlsfluß häufig vorkommen, waren herkömmliche Rechner langsamer und komplexer als erwünscht.
• Da Subroutinen-, Interrupt- und Trap-Routinenaufrufvorgänge in ähnlicher Weise Verzweigungen erfordern, treten die Zeitverluste, die bei den bekannten RISC-Geräten erzeugt werden, auch bei diesen häufig vorkommenden Prozeduren auf. Dementsprechend besteht ein Bedarf an einem Befehlsprozessor, der zur Verwendung in einem RISC-Gerät geeignet ist und Verzweigungen in einem einzigen Zyklus durchführt und somit die Befehls-Pipeline nicht unterbricht, während er eine vollkommen genaue Verzweigungsvorhersage ermöglicht, ohne komplexe Schaltungen zu erfordern.
• Die Prozessorsteuerschaltung und die Verfahren gemäß der Erfindung sind in den unabhängigen Patentansprüchen dargelegt.
• Der zu beschreibende Befehlsprozessor weist einen Programmzähler zur Verwendung in einem Pipeline-RISC-Gerät auf, bei dem die Verzweigungsbefehle ein Bit enthalten, das in einem Allzweckregister anstatt in einem Bedingungscoderegister gespeichert ist, wodurch es möglich ist, die Verzweigungsbedingung als normalen Befehlsoperanden anstatt als einen Sonderfall innerhalb des Bedingungscoderegisters zu behandeln. Während des Dekodierzyklus des Verzweigungsbefehls wird das Bedingungsbit abgerufen und die "Verzweigungszieladresset wird je nach der Art des abzuarbeitenden Verzweigungsbefehls von einem separaten Relativadressenaddierer berechnet oder aus einem Register abgerufen.
• Zu Beginn des Abarbeitungszyklus des Verzweigungsbefehls steuern das Bedingungsbit und die Zieladresse, welcher Befehl abgerufen werden soll, wobei die Verzweigung nicht erfolgt, bis der nachfolgende Befehl abgearbeitet ist. Diese Steuerung erfolgt durch einen Multiplexer. Auf diese Weise ist kein Ersetzen des Befehls, der dem Verzweigungsbefehl in der Pipeline physisch unmittelbar folgt, erforderlich und die Pipeline kann somit mit der maximalen Geschwindigkeit ohne Unterbrechung arbeiten. Dementsprechend erfolgt die Verzweigung innerhalb des zugeordneten Einzelzyklus der Pipeline.
• Ein Rechner, der diesen Prozessor aufweist, führt ferner problemlos Sonderverarbeitungsvorgänge zum Aufrufen von Subroutinen, Interrupts und Trap-Routinen durch.
Kurzbeschreibung der Zeichnungen
• Fig. 1 ist ein Blockschaltbild eines Befehlsprozessors, der eine erfindungsgemäße Programmzählereinheit aufweist, die eine Ein-Zyklus-Verzweigung ermöglicht;
• Fig. 2 ist ein Zeitsteuerungsdiagramm der Pipeline-Stufen während der Verarbeitung eines Verzweigungsbefehls durch den erfindungsgemäßen Befehlsprozessor; und
• Fig. 3 ist ein mehrteiliges Zeitsteuerungsdiagramm der Pipeline-Stufen während der Abarbeitung einer Interrupt-Routine durch den Befehlsprozessor und während der Rückkehr aus der Interrupt-Routine.
Detaillierte Beschreibung des bevorzugten Ausführungsbeispiels
• Ein Programmzählerteil 10 einer digitalen Prozessorsteuerung mit der erfindungsgemäßen Ein-Zyklus-Verzweigungsfähigkeit ist als Blockschaltbild in Fig. 1 dargestellt. Ein nicht in Fig. 1 dargestelltes Befehlsregister enthält den Befehl, der gegenwärtig von dem Prozessor 10 abgearbeitet wird. Verlangt dieser Befehl die Ausführung einer Verzweigung, wird eine Verzweigungsbedingung an einer vorbestimmten Bitposition in einem in Fig. 1 nicht dargestellten Allzweckregister gespeichert, wo sie von dem Prozessor 10 als Befehlsoperand behandelt wird. Während des Befehlsdekodierungszyklus des Prozessors 10 wird, wenn eine Verzweigung dekodiert wird, die Verzweigungsbedingung aus dem Allzweckregister rückgewonnen und während des Befehlsausführungszyklus des Prozessors 10 verwendet. Die Verzweigungsbedingung und eine im folgenden beschriebene Zieladresse dienen zur Bestimmung des Speicherplatzes des von dem Prozessor 10 als nächstes zu verarbeitenden Befehls. Die in Fig. 4 dargestellte einfache Logik ermöglicht einen unterbrechungsfreien Betrieb einer Befehls- Pipeline selbst wenn ein Befehl eine bedingte Verzweigung verlangt.
• Der Prozessor 10 führt Verzweigungsbefehle aus, die eines von drei Verzweigungszielen angeben können, nämlich eine "relative oder absolute Verzweigungsadresse", eine "indirekte Verzweigungsadresse" oder eine "Trap-Adresse". Eine vierte, die "Fortsetzungsadresse" ist lediglich diejenige des nächstfolgenden Befehls, der abgearbeitet wird, wenn keine Verzweigung erfolgt. Die in Fig. 1 dargestellten Pfade zeigen nur den Datenfluß zwischen den angegebenen Elementen und können mehrere Signale parallel leiten. Es sind ferner Steuersignalpfade erforderlich, wie für den Fachmann auf diesem Gebiet ersichtlich, jedoch sind diese nicht in Fig. 1 dargestellt, da dem Fachmann bekannt ist, wie diese Elemente zu steuern sind.
• Wie in Fig. 1 dargestellt, weist der Prozessor 10 eine Verzweigungszieladressen(-BRN TGT-)multiplexer-/registereinrichtung 12 auf, die aus einer nicht in Fig. 1 dargestellten Allzweckregisterdatei über einen Datenpfad 14 eine Adresse empfängt, welche die Stelle, die sogenannte "indirekte Verzweigungsadresse", enthält, zu der die Verzweigung durch den Prozessor 10 durchgeführt werden soll. Eine zweite Art der Verzweigungsadressen, die sogenannte "relative oder absolute Verzweigungsadresse" wird durch einen Addierer 16 bestimmt, der an einem ersten Eingang über einen Datenpfad 18 einen Verzweigungsverschiebungswert von dem Befehlsregister empfängt. Dieser Wert kann zu der Adresse des gegenwärtig ausgeführten Befehls hinzuaddiert werden, der an einem zweiten Eingang des Addierers 16 über einen Datenpfad 20 empfangen wird, wodurch die relative Verzweigungsadresse erzeugt wird. Sollte keine Addition erfolgen, erzeugt der Addierer 16 nur die Verzweigungsverschiebungsadresse, wodurch die absolute Verzweigungsadresse entsteht. Die von dem Addierer 16 erzeugte Adresse wird über den Datenpfad 22 zu einem zweiten Eingang des BRN-TGT-Multiplexer/Registers 12 geleitet.
• Die von dem BRN-TGT-Multiplexer/Register 12 gewählte Verzweigungszieladresse, die durch ein von dem Prozessor 10 entsprechend dem vom Prozessor 10 ausgeführten Verzweigungsbefehl erzeugtes Steuersignal bestimmt ist, wird an einem Ausgang desselben erzeugt und über den Datenpfad 24 einem ersten Eingang eines Multiplexers (MUX) 26 zugeführt, dessen Ausgangsanschluß über einen Datenpfad 28 mit einem Eingangsanschluß eines Befehls-Cache 30 verbunden ist. Der Befehls- Cache 30 enthält einen Satz von Speicherplätzen, 512 bei dem bevorzugten Ausführungsbeispiel, zum Speichern von Sätzen zusammenhängender Befehle, die einen Teil des gegenwärtig von dem Prozessor 10 abgearbeiteten programms darstellen. Das Anlegen einer Adresse an den Eingangsanschluß des Caches 30 bewirkt, daß die an dieser Stelle gespeicherte Adresse dem Befehlsregister des Prozessors 10 zugeführt wird, um so der nächste vom Prozessor auszuführende Befehl zu werden.
• Die von dem MUX 26 erzeugte Adresse wird ebenfalls von einem Programmzähler(-PC)-Stackregister 32 empfangen, das aufweist: ein Dekodier-PC-Register 34, dem über den Datenpfad 28 die vom MUX 26 erzeugte Adresse zugeführt wird, ein Ausführungs-PC-Register 36, dem über den Datenpfad 38 der Inhalt des Dekodier-PC-Registers 34 zugeführt wird, und ein Speicher-PC-Register 40, dem über einen Datenpfad 42 der Inhalt des Ausführungs-PC-Registers 36 zugeführt wird. Das PC-Stackregister 32 verwendet eine vierstufige Befehlsadressenpipeline, wie im folgenden in Zusammenhang mit Fig. 2 beschrieben.
• Die von dem MUX 26 erzeugte Adresse wird ferner von einem Adresseninkrementierer (+1) 44 empfangen, der an einem Ausgang die über den Datenpfad 28 an ihn angelegte und um 1 inkrementierte Adresse, d.h. die Fortsetzungsadresse, erzeugt. Ein Programmzähler(-PROG CNT)register 46 empfängt die vom Inkrementierer 44 erzeugte Fortsetzungsadresse über den Datenpfad 48 und speichert diese Adresse. Die Fortsetzungsadresse wird an einem Ausgang des PROG-CNT-Registers 46 erzeugt und über den Datenpfad 20 dem zweiten Eingang des Addierers 16 und einem zweiten Eingang des MUX 26 zugeführt.
• Der MUX 26 empfängt ein auf der zuvor beschriebenen Verzweigungsbedingung basierendes Steuersignal, um zu bestimmen, ob die auf dem Datenpfad 24 angelegte Verzweigungszieladresse oder die auf dem Datenpfad 20 angelegte Fortsetzungsadresse an den Befehls-Cache 30 zum Abrufen des nächsten von dem Prozessor 10 auszuführenden Befehls angelegt wird. Ein Befehl, der eine Verzweigung verlangt, wird von dem Prozessor 10 derart verarbeitet, daß die Verzweigung nicht eintritt, bis der dem Verzweigungsbefehl folgende Befehl abgearbeitet ist. Auf diese Weise arbeitet die von der PC-Stack-Pipeline 32 implementierte Befehls-Pipeline ohne Unterbrechung, selbst wenn ein Verzweigungsbefehl in die Pipeline eintritt, da ein Ersetzen des dem Verzweigungsbefehl normalerweise folgenden Befehls in der Pipeline nicht erforderlich ist. Daher erfolgt die Verzweigung innerhalb des einen zugeordneten Zyklus der Pipeline, wie im folgenden in Zusammenhang mit Fig. 2 beschrieben.
• Der erfindungsgemäße Prozessor 10 verwendet eine vierstufige Pipeline, bestehend aus einer Befehlsabrufstufe, einer Befehlsdekodierstufe, einer Befehlsausführungsstufe und einer Datenspeicherstufe. Die verschiedenen Stufen der vom Prozessor 10 verwendeten Befehls-Pipeline sind in Fig. 2 dargestellt, welche die Ausführung eines Verzweigungsbefehls zeigt.
• Durch Verwenden des sogenannten Verfahrens der "verzögerten Verzweigung" kann der Prozessor 10 die Ausführung eines Verzweigungsbefehls innerhalb eines einzigen Prozessorzyklus durchführen, ohne daß eine komplexe Logikschaltung erforderlich wäre. Der Abstand zwischen den vertikalen gestrichelten Linien in Fig. 2 entspricht einem einzelnen Prozessorzyklus, wobei jeder Zyklus die gleiche Dauer hat. Von t&sub0; bis t&sub1; erstreckt sich während des ersten Zyklus des Prozessors 10 "BRANCH 1", bei dem ein Verzweigungsbefehl aus dem Befehls- Cache 30 abgerufen und in dem Befehlsregister des Prozessors 10 gespeichert wird. Von t&sub1; bis t&sub2; erstreckt sich während des zweiten Zyklus des Prozessors 10 "BRANCH 2", bei dem der in dem Befehlsregister gespeicherte Befehl dekodiert wird. Die von dem Befehl erforderte Verzweigungsbedingung wird aus dem zuvor beschriebenen Allzweckregister rückgewonnen und die von dem Befehl spezifizierte Verzweigungszieladresse wird wie zuvor beschrieben ermittelt und über den Datenbus 24 dem ersten Eingang des MUX 26 zugeleitet.
• Während des sich von t&sub2; bis t&sub3; erstreckenden Ausführungszyklus "BRANCH 3" des Verzweigungsbefehls bewirkt die Bedingung, daß der Prozessor 10 ein Steuersignal erzeugt, das seinerseits den MUX 26 veranlaßt, entweder die Verzweigungszieladresse oder die Fortsetzungsadresse zur Weiterleitung an den Befehls-Cache 30 auszuwählen, um diese zum Abrufen des nächsten (logischen) Befehls zu verwenden. Während des Rückspeicherzyklus, der sich von t&sub3; bis t&sub4; erstreckt, befindet sich der dem Verzweigungsbefehl (physisch) nachfolgende Befehl in der Ausführungsstufe des Prozessors 10.
• Wie in Fig. 2 dargestellt, folgt dem Verzweigungsbefehl physisch ein Verzweigungsverzögerungsbefehl "DELAY", der stets ausgeführt wird; die Verzweigung selbst erfolgt erst nach dem Verzweigungsverzögerungsbefehl, woraufhin der Befehl "TARGET", zu dem der Verzweigungsbefehl überleitet, ausgeführt wird. Auf diese Weise kann der Prozessor 10 stets den nächsten Befehl während des Ausführens des gegenwärtigen Befehls abrufen, d.h., er kann in einem Pipeline-Modus arbeiten, ohne die Pipeline unterbrechen oder das Abrufen eines Befehls rückgängig machen zu müssen. Fig. 2 zeigt, daß der Prozessor 10 während des zweiten Zyklus "DELAY 1" den Befehl aus dem Cache 30 abruft, der dem Verzweigungsbefehl, dessen Abruf-, Dekodierungs-, Ausführungs- und Speicherzyklen gerade beschrieben wurden, physisch folgt. Dieser Befehl belegt somit die Stufe in der Pipeline, die dem vorangehenden Verzweigungsbefehl unmittelbar folgt. Daher erfolgen die Dekodierungs-, Ausführungs- und Speicherzyklen des Verzweigungsverzögerungsbefehls "DELAY 2", "DELAY 3" und "DELAY 4" während des dritten, vierten und fünften Zyklus des Prozessors 10, wie in Fig. 2 dargestellt.
• Der Befehl "TARGET", auf den die Steuerung durch den Verzweigungsbefehl übergeht, belegt die Stufe in der Pipeline, die dem Verzögerungsbefehl unmittelbar folgt, wie in Fig. 2 dargestellt. Daher erfolgen die Abruf-, Dekodierungs-, Ausführungs- und Speicherzyklen des TARGET-Befehls "TARGET 1", "TARGET 2", "TARGET 3" und "TARGET 4" während des vierten, fünften, sechsten und siebten Zyklus des Prozessors 10, wie in Fig. 2 dargestellt. Die Reihenverbindung des Dekodier-PC- Registers 34, des Ausführungs-PC-Registers 36 und des Speicher-PC-Registers 40, die mit den Intervallen t&sub0;, t&sub1;, ..., t&sub6; getaktet sind, implementieren die zuvor beschriebene Pipeline, durch Speichern der Adressen der Befehle, die den entsprechenden Pipeline-Stufen zugeordnet sind.
• Der erfindungsgemäße Prozessor 10 kann eine Verzweigung, die von einem Subroutinenaufrufbefehl gefordert ist, ausführen, indem er eine Modifizierung des zuvor in Zusammenhang mit Fig. 2 beschriebenen Verzweigungsverzögerungsverfahrens verwendet. Der Subroutinenaufrufbefehl wird während des von t&sub0; bis t&sub1; dauernden ersten Zyklus des Prozessors 10, der in Fig. 2 mit "BRANCH 1" bezeichnet ist, aus dem Cache 30 abgerufen und in dem Befehlsregister gespeichert.Während des zweiten Zyklus des Prozessors 10, "BRANCH 2", wird der Subroutinenaufrufbefehl dekodiert und es wird der Inhalt des PROG-CNT-Registers 46 auf dem Datenpfad 20 erzeugt und über den MUX 26 auf dem Datenpfad 28 in eine in Fig. 1 nicht dargestellte Datenpfad-Pipeline geleitet. Während des dritten Zyklus des Prozessors 10, "BRANCH 3", wird der Inhalt des PROG-CNT-Registers 46 in einer in Fig. 2 nicht dargestellten, Arithmetik-Logik-Einheit des Prozessors 10 um vier inkrementiert, um eine Adresse für die Rückkehr aus der Subroutine zu bilden. Während des vierten Zyklus des Prozessors 10, "BRANCH 4", wird die Rückkehradresse in einem Allzweckregister gespeichert. In allen anderen Belangen entspricht das Verfahren zum Ausführen eines Subroutinenaufrufbefehls der vohergehenden Beschreibung in Zusammenhang mit Fig. 2 in bezug auf das Ausführen eines Verzweigungsbefehls wobei der Befehl "TARGET", an den die Steuerung aufgrund des Subroutinenaufrufbefehls übergeht, der erste Befehl der Subroutine ist.
• Da der erfindungsgemäße Prozessor 10 in der Lage ist, Interrupts und Traps zu verarbeiten, muß spezielles Augenmerk auf das Auftreten eines Interrupts oder Traps zwischen einem Verzweigungs- oder Subroutinenaufrufbefehl und einem diesem folgenden Verzweigungsverzögerungsbefehl gelegt werden. In diesem Fall muß der Prozessor 10 veranlassen, daß der Verzweigungsverzögerungsbefehl nach der Rückkehr aus der Interrupt- oder Trap-Routine zusätzlich zum Target-Befehl, an den die Steuerung durch den Verzweigungs- oder Aufrufbefehl übergeht, ausgeführt wird. Um dieses Ergebnis bei der Rückkehr aus einer Interrupt- oder Trap-Routine sicherzustellen, muß der Prozessor 10 zwei Verzweigungen durchführen: eine erste Verzweigung bewirkt die Ausführung des Verzweigungsverzögerungsbefehls, die durch das Auftreten des Interrupts oder des Traps verhindert wurde, und eine zweite Verzweigung, die das Ausführen des Target-Befehls bewirkt, der dem Verzweigungsverzögerungsbefehl folgte.
• Die verschiedenen Stufen der Befehls-Pipeline, die von dem Prozessor 10 zur Ausführung einer Interrupt- oder Trap-Routine, die zwischen einem Verzweigungs- oder einem Subroutinenaufrufbefehl und dem diesem folgenden Verzweigungsverzögerungsbefehl auftritt, sind in Fig. 3A dargestellt. Die von dem Prozessor 10 für die Rückkehr aus der Interrupt- oder Trap-Routine verwendeten Pipeline-Stufen sind in Fig. 3B dargestellt. Fig. 3A stellt den Betrieb des Prozessors 10 beim Auftreten eines Interrupts zum Zeitpunkt t&sub1; dar. Modifikationen des letzteren Vorgangs werden hierin nicht beschrieben, da sie vom Fachmann vorgenommen werden können. Zu Zwecken der Darstellung ist das Abrufen eines Schiebebefehls (SHIFT) aus dem Befehls-Cache 30 in dem vorhergehenden Zyklus, der sich von t&sub0; bis t&sub1; erstreckt, dargestellt. Die Pipeline enthält ferner, zu Zwecken der Illustration, einen Sprungbefehl (JUMP), dem ein Addierbefehl (ADD) folgt, welchem wiederum der Schiebebefehl (SHIFT) folgt. Da der Sprungbefehl (JUMP) kurz vor dem Auftreten des Interrupts ausgeführt wurde und der Addier- (ADD) sowie der Schiebebefehl (SHIFT) noch auszuführen waren, muß der Prozessor 10 aus der Interrupt-Routine zurückkehren und anschließend den Addier- und den Schiebebefehl ausführen. Die Adressen dieser Befehle müssen vor dem Übergang zur Interrupt-Routine gespeichert werden. Dementsprechend ist in Fig. 3A dargestellt, daß ein Befehl "SAVE-PC-JUMP" während des Zyklus von t&sub1; bis t&sub2; nach dem Auftreten des Interrupts abgerufen wird. Die bewirkt, daß der Prozessor 10 die Adresse des Verzweigungsverzögerungsbefehls, nämlich des Addierbefehls speichert, der während des auf den Interrupt folgenden Zyklus von t&sub1; bis t&sub2; abzuarbeiten gewesen wäre. Der Inhalt des Ausführungs-PC-Registerbereichs 36 (Fig. 1) des PC-Stackregisters 32 wird dementsprechend gespeichert. Ferner bewirkt der Befehl "SAVE-PC-JUMP", daß der Prozessor 10 den Inhalt des BRN-TGT-Multiplexers/Registers 12 auf den Datenpfad 24 und über den MUX 26 auf den Datenpfad 28 und von dort zum Befehls-Cache 30 leitet. Dieser Inhalt ist die Adresse des ersten Befehls der Interrupt-Routine. Wie in Fig. 3A dargestellt, ruft der Prozessor 10 während des Zyklus von t&sub1; bis t&sub2; einen Befehl "SAVE-PC" ab, der den Prozessor 10 veranlaßt, die Adresse des Target-Befehls, nämlich des Schiebebefehls zu speichern, der normalerweise dem Addierbefehl gefolgt wäre. Der erste Befehl der Interrupt-Routine, der in Fig. 3A als "INTERRUPT HANDLER" bezeichnet ist, wird sodann vom Prozessor 10 während des Zyklus von t&sub0; bis t&sub1; abgerufen.
• Das Dekodieren und das Ausführen des Schiebe- und des Addierbefehls wird dementsprechend abgebrochen, wie in Fig. 3A durch die Bezeichnungen "(ADD)" und "(SHIFT)" in den Dekodier- und der Ausführungsstufen angegeben. In den nachfolgenden Speicherstufen bewirken die Befehle "SAVE-PC-JUMP" und "SAVE-PC", daß der Prozessor 10 die Adressen des Addierbefehls und des Schiebebefehls speichert, wie in Fig. 3A angegeben.
• Wie in Fig. 3B dargestellt, wird die Interrupt-Routine abgeschlossen, indem der Prozessor 10 veranlaßt wird, zwei Indirekt-Sprung-Befehle (JUMP INDIRECT) abzurufen, die gemäß Fig. 3B während der Zyklen von t&sub0;' bis t&sub1;' und t&sub1;' bis t&sub2;' dekodiert werden. Zur Rückkehr aus der Interrupt-Routine führt der Prozessor 10 einen indirekten Sprung über den, wie zuvor in Zusammenhang mit Fig. 3A beschrieben, durch den Befehl "SAVE-PC" gespeicherten Wert durch und ruft dementsprechend den Addierbefehl während des Zyklus von t&sub1;' bis t&sub2;' aus dem Befehls-Cache 30 ab und führt einen indirekten Sprung über den durch den Befehl "SAVE-PC-JUMP" gespeicherten Wert durch und ruft dementsprechend den Addierbefehl während des Zyklus von t&sub2;' bis t&sub3;' aus dem Befehls-Cache 30 ab, wie in Fig. 3B dargestellt. Somit führt der Prozessor 10 diese Befehle entsprechend der vor dem Auftreten des Interrupts gegebenen Reihenfolge ihres Auftretens in der Pipeline aus.

Claims (8)

1. Digitale Befehlsprozessorsteuerungsschaltung, die derart ausgebildet ist, daß sie in einem einzigen Zyklus zyklisch Befehle aus einem mehrere Mehrbit-Verzweigungsbefehle enthaltenden Befehlssatz ausführt, wobei die Befehle in einem Befehls-Cache (30) gespeichert sind, der mehrere Befehlsspeicherplätze mit jeweils einem Designator aufweist, mit:

- einem Befehlsregister zum Empfangen eines Befehls des Befehlssatzes von dem Befehls-Cache;

- einem Befehlsdekodierer zum Empfangen eines Befehls des Befehlssatzes von dem Befehlsregister;

- einer Programmzählereinrichtung (46, 44) zum Erzeugen von Signalen, welche die nächste Befehlsadresse in dem Cache (30) angeben, mit der fortgefahren werden soll;

- einer Verzweigungszieladressenerzeugungseinrichtung mit einer Addiereinrichtung (16), die auf den Ausgang (20) der Programmzählereinrichtung (46, 44) und ein vorbestimmtes Verzweigungsverschiebungssignal (18) reagiert, um die arithmetische Kombination dieser Signale als relative oder absolute Verzweigungsadresse an einem ihrer Ausgänge (22) zu erzeugen;

ferner gekennzeichnet durch:

- eine erste Multiplexereinrichtung (26), deren erster Eingang zum Empfang des Ausgangs der Addiereinrichtung (16) und deren zweiter Eingang zum Empfang des Ausgangs der Programmzählereinrichtung (46, 44) verbunden ist und die derart aufgebaut ist, daß sie einen der Eingänge in Reaktion auf ein erstes Steuersignal wahlweise mit einem Ausgang verbindet, der zum Abrufen eines Befehls aus dem Befehls-Cache (30) verbunden ist;

- eine zweite Multiplexereinrichtung (12), deren erster Eingang mit dem Ausgang (22) des Addierers (16) verbunden ist, deren zweiter Eingang zum Empfang von Signalen (14) verbunden ist, die eine durch die Verzweigungsbefehle angegebene indirekte Verzweigungsadresse angeben, und die derart aufgebaut ist, daß sie einen dieser Eingänge in Reaktion auf ein zweites Steuersignal wahlweise mit dem ersten Eingang der ersten Multiplexereinrichtung verbindet;

wobei die Vorrichtung derart aufgebaut ist, daß

- das erste Steuersignal in Reaktion auf einen gerade ausgeführten dekodierten Befehl ausgegeben wird;

- das zweite Steuersignal in Reaktion auf einen gerade dekodierten Befehl ausgegeben wird;

- ein Verzögerungsbefehl, der während jedes Zyklus aus dem Befehls-Cache abgerufen wird, der unmittelbar auf den Abrufzyklus jedes der Verzweigungsbefehle folgt, das Abrufen eines Zielbefehls in Reaktion auf das Ausführen eines Verzweigungsbefehls selbst in dem Fall ermöglicht, daß der Verzweigungsbefehl eine bedingte Verzweigung verlangt.

2. Digitale Befehlsprozessorsteuerung nach Anspruch 1, gekennzeichnet durch eine Pipeline-Stackregistereinrichtung (32), die mit dem Ausgangsanschluß der ersten Multiplexereinrichtung (26) zum Speichern von wenigstens drei Signalen verbunden ist, die Befehls-Cache-Speicherplatzdesignatoren angeben, wobei jeder darin bezeichnete Befehl eine Stufe in einer Befehls-"Pipeline" einnimmt, zum Erzeugen von Signalen, die den darin gespeicherten Inhalt angeben und zum Aktualisieren der darin gespeicherten Speicherplatzdesignatoren, derart, daß der von dem ersten Multiplexer (26) während des vorherigen Zyklus des Befehlsprozessors geführte Befehls-Cache-Speicherplatzdesignator den Inhalt eines ersten Speicherplatzes desselben ersetzt, der in dem ersten Speicherplatz gespeicherte Befehls-Cache-Speicherplatzdesignator den Inhalt eines zweiten Speicherplatzes ersetzt und der in dem zweiten Speicherplatz gespeicherte Befehls-Cache- Speicherplatzdesignator den Inhalt eines dritten Speicherplatzes ersetzt.

3. Digitaler Befehlsprozessor nach Anspruch 2, dadurch gekennzeichnet, daß die Pipeline-Stackregistereinrichtung (32) aufweist: ein erstes getaktetes Register (34) mit einem Eingangsanschluß, der mit dem Ausgangsanschluß der ersten Multiplexereinrichtung (26) verbunden ist, und einem Ausgangsanschluß, ein zweites getaktetes Register (36) mit einem Eingangsanschluß, der mit dem Ausgangsanschluß des ersten Registers verbunden ist, und einem Ausgangsanschluß, und einem dritten Register (40) mit einem Eingangsanschluß, der mit dem Ausgangsanschluß des zweiten Registers verbunden ist.

4. Verfahren zum Durchführen von Verzweigungen in einem Zyklus einer digitalen Befehlsprozessorsteuerung mit einer Befehls-Pipeline und einem Programmzähler, die zyklisch Befehle aus einem Befehlssatz ausführt, die einen "Verzweigungsverzögerungs"-Befehl und mehrere Verzweigungsbefehle einschließen, die jeweils eine "Verzweigungsbedingung" angeben, wobei die Befehle in einem Befehls-Cache gespeichert sind, der mehrere jeweils mit einem Designator versehene Speicherplätze aufweist, wobei das Verfahren die folgenden Schritte aufweist:

(a) Abrufen eines Verzweigungsbefehls aus dem Cache von einem durch den Inhalt des Programmzählers spezifizierten Speicherplatz-Designator und Plazieren des Befehls in die Befehls-Pipeline;

(b) während des nächstfolgenden Zyklus, Dekodieren des in der Befehls-Pipeline gespeicherten Verzweigungsbefehls, Abrufen des Verzweigungsverzögerungsbefehls aus dem Cache und Plazieren des Verzweigungsverzögerungsbefehls in die Befehls-Pipeline;

(c) Zwischenspeichern der durch den Verzweigungsbefehl angegebenen Verzweigungsbedingung;

(d) Wählen einer Verzweigungszieladresse aus einer indirekten, relativen und absoluten Verzweigungsadresse, basierend auf im Dekodierschritt (b) erzeugten Informationen;

(e) Abrufen eines Befehls von einem Speicherplatz in dem Cache, der aus der im Schritt (d) bestimmten Verzweigungszieladresse und dem Inhalt des Programmzählers ausgewählt ist, basierend auf der im Schritt (c) zwischengespeicherten Verzweigungsbedingung, und Plazieren eines abgerufenen Befehls in die Befehls-Pipeline während eines Zyklus, der demjenigen Zyklus unmittelbar folgt, in dem der Verzweigungsverzögerungsbefehl in die Befehls-Pipeline plaziert wurde; und

(f) Ersetzen des Inhalts des Programmzählers durch die zum Abrufen des Befehls im Schritt (a) verwendete, jedoch um eins inkrementierte Adresse.

5. Ein-Zyklus-Verzweigungsverfahren nach Anspruch 4, ferner mit einem Verfahren zum Aufrufen einer Prozedur in einem Zyklus, wobei die Befehle eines Befehlssatzes ferner einen Prozeduraufrufbefehl einschließen, wobei der Schritt (a) den Abruf des Prozeduraufrufbefehls verlangt, und wobei das Verfahren ferner die folgenden Schritte aufweist:

(g) Bestimmen einer Aufruf-Rückkehradresse, basierend auf im Dekodierschritt (b) erzeugten Informationen und dem Inhalt des Programmzählers; und

(h) Speichern der im Schritt (g) bestimmten Aufruf-Rückkehradresse.

6. Verfahren zum Verarbeiten einer Interrupt-Routine durch eine digitale Befehlsprozessorsteuerung mit einer Befehls- Pipeline, die zyklisch Befehle eines Befehlssatzes verarbeitet, welcher einen Interruptprozeduraufrufbefehl, einen "Verzweigungsverzögerungs-"Befehl und mehrere Verzweigungsbefehle umfaßt, die jeweils eine "Verzweigungsbedingung" bestimmen, wobei die Befehle in einem Befehls-Cache gespeichert sind, der mehrere jeweils mit einem Designator versehene Speicherplätze aufweist, bei dem die Interrupt-Routine zwischen einem Verzweigungsbefehl und einem Verzweigungsverzögerungsbefehl abzuarbeiten ist, wobei das Verfahren die folgenden Schritte aufweist:

(a) Zwischenspeichern eines Speicherplatz-Designators des Verzweigungsverzögerungsbefehls, der zwei Zyklen vor dem Auftreten des Interrupts in die Befehls-Pipeline plaziert wurde;

(b) Zwischenspeichern der Verzweigungszieladresse, die einen Verzweigungszielbefehl angibt, der einen Zyklus vor dem Auftreten des Interrupts in die Befehls-Pipeline plaziert wurde;

(c) Abarbeiten der Interrupt-Routine;

(d) Abrufen eines an dem im Schritt (a) zwischengespeicherten Speicherplatz-Designator befindlichen Befehls für die Pipeline vor der Rückkehr aus der Interrupt-Routine; und

(e) Abrufen der an dem im Schritt (b) gespeicherten Verzweigungszieladresse befindlichen Befehls für die Pipeline vor der Rückkehr aus der Interrupt-Routine.

7. Interrupt-Verarbeitungsverfahren nach Anspruch 6, ferner mit den folgenden Schritten;

(f) nach der Rückkehr aus der Interrupt-Routine, Abrufen eines ersten Indirektverzweigungsbefehls aus dem Cache von dem im Schritt (a) zwischengespeicherten Speicherplatz-Designator und Plazieren des Befehls in die Befehls-Pipeline; und

(g) nach der Rückkehr aus der Interrupt-Routine, Abrufen eines zweiten Indirektverzweigungsbefehls aus dem Cache von dem im Schritt (b) zwischengespeicherten Speicherplatz-Designator und Plazieren des Befehls in die Befehls-Pipeline.

8. Interrupt-Verarbeitungsverfahren nach Anspruch 7, bei dem die Befehlsprozessorsteuerung einen Programmzähler aufweist und der Abrufschritt (f) die folgenden Schritte umfaßt:

(f1) Abrufen des ersten Indirektverzweigungsbefehls aus dem Cache von dem durch den Programmzählerinhalt spezifizierten Speicherplatz-Designator und Speichern des Befehls in einem Befehlsregister;

(f2) Dekodieren des in dem Befehlsregister zwischengespeicherten Befehls;

(f3) Bestimmen einer Indirektverzweigungsadresse, basierend auf im Dekodierschritt (f2) erzeugten Informationen;

und bei dem der Abrufschritt (g) die folgenden Schritte umfaßt:

(g1) Abrufen eines Befehls von einem Speicherplatz in dem Cache, der aus der im Schritt (f3) bestimmten zweiten Indirektverzweigungsbefehlsadresse bestimmt wird; und

(g2) Ersetzen des Inhalts des Programmzählers durch die im Schritt (g1) zum Abrufen des Befehls verwendete, jedoch um eins inkrementierte Adresse.