DE3641072A1 - Verfahren und schaltungsanordnung zur frequenzmessung - Google Patents
Verfahren und schaltungsanordnung zur frequenzmessungInfo
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- G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
- G01R23/10—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage by converting frequency into a train of pulses, which are then counted, i.e. converting the signal into a square wave
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Description
Die vorliegende Erfindung bezieht sich auf ein Verfahren
zum Signalisieren des zeitlichen Verhaltens eines ersten
Signales nach dem Gattungsbegriff des Patentanspruches 1
sowie auf eine Schaltungsanordnung zur Durchführung dieses
Verfahrens. Sie bezieht sich insbesondere auf einen sich
selbst einstellenden Frequenzfühler, der als eine
Schnittstelle für Computer vorgesehen sein kann. Hierbei
soll eine digitale Darstellung der Frequenz eines
Eingangssignales vorgegeben werden. Insbesondere findet die
vorliegende Erfindung Anwendung beim digitalen
Signalisieren der Geschwindigkeit bzw. Drehzahl einer
Maschine oder Turbine über einen großen
Geschwindigkeitsbereich unter Verwendung einer kompakten
Digitaldarstellung mit hoher Auflösung.
Es ist bekannt, eine Digitaldarstellung der Frequenz eines
Eingangssignales dadurch zu erzielen, indem die Anzahl der
Zyklen des Eingangssignales über ein vorbestimmtes
Zählintervall gezählt wird. Ferner ist es bekannt, eine
Digitaldarstellung der Frequenz eines Eingangssignales
dadurch zu erzielen, indem die Anzahl von Zyklen eines
Referenzsignales gezählt wird, das innerhalb einer oder
mehrer Zyklen des Eingangssignales auftritt, wobei die
Anzahl der Zyklen des Eingangssignales durch die gezählte
Anzahl von Zyklen des Referenzsignales geteilt wird.
In der US-PS 44 85 452 ist ein Verfahren zum Messen der
Geschwindigkeit eines rotierenden Elementes über einen
ausgedehnten Meßbereich beschrieben, wobei sowohl die
Zyklen des durch einen Geschwindigkeitsfühler gemessenen
Eingangssignales und die Zyklen eines Bezugssignales über
ein Zählintervall gezählt werden, das asynchron zu dem
Bezugssignal ist. Die gezählte Anzahl von Zyklen des
Eingangssignales wird durch die gezählte Anzahl von Zyklen
des Referenzsignales dividiert. Das Eingangssignal wird in
einem Flankenzähler gezählt und das Referenzsignal wird in
zwei Zählern gezählt, die einen Intervallzähler und einen
Feinmeß- bzw. Noniuszähler umfassen. Der Flankenzähler wird
beim Beginn des Zählintervalles zurückgestellt und am Ende
des Zählintervalles abgetastet bzw. verriegelt. Der
Feinmeßzähler wird beim Beginn eines jeden
Eingangssignalzyklus zurückgestellt und zweimal abgetastet
bzw. verriegelt, wenn der Flankenzähler zurückgestellt wird
und ebenfalls wenn der Flankenzähler verriegelt wird. Der
Intervallzähler wird zum Zählen freigegeben, wenn der
Flankenzähler zurückgestellt wird und er wird gegen Zählen
gesperrt, wenn der Flankenzähler abgetastet bzw. verriegelt
wird. Die Teilung wird vorgenommen und alle Zähler werden
durch einen Maximum-Intervallzähler zurückgestellt, der
eine vorbestimmte Anzahl von Zählintervallzyklen zählt. Der
verriegelte Wert des Flankenzählers wird durch Additionen
und Subtraktionen des Intervallzähler-Wertes und der
verriegelten Werte des Feinmeßzählers dividiert, um einen
Wert proportional zu der Geschwindigkeit des rotierenden
Elementes zu erzeugen.
Ausgehend von diesem Stand der Technik ist es die Aufgabe
der vorliegenden Erfindung, eine kompakte
Digitaldarstellung der Frequenz eines Eingangssignales mit
hoher Auflösung und über einen weiten Bereich zu erzielen.
Hierbei soll die dies bewerkstelligende Einrichtung als
Schnittstelle für einen Computer geeignet sein, d. h. so
wenig wie möglich Eingangs- und Ausgangsleitungen aufweisen
und wenig Software und Bearbeitungszeit erfordern. Das
Verfahren und die Vorrichtung sollen zur
Geschwindigkeitsmessung bei Maschinen bzw. Turbinen
geeignet sein, wobei eine Genauigkeit von wenigstens 0,1%
bei einer Darstellung mit lediglich 16 Binärstellen
erzielbar sein soll.
Die Lösung dieser Aufgabe gelingt gemäß dem im
Patentanspruch 1 gekennzeichneten Verfahren. Weitere
vorteilhafte Ausgestaltungen des erfindungsgemäßen
Verfahrens sowie einer Schaltungsanordnung zur Durchführung
dieses Verfahrens sind den Unteransprüchen entnehmbar.
Anhand von in den Figuren der beiliegenden Zeichnung
dargestellten Ausführungsbeispielen sei im folgenden die
Erfindung näher erläutert. Es zeigen:
Fig. 1 ein schematisches Schaltungsdiagramm eines
Ausführungsbeispieles der Erfindung für die
digitale Darstellung der Periode bzw. Frequenz
eines Eingangssignales in Gleitkommadarstellung mit
der Basis zwei;
Fig. 2 ein Zeittaktdiagramm für den Schaltkreis gemäß
Fig. 1 zur Veanschaulichung der Betriebsweise bei
einem In-Bereichs-Zustand;
Fig. 3 ein Zeittaktdiagramm zur Veranschaulichung der
Betriebsweise des Schaltkreises gemäß Fig. 1 für
einen Überbereichs-Zustand der Meßperiode;
Fig. 4 ein Zeittaktdiagramm zur Veranschaulichung der
Wirkungsweise des Schaltkreises gemäß Fig. 1 für
einen Unterbereichs-Zustand der Meßperiode;
Fig, 5 ein Zeittaktdiagramm zur Veranschaulichung der
Betriebsweise des Schaltkreises gemäß Fig. 1 für
einen extremen Überbereichs-Zustand der Meßperiode;
Fig. 6 ein Zeittaktdiagramm zur Veranschaulichung der
Betriebsweise des Schaltkreises gemäß Fig. 1 für
einen extremen Unterbereichs-Zustand der
Meßperiode;
Fig. 7 ein Flußdiagramm einer Unterbrechungs-Subroutine
für die Übertragung von Daten von dem
Schnittstellenschaltkreis gemäß Fig. 1 zu dem
Speicher eines Computers;
Fig. 8 ein Flußdiagramm einer Subroutine für das
Abstreifen des Exponenten und der Mantisse von der
durch den Schaltkreis gemäß Fig. 1 gelieferten
Digitaldarstellung;
Fig. 9 ein Diagramm zur Veranschaulichung des Inhaltes der
Speicherplätze und der Masken, auf die in dem
Flußdiagramm gemäß Fig. 8 Bezug genommen wird.
Fig. 10 ein Flußdiagramm einer Subroutine für die
Umwandlung der Gleitkommadarstellung in
Festkommadarstellung in einem Zweierbasissystem;
Fig. 11 ein Blockdiagramm eines bevorzugten
Ausführungsbeispieles der Erfindung für die
Geschwindigkeitsmessung;
Fig. 12 eine erste Hälfte eines schematischen
Schaltungsdiagrammes des bevorzugten
Ausführungsbeispieles der Erfindung für die
Geschwindigkeitsmessung; und
Fig. 13 die zweite Hälfte des schematischen
Schaltungsdiagrammes des bevorzugten
Ausführungsbeispieles der Erfindung für die
Geschwindigkeitsmessung.
Während die Erfindung in Verbindung mit bestimmten
bevorzugten Ausführungsbeispielen beschrieben wird, sei
darauf hingewiesen, daß keine Absicht besteht, die Erfindung
auf bestimmte dargestellte Ausführungsbeispiele zu
begrenzen; vielmehr ist beabsichtigt, verschiedene
Alternativen und äquivalente Formen der Erfindung im Rahmen
der Ansprüche mit abzudecken.
In den Zeichnungen zeigt Fig. 1 ein erstes
Ausführungsbeispiel 20 der Erfindung zum Signalisieren der
relativen Periode bzw. Frequenz eines Signales ω, bezogen
auf ein Signal Φ in einer
Zweierbasis-Gleitkommadarstellung. Der Schaltkreis 20
verwendet synchrone digitale Logikkomponenten, die durch
das Signal Φ getaktet werden. Das Signal ω ist mit dem
Signal Φ durch einen Standard-Synchronisierschaltkreis 21
synchronisiert, der Verzögerungs-Flip-Flops 22 und 23 und
ein logisches UND-Gatter 24 aufweist. Der Synchronisierer
21 macht es erforderlich, daß die Frequenz von ω kleiner
als die Hälfte der Frequenz von Φ ist. Ferner bestimmt, wie
zuvor ausgeführt worden ist, die Frequenz von Φ die
minimale Abtastzeit, mit der der Schaltkreis 20 eine
fortgeschriebene Digitaldarstellung der relativen Periode
bzw. Frequenz von ω in bezug auf Φ erzeugt. Diese
Einschränkungen diktieren gewöhnlicherweise, daß ω ein
Eingangssignal ist und Φ ein Referenzsignal mit einer
festen Frequenz, obgleich in anderen Situationen und in
Übereinstimmung mit den zuvor genannten Einschränkungen die
Frequenz von ω fest sein kann und die Frequenz von Φ die
festzustellende Frequenz sein kann. Ein Beispiel für eine
solche Situation stellt das Zählen der Häufigkeit von
Ereignissen dar, die durch das Signal Φ über ein relativ
langes Zählintervall, das durch das Signal ω festgelegt
ist, angegeben sind. Diese Art von Ereigniszählung wird
verwendet für das Erfassen nuklearer Partikel, der
Radioaktivität oder von Ionisationsstrahlung. Alternativ
können ω und Φ beide frequenzvariable Eingangssignale
sein.
Der Schaltkreis 20 bestimmt wiederholt die relative Periode
von ω in bezug auf Φ und tastet wiederholt eine
Digitaldarstellung der relativen Periode in eine
Verriegelung 25. Die Verriegelung 25 hat Tristate-Ausgänge
Q O-Q N+M+1′, die auf einen Computer-Datenbus 26 gegeben
werden. Um den in der Verriegelung 25 gespeicherten Wert zu
dem nicht dargestellten Speicher des Computers zu
übertragen, empfängt ein Adressendecodierer 27 den
Adressbus 28 des Computers einschließlich geeigneter
Lese/Schreib- und Speicheradress-Gültigkeitssignale. Beim
Empfang einer gültigen Datenadresse entsprechend einer
vorbestimmten Adresse für Lesedaten erzeugt der
Adressendecodierer 27 ein Freigabesignal, das dem
Ausgang-Freigabeeingang (OE) der Verriegelung 25 zugeführt
wird. Daher kann der nicht dargestellte Computer Daten von
der Verriegelung 25 zu seinem nicht dargestellten Speicher
überführen, indem eine eine Leseoperation unter der
vorbestimmten Adresse des Adressendecodierers 27 und danach
eine Schreiboperation hinsichtlich des ausgewählten
Speicherplatzes ausführt, um die von der Verriegelung
gelesenen Daten zu empfangen. Es ist jedoch wichtig, daß
der nicht dargestellte Computer keine Leseoperation
hinsichtlich der Verriegelung 25 ausführt, wenn die
Verriegelung durch den Schaltkreis 20 fortgeschrieben wird.
Die Fortschreibung der Verriegelung 25 wird aufgrund eines
Rückstell- und Verriegelungssignales ausgeführt, das an den
Toreingang (G) der Verriegelung angelegt wird. Daher kann
der nicht dargestellte Computer eine Leseoperation
bezüglich der Verriegelung 25 nur aufgrund des Rückstell-
und Verriegelungssignales ausführen. Zu diesem Zweck wird
das Rückstell- und Verriegelungssignal über eine Leitung 29
zu dem Unterbrechungseingang und/oder zu dem nicht
dargestellten Behandlungsanforderungsregister des Computers
geführt.
Wie zuvor beschrieben, ist der Schaltkreis 20 nützlich als
Schnittstelle eines nicht dargestellten Sensors, der mit
der Frequenz von ω codierte Information zu dem nicht
dargestellten Computer überträgt. Daher ist der Schaltkreis
20 von besonderer Nützlichkeit für Sensoren, wie
beispielsweise Geschwindigkeitssensoren, die eine Frequenz
entsprechend der physikalischen Eigenschaft oder der
erfaßten Charakteristik erzeugen. Der Schaltkreis 20 ist
ebenfalls nützlich für die Schnittstellenbildung zwischen
einem typischen nicht dargestellten Analogsensor und einem
nicht dargestellten Computer. Für die Übertragung von
Analogsignalen über relativ lange Entfernungen werden diese
Analogsignale typischerweise in ein frequenzmoduliertes
Signal durch einen Schaltkreis umgewandelt, der als
Spannungs/Frequenz-Wandler bezeichnet wird. In solchen
Fällen ist der Schaltkreis 20 gemäß Fig. 1 von besonderer
Nützlichkeit für den Empfang des frequenzmodulierten
Signales an seinem ω- oder Φ-Eingang (abhängig von dem
Bereich der Frequenzen, die durch den Sensor und den
Spannungs/Frequenz-Wandler erzeugt werden) und für die
Erzeugung einer digitalen Darstellung des Analogsignales in
der Verriegelung 25.
In Steuer- oder Überwachungssystemen mit einer Anzahl von
Sensoren, die an den Computer angeschlossen werden, ist es
besonders wünschenswert, daß ein entsprechender
Schnittstellenschaltkreis 20 eine Digitaldarstellung mit
einem weiten Bereich und hoher Auflösung für jedes erfaßte
Signal liefert, während zur gleichen Zeit eine minimale
Anzahl von Ein/Ausgangsleitungen zu dem Computer-Datenbus
26 erforderlich sein sollen und nur ein Minimum an Software
und Bearbeitunszeitaufwand erforderlich sein soll. Der
Ausdruck "weiter Bereich" beinhaltet, daß die minimalen und
maximalen Frequenzen, die dargestellt werden sollen, weit
voneinander entfernt liegen, beispielsweise in der
Größenordnung einer Zahl von Oktaven. "Hohe Auflösung"
bedeutet, daß innerhalb dieses weiten Bereiches der
Frequenz die absolute Genauigkeit der Darstellung einen
kleinen Bruchteil der absoluten Frequenz für alle
Frequenzen innerhalb des Bereiches betragen soll,
beispielsweise in der Größenordnung von 0,1%.
Die Forderung nach einem weiten Bereich und nach hoher
Auflösung schließen sich in einem gewissen Grad gegenseitig
aus, soweit eine feste Binärdarstellung der Zahlen
Anwendung findet, wie dies bei Computern gemeinhin üblich
ist. Ein herkömmlicher Binärzähler besitzt beispielsweise
seine höchste Auflösung nur, wenn das signifikanteste Bit
seines Wertes den Logikwert "1" aufweist. In anderen Worten
heißt dies, daß der Zähler seine höchste Auflösung nur über
einen schmalen Bereich von einer Oktave liefert. Die
Auflösung für die anderen durch den Zählerwert
dargestellten Oktaven relativ zu dem dargestellten Wert
nimmt im Verhältnis zu dem dargestellten Wert ab. Dies ist
eine Folge der Tatsache, daß kleinere Werte durch eine
geringere Anzahl von Bits dargestellt werden und die
Auflösung proportional zu der Anzahl von signifikanten Bits
in der Darstellung ist. Die Binärzahl 111111112 besitzt
beispielsweise eine absolute Genauigkeit von ±1, aber einen
Absolutwert von 255. Die Auflösung beträgt in anderen
Worten 1/255 oder ungefähr 2-8. Im allgemeinen ist die
Auflösung bzw. relative Genauigkeit der binären
Festpunktdarstellung ungefähr 2-B , wobei B der Anzahl von
Binärbits in der binären Zahl entspricht.
Der Nachteil der Verwendung eines herkömmlichen
Binärzählers mit einer begrenzten Anzahl von Stufen für die
Darstellung einer Frequenz oder einer anderen
Charakteristik über einen weiten Bereich wird
augenscheinlich bei der Betrachtung dessen, was passiert,
wenn solch ein Zähler eine begrenzte Anzahl von Stufen
besitzt und die Referenzfrequenz Φ über einen einzigen
Zyklus der Eingangsfrequenz ω zählt. Allgemein treten
hierbei zwei Probleme auf. Zunächst zählt bei sehr geringen
Eingangsfrequenzen ω der Zähler immer bis zu seinem
Maximalwert nach oben und läuft sodann über. Obgleich ein
Überlauf verhindert werden kann durch Sperrung der Zählung
beim Auftritt der Übertragungssignales (C OUT ), liegt es auf der
Hand, daß der Maximalwert des Zählers die minimale
Frequenz ω darstellt, die gemessen werden kann. Daher ist
die Auflösung durch die Anzahl der Zählerstufen und die
Anzahl der Ausgangsleitungen von diesen Stufen begrenzt.
Zweitens ist bei sehr hohen Eingangsfrequenzen ω der
Zähler nicht in der Lage, sehr hoch zu zählen während einer
einzigen Periode, so daß die Auflösung sehr gering wird.
Gemäß einem wichtigen Aspekt der vorliegenden Erfindung
wird das erste Problem der Verwendung eines Binärzählers
mit einer begrenzten Anzahl von Ausgangsleitungen zur
Erzeugung einer Digitaldarstellung mit einem weiten Bereich
und einer hohen Auflösung gelöst durch die selektive
Unterteilung der Referenzfrequenz Φ in Abhängigkeit von dem
Zählerwert, um ein Taktsignal für den Zähler zu erhalten.
Insbesondere wird die Referenzfrequenz Φ durch eine
wachsende Zahl (I) für wachsende Zählerwerte (L) geteilt.
Daher besitzt der Zähler ein nichtlineares Verhalten
hinsichtlich der Referenzfrequenz, so daß geringe Werte mit
erhöhter absoluter Präzision gegenüber hohen Werten
dargestellt werden.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird
das zweite Problem der relativ geringen Genauigkeit für
sehr geringe Werte dadurch gelöst, daß es erforderlich ist,
einen bestimmten Zählerwert immer zu erreichen, um die
Darstellung des Wertes zu erhalten.
Diese beiden wichtigen Aspekte der Erfindung werden äußerst
klar durch den Schaltkreis 20 veranschaulicht, der einen
Zähler 30 umfaßt, der die Anzahl der Zyklen der
Referenzfrequenz Φ gemäß einer binären
Zweierbasis-Gleitkommadarstellung erfaßt.
In bekannter Weise umfaßt eine Zahl in einer
Zehnerbasis-Gleitkommadarstellung einen Mantissenteil mit
einem Wert größer oder gleich 1 und geringer als 10 und
einen exponenten Teil dergestalt, daß die darzustellende
Zahl gleich ist dem Produkt aus der Mantisse und der Zahl
10 mit dem hochgestellten Exponenten. Die
Gleitkommadarstellung ist nützlich für die Darstellung von
Zahlen, die sich über viele Größenordnungsbereiche
erstrecken. Es ist beispielsweise relativ einfach,
Multiplikationen und Divisionen zwischen Zahlen in
Gleitkommadarstellung auszuführen. Um beispielsweise eine
Multiplikation auszuführen, nimmt man als Exponent für das
Produkt die Summe der Exponenten der Faktoren, und die
Mantisse des Produktes ergibt sich aus dem Produkt der
Mantissen der Faktoren. Der Exponent des Quotienten ist
durch die Differenz zwischen dem Exponenten des Minuenten
und dem Exponenten des Subtrahenten gegeben und die
Mantisse des Quotienten ergibt sich als Quotient der
Mantisse des Minuenten und des Subtrahenten. Durch die
Verwendung von Logarithmentafeln werden die
Multiplikationen und Divisionen noch mehr erleichtert, da
die Logarithmen der Mantissen addiert und subtrahiert
werden können, um die Multiplikationen und Divisionen
entsprechend auszuführen.
Analog hierzu wird eine Zahl in einer
Zweierbasis-Gleitkommadarstellung ausgedrückt durch das
Produkt einer Mantisse, die größer oder gleich 1 ist und
kleiner als 2 und durch die Zahl 2 mit dem Exponenten. Der
vorgeschriebene Bereich der Mantisse in der
Zweierbasis-Gleitkommadarstellung stellt sicher, daß der
Teil der Mantisse links von dem binären Komma eine einzige
Binärziffer bzw. ein einziges Bit umfaßt, wobei dieses Bit
immer einen Wert von 1 besitzt. Daher ist es nicht
erforderlich, dieses Bit von dem Schaltkreis 20 zu dem
Computer zu übertragen, da sein Wert dem Computer in Form
des Logikwertes "1" bekannt ist.
Gemäß Fig. 1 umfaßt der Binärzähler 30 einen
Mantissenzähler 31 zum Registrieren des Mantisssenteiles
rechts von der binären Kommastelle, ein J-K-Flip-Flop 32
für die Registrierung des Mantissenteiles links von dem
binären Komma, welcher Teil immer auf 1 gesetzt wird, und
einen Exponentenzähler 33 zum Registrieren des
Exponententeiles der Zweierbasis-Gleitkommadarstellung.
Gemäß dem grundlegenden Verfahren der vorliegenden
Erfindung wird ein Taktsignal für den Zähler 30 erzeugt,
indem die Referenzfrequenz Φ durch eine vorgewählte Zahl
(I) dividiert wird. Zu diesem Zweck ist ein einstellbarer
Frequenzteiler 34 vorgesehen, der einen Φ-Binärzähler 35
umfaßt, der durch die Referenzfrequenz Φ getaktet wird und
der einen Multiplexer 36 aufweist, welcher einen
Auswahleingang besitzt, dem die Größe des Exponenten von
dem Exponentenzähler 30 zugeführt wird und der einen
Ausgang Q S besitzt, welcher aktiv ist, wenn der Übertrag
von einer ausgewählten Stufe des Φ-Binärzählers 35
auftritt. Wenn der Exponent beispielsweise den Wert Null
besitzt, so wählt der Multiplexer einen Wert mit dem hohen
Logikpegel (H) aus, der am Eingang D O empfangen wird. Wenn
der Exponent einen Wert von 1 besitzt, so wählt der
Multiplexer den Übertragungsausgang von der ersten Stufe
des Φ-Binärzählers aus, der an dem Eingang D 1 des
Multiplexers empfangen wird. Der Übertrag der ersten Stufe
ist lediglich durch den Logikwert Q O vorgegeben, der durch
die erste Stufe geliefert wird. Wenn der Wert des
Exponenten dem Wert 2 entspricht, so wählt der Multiplexer
den Übertrag von der zweiten Stufe Q 1 des Binärzählers aus,
der dem Multiplexer am Eingang D 2 zugeführt wird. Der
Übertrag von der zweiten Stufe Q 1 ist jedoch durch die
logische UND-Verknüpfung der Ausgänge der ersten und
zweiten Stufen Q O und Q 1 vorgegeben. Die logische
UND-Verknüpfung wird durch ein UND-Gatter 37 ausgeführt. Im
allgemeinen wird der Übertrag einer Schiedsstufe
des Φ-Binärzählers 35 durch die logische UND-Verknüpfung
des Wertes dieser Stufe und aller vorangegangenen Stufen
vorgegeben. Zu diesem Zweck sind zusätzliche UND-Gatter 38
miteinander und mit dem UND-Gatter 37 entsprechend
verdrahtet. Natürlich können UND-Gatter mit
Mehrfacheingängen verwendet werden, um die Übertragssignale
in dem Fall zu liefern, wo die Verdrahtung eine
bemerkenswerte Zeitverzögerung verursacht.
Hinsichtlich des Schaltkreises 20 kann der durch den
Exponentenzähler 33 gelieferte Exponent sowohl positive als
auch negative Werte aufweisen. Um sowohl die negativen als
auch die positiven Exponenten darzustellen, ist eine
2er-Komplementdarstellung ausgewählt worden, in der alle
Ausgänge Q O-Q N des Exponentenzählers einen Wert von logisch
1 aufweisen müssen, um den Exponenten von minus 1
darzustellen. Für negative Exponentenwerte sollte das
Taktsignal für den Zähler 30 lediglich durch die
Referenzfrequenz Φ vorgegeben sein und zu diesem Zweck wird
das Taktsignal an dem Erhöhungseingang (INC) des
Mantissenzählers 31 durch ein ODER-Gatter 39 geliefert,
welches das Ausgangssignal Q S des Multiplexers 36 mit dem
Vorzeichenbit Q N des Exponentenzählers 33 kombiniert.
Um mit dem grundlegenden Verfahren gemäß der Erfindung
fortzufahren, wird vor dem Zählen während eines
Taktintervalles der Zähler 30 voreingestellt. Für den
Schaltkreis 20 werden der Mantissenzähler 31, das
J-K-Flip-Flop 32 und der Exponentenzähler 33 alle auf den
Wert Null durch ein Rückstell- und Verriegelungssignal
voreingestellt, welches das Taktintervall definiert. Es sei
vermerkt, daß die Voreinstelleingänge (LDZ, K, LDZ) alle
Synchroneingänge sind, da der Schaltkreis 20 gänzlich
synchron arbeitet. Mit anderen Worten werden der
Mantissenzähler 31, das Flip-Flop 32 und der
Exponentenzähler 33 nur auf den Wert Null gesetzt bei einer
aktiven Umschaltung des Φ-Signales. Ferner sei vermerkt,
daß der Übertragsausgang (C OUT ) des Mantissenzählers 31
intern mit dem Erhöhungseingang (INC) des Mantissenzählers
verknüpft wird und in ähnlicher Weise wird der
Übertragseingang mit dem Erhöhungseingang (INC) des
Exponentenzählers 33 einem UND-Gatter 40 zugeführt, wodurch
es erforderlich ist, daß der Erhöhungseingang (INC) des
Mantissenzählers ebenso wie alle Mantissenzählerausgänge
Q O-Q M und der Ausgang Q des J-K-Flip-Flops 32 den hohen
Pegel besitzen. In dieser Hinsicht unterscheidet sich der
Zähler 30 von einem herkömmlichen Binärzähler, indem die
Zählstufe für die Lieferung des signifikantesten Bits der
Mantisse durch das Flip-Flop 32 gebildet wird, das auf den
Logikpegel 1 durch den Übertragsausgang (C OUT ) des
Mantissenzählers 31 gesetzt wird und nur durch das
Rückstell- und Verriegelungssignal zurückgestellt werden
kann. Ferner umfaßt der Exponentenzähler einen
Erniedrigungseingang (DEC), der in Zusammenhang mit dem
Takten aufgrund der Φ-Referenzfrequenz nicht benutzt wird.
In weiterer Übereinstimmung mit dem grundlegenden Verfahren
der vorliegenden Erfindung wird der Zähler 30 durch das
Taktsignal von dem ODER-Gatter 39 während des
Taktintervalles getaktet, das durch das Rückstell- und
Verriegelungssignal gebildet wird. Wenn der
Exponentenzähler den Wert Null besitzt, so wird der Zähler
30 bei jedem Zyklus der Φ-Referenzfrequenz um 1 erhöht. Die
Zählung setzt sich fort, bis der Mantissenzähler 31 seinen
maximalen Zählstand erreicht, woraufhin sein
Übertragsausgang (C OUT ) den Logikpegel 1 einnimmt, wodurch
das Flip-Flop 32 beim nächsten Φ-Zyklus gesetzt wird.
Gemäß dem Zeittaktdiagramm in Fig. 2 ist die Zeit zum
Setzen des Flip-Flops 32 durch den Mantissenzähler 31 durch
das Zeitintervall T MFS vorgegeben und am Ende dieses
Intervalles erzeugt das Setzen des Flip-Flops ein aktives
Verriegelungs- und Rückstell-Gestattungssignal. Nachdem das
Flip-Flop 32 einmal gesetzt ist, liegt eine gültige
Zweierbasis-Gleitkommadarstellung im Zähler 30 vor. Ein
In-Bereichs-Zustand gemäß Fig. 2 liegt vor, wobei der
Mantissenzähler fortfährt zu zählen und das
Teilerverhältnis I weiterhin den Wert 1 besitzt. Wenn der
Mantissenzähler erneut einen Übertragsausgang (C OUT )
erzeugt, so wird das UND-Gatter 40 aktiviert, wodurch der
Exponentenzähler 33 veranlaßt wird, zu dem nächsten Zyklus
der Φ-Referenzfrequenz vorzuschalten. Wenn der
Exponentenzähler 33 seinen Zählstand erhöht, so wird die
Zahl I, die das Teilungsverhältnis des einstellbaren
Frequenzteilers 34 repräsentiert, auf den Wert 2 gesetzt.
Im allgemeinen wird die Zahl I als eine vorbestimmte
Funktion des Wertes des Zählers 30 und aufgrund des Wertes
erhöht, die der Zähler 30 von seinem voreingestellten Wert
abweicht. Bei dem Schaltkreis 20 gemäß Fig. 1 ist der
einstellbare Frequenzteiler 34 so verdrahtet, daß das
Teilungsverhältnis (I) bei jedem Übertragsausgang, der den
Exponentenzähler 33 erhöht, verdoppelt wird. Somit
entspricht das Teilungsverhältnis (I) der Zahl 2 mit dem
positiven Exponenten als Potenz, die durch den
Exponentenzähler 33 festgehalten wird.
Der Betrieb des einstellbaren Frequenzteilers 34 und des
Exponentenzählers 33 ist durch die Zeittaktdiagramme von
Fig. 3 und Fig. 5 für Perioden mit einem
Überbereichszustand und einem extremen Überbereichszustand
entsprechend veranschaulicht. In der Periode mit einem
Überbereichszustand gemäß Fig. 3 wird der Überlauf des
Mantissenzählers 31, wenn das Flip-Flop 32 gesetzt ist,
durch einen Wechsel in dem Wert des Exponentenzählers 33
von 0 auf 1 und eine Veränderung des Teilungsverhältnisses
(I) von 1 auf 2 registriert. Bei der Periode mit extremem
Überbereichszustand wird der Exponentenzähler erhöht und,
das Teilungsverhältnis (I) wird jedesmal verdoppelt, wenn
der Mantissenzähler 31 überläuft.
Wie zuvor erwähnt, besitzt ein herkömmlicher Binärzähler
eine geringe Auflösung für geringe Zählerwerte, wenn
das ω-Signal eine relativ hohe Frequenz besitzt. Um dieses
Problem bei einer Periode mit Unterbereichszustand zu
lösen, fährt der Zähler 30 mit dem Zählen über mehr als
einen Zyklus des ω-Signales fort, bis sein Wert wesentlich
von seinem voreingestellten Wert abweicht. Das
Taktintervall des Zählers 30, das durch das Rückstell- und
Verriegelungssignal mit niedrigem Logikpegel vorgegeben
ist, umfaßt eine ausgewählte Anzahl (J) von Zyklen
des ω-Signales. Zum Registrieren der Zahl (J) zählt
ein ω-Binärzähler 41 l-Zählimpulser von dem
Synchronisierer 21 von der Zeit an, von der der Zähler 30
voreingestellt ist, nachdem das Verriegelungs- und
Rückstell-Gestattungssignal auf einen hohen logischen Pegel
gesetzt ist. Bei dem Schaltkreis gemäß Fig. 1 wird das
Zählen durch den ω-Zähler 41 angehalten aufgrund der
gezählten Zahl (J), die durch den Zähler 41 registriert
wird, wenn dieser ein ganzes Mehrfaches von 2 erreicht,
nachdem das Flip-Flop 32 das Verriegelungs- und
Rückstell-Gestattungssignal auf den hohen Logikpegel
gesetzt hat.
Um festzustellen, wann die Zahl (J) von Zyklen
des ω-Signales ein ganzes Vielfaches von 2 erreicht hat,
wählt ein Multiplexer 42 den Ausgang einer entsprechenden
Stufe des ω-Binärzählers 41 in Abhängigkeit von dem Wert
des Exponenten aus, der durch den Exponentenzähler 33
geliefert wird. Der Datenausgang Q S des Multiplexers 42
wird einer Anzahl von Gattern zugeführt, die einen Inverter
43, ein ODER-Gatter 44, ein erstes UND-Gatter 45 und ein
zweites UND-Gatter 46 umfassen, um das Rückstell- und
Verriegelungssignal zu erzeugen, welches das Ende des
Zählintervalles markiert, die Verriegelung 25 tastet und
alle Zähler für das nächste Zählintervall voreinstellt.
Insbesondere stellen der Inverter 43 und das ODER-Gatter 44
sicher, daß die Zahl (J) von ω-Zyklen innerhalb des
Zählintervalles immer den Wert 1 besitzt, wenn der
Exponentenzähler 33 einen positiven Exponentenwert
registriert. Das UND-Gatter 45 stellt sicher, daß das
Zählintervall immer beim allerersten Beginn bzw. Ende
eines ω-Zyklus beginnt und endet. Das UND-Gatter 46 stellt
sicher, daß das Ende eines Taktzyklus immer auftritt, wenn
das Verriegelungs- und Rückstell-Gestattungssignal den
hohen logischen Pegel aufweist und daher der Zähler 30
anzeigt, daß eine gültige Zweierbasis-Gleitkommadarstellung
vorliegt.
Um die Periode des Unterbereichszustandes und des extremen
Unterbereichszustandes zu registrieren, wie dies durch die
Zeittaktdiagramme gemäß den Fig. 4 und 6 dargestellt ist,
wird der Ausgang des UND-Gatters 45 zu dem
Erniedrigungseingang (DEC) des Exponentenzählers 33
geführt. Eine weitere Einsichtnahme in die
Zeittaktdiagramme gemäß den Fig. 2-6 und in die
entsprechenden Zustandstabellen, die der Anmeldung
beigefügt sind, veranschaulichen dem Leser, daß der
Schaltkreis 20 gemäß Fig. 1 eine
Zweierbasis-Gleitkommadarstellung der Anzahl von Φ-Zyklen
erzeugt, die in einer ω-Periode enthalten sind. Die
Zustandstabellen zeigen beispielsweise an, daß der
Mantissenzähler 31, der Exponentenzähler 33 und
der Φ-Binärzähler 35 alle auf den Wert Null voreingestellt
werden sollen, was beispielsweise über die synchronen
Null-Ladeeingänge (LDZ) erfolgt. Der ω-Binärzähler 41
jedoch sollte über einen sychronen Paralleleingang (P IN )
und ein synchrones Lade-Freigabesignal (LD) auf einen
Voreinstellwert von 1 voreingestellt werden. Zusammen mit
den Zustandstabellen sind Beispielsberechnungen angegeben
zur Umwandlung der sich ergebenden
Zweierbasis-Gleitkommadarstellung in Dezimalwerte für die
entsprechenden Fälle. Die Berechnungen zeigen, daß die
Zweierbasis-Gleitkommadarstellung die Periode
des ω-Signales durch die Anzahl von Zeiteinheiten T MFS
ausdrückt.
Der Schaltkreis 20 gemäß Fig. 1 ist etwas unüblich in der
Hinsicht, daß vollständig synchrone Verriegelungen und
Zähler verwendet werden. Die Verriegelung 25 könnte
beispielsweise durch ein Standard-TTL-Teil 74LS173
(Gatterverriegelung mit Tristate-Ausgängen) verwirklicht
werden. Der Mantissenzähler 31 und der Φ-Binärzähler 35
können TTL-Teile 74LS163 (Zähler mit synchronem
Löscheingang) verwenden. Der ω-Binärzähler 41 und der
Exponentenzähler 33 können TTL-Teile 74LS169 (binäre
Auf/Abwärts-Zähler mit synchronem Ladeeingang) verwenden.
Wenn diese TTL-Teile verwendet werden, sollte der
Erhöhungseingang (INC) des Mantissenzählers 31 der
T-Eingang des Zählers sein, so daß der Übertragsausgang
(C OUT ) nur aktiv ist, wenn der Erhöhungseingang (INC) aktiv
ist. Ferner umfaßt die TTL-Komponente 74LS169 einen T- oder
Freigabeeingang und einen Auf/Abwärts-Eingang anstelle der
unabhängigen Erhöhungs- und Erniedrigungseingänge. Das
Erhöhungssignal (INC) für den Exponentenzähler 33 sollte
dem Auf/Abwärts-Eingang der TTL-Komponente zugeführt werden
und die logische ODER-Verknüpfung der Erhöhungs(INC)- und
Erniedrigungs(DEC)-Eingänge des Exponentenzählers 33 sollte
dem T-Eingang des TTL-Schaltkreises zugeführt werden.
Es ist relativ einfach, die abgetasteten und in der
Verriegelung 25 gespeicherten Daten zu dem Computerspeicher
zu übertragen und die Daten in dem Computerspeicher zu
verwenden, um numerische Berechnungen auszuführen. In
Fig. 7 ist ein Flußdiagramm 50 für die Übertragung der
Daten von der Verriegelung zu dem Computerspeicher
dargestellt. Die Unterbrechungsfähigkeiten des Computers
werden initialisiert, so daß die Unterbrechungsroutine 50
beim Auftritt der fallenden Kante des Rückstell- und
Verriegelungssignales ausgeführt wird. Die fallende Kante
zeigt an, daß die in der Verriegelung 25 gespeicherten
Daten stabil wenigstens für die Zeit T MFS sind, in der der
Mantissenzähler 31 zum ersten Mal überläuft. Beim Auftritt
der fallenden Kante wird im Schritt 51 der Inhalt der
Verriegelung unter der in dem Adressendekodierer 27
programmierten Adresse gelesen und der Inhalt der
Verriegelung 25 wird in einen vorbestimmten
Computer-Speicherplatz übertragen. Wenn eine Anzahl von
Schnittstellenschaltkreisen 20 zusammen mit einem Computer
benutzt wird, so kann es effizienter sein, durch die
Rückstell- und Verriegelungssignale entsprechende Bits
eines nicht dargestellten Behandlungsregisters zu setzen
und dem Computer periodisch nach dem Behandlungsregister
Ausschau halten zu lassen, wobei dies häufiger in dem
Intervall T MFS geschieht, um festzustellen, welche der
Verriegelungen 25 gelesen werden sollen und welche Daten
während eines Behandlungszyklus zu dem Speicher übertragen
werden sollen. Ein alternatives Verfahren zur Bildung eines
Computerzugriffes zu der Verriegelung 25 ohne Behinderung
besteht in der Verzögerung oder einem Sperrtakt der
Verriegelung, wenn der Computer den Inhalt der Verriegelung
liest. Dieses alternative Verfahren wird ferner im
Zusammenhang mit den Fig. 12 und 13 beschrieben.
Vorzugsweise besitzt die Verriegelung 25 eine Anzahl
(N+M+2) von Ausgängen entsprechend der Anzahl von Leitungen
des Computer-Datenbusses 26, um eine Adressendekodierung zu
vereinfachen und Daten zu dem Computer zu übertragen.
Bevorzugte Werte sind beispielseweise M = 3 und N = 3 für einen
8-Bit-Datenbus und M = 11 und N = 3 für einen 16-Bit-Datenbus.
In solchen Fällen werden sowohl die Mantisse als auch der
Exponent gleichzeitig von der Verriegelung 25 zu einem
einzigen Computerspeicherplatz im Schritt 51 von Fig. 7
übertragen. Um jedoch numerische Berechnungen auszuführen,
werden die Mantisse und der Exponent vorzugsweise rechts-
bzw. linksbündig in geeigneter Weise ausgerichtet und in
getrennten Worten des Speichers abgelegt.
Gemäß Fig. 8 ist eine Subroutine 60 dargestellt, die
allgemein mit Abstreifen bezeichnet ist und die der
rechtsbündigen Ausrichtung des Exponenten und der Mantisse
in getrennten Worten des Speichers dient. Im ersten Schritt
61 wird der Speicherplatz, dem der Inhalt der Verriegelung
im Schritt 51 von Fig. 7 zugeführt worden ist, zu einem
neuen Speicherplatz EXP übertragen, der u. U. einen
rechtsbündig ausgerichteten Wert des Exponenten von dem
Exponentenzähler 33 in Fig. 1 enthält. Ein getrenntes Wort
MANT im Speicher empfängt u. U. einen rechtsbündig
ausgerichteten Wert der Mantisse, die den Wert des
Mantissenzählers 31 und den impliziten Logikwert 1 links
von dem binären Komma enthält. Als nächstes wird im Schritt
62 der ursprüngliche Wert von dem Mantissenzähler 31 von
dem Wert befreit, der sich gerade in dem Speicherplatz EXP
befindet, in dem eine logische UND-Operation zwischen dem
Inhalt des Speicherplatzes EXP und einer vorbestimmten
Maske MASK 1 durchgeführt wird. Wie näher in Fig. 9
dargestellt, besitzt die Maske MASK 1 Logikwerte Null
an Stellen, die dem Speicherplatz EXP mit dem Wert
entsprechen, der ursprünglich aus dem Exponentenzähler
ausgelesen wurden und mit dem Logikwert 1 an Stellen
entsprechend dem Speicherplatz EXP, die ursprünglich aus
dem Mantissenzähler ausgelesen wurden. Ferner wird im
Schritt 62 der implizite Logikwert 1 links von der binären
Kommastelle der Mantisse an die geeignete Bitposition in
dem Speicherplatz MANT durch eine logische ODER-Operation
zwischen dem Inhalt des Speicherplatzes MANT und eine
zweite vorbestimmte Maske MASK 2 gesetzt. Diese zweite Maske
MASK 2 umfaßt Logikwerte mit dem Wert Null und eine einzige
logische Eins an der geeigneten Bitposition der Mantisse.
Die sich ergebende Mantisse MANT ist in Fig. 9 dargestellt.
In einem letzten Schritt 63 wird der Inhalt des
Speicherplatzes EXP arithmetisch M+1-fach nach rechts
verschoben, um eine rechtsbündige Ausrichtung des
Exponentenwertes in dem Verfahren zu erzielen und den
Mantissenwert von dem Speicherplaltz EXP zu entfernen.
Die resultierende Mantisse MANT und der Exponent EXP gemäß
Fig. 9 können sodann für numerische Berechnungen verwendet
werden. Diese Berechnungen können mit Gleitkomma ausgeführt
werden, bis es beispielsweise für Anzeigezwecke
erforderlich ist, sie in eine Festkommadarstellung
umzuwandeln. Die Umwandlung in Festkommadarstellung wird
einfach ausgeführt und beinhaltet das Verschieben der
Mantisse nach links oder nach rechts in Abhängigkeit davon,
ob der Exponent positiv oder negativ ist, wobei die Anzahl
der zu verschiebenden Binärstellen durch den Absolutwert
des Exponenten angezeigt wird. Ein entsprechendes
Flußdiagramm 70 ist in Fig. 10 dargestellt. Im ersten
Schritt 71 werden das signifikanteste Byte bzw. Wort MSBYTE
und ein am wenigsten signifikantes Byte bzw. Wort LSBYTE in
Vorwegnahme der sich ergebenden Festkommadarstellung
gelöscht, wobei diese Darstellung das signifikanteste Byte
bzw. Rot MSBYTE, das Byte bzw. Wort MANT und das am
wenigsten signifikante Byte bzw. Wort LSBYTE umfaßt. Im
Schritt 72 wird der Wert des Exponenten EXP mit Null
verglichen. Wenn der Exponent den Wert Null aufweist, so
ist die Kombination aus dem signifikantesten Byte bzw.
Wort, der Mantisse und dem am wenigsten signifikanten Byte
bzw. Wort bereits eine geeignete Festkommadarstellung und
im Schritt 73 führt die Bearbeitung zurück zu dem nicht
dargestellten Aufrufprogramm. Andernfalls, wenn der
Exponent größer als Null ist, so wird im Schritt 74 die
Mantisse um eine Binärstelle nach links verschoben, wobei
jeder Überlauf nach links in das signifikanteste Byte bzw.
Wort MSBYTE verschoben wird. Sodann wird im Schritt 75 der
Exponent erniedrigt und die Bearbeitung kehrt zum Schritt
73 zurück. Die Verschiebung und die Erniedrigung setzt sich
fort, bis der Exponent zu Null wird und die Bearbeitung zu
dem Aufrufprogramm zurückkehrt. Wenn im Schritt 72
festgestellt wurde, daß der Exponent negativ war, dann wird
im Schritt 76 die Mantisse nach rechts verschoben, wobei
jeder Überlauf nach rechts in das am wenigsten signifikante
Byte bzw. Wort verschoben wird. Im Schritt 77 wird der
Exponent erhöht. Sodann wird im Schritt 78 der Exponent mit
Null verglichen. Wenn der Exponent Null ist, so kehrt die
Bearbeitung zurück. Andernfalls springt die Bearbeitung
zurück zu dem Schritt 73 und die Mantisse wird sukzessive
nach rechts verschoben und der Exponent wird sukzessive
erhöht, bis der Exponent zu Null wird und die Bearbeitung
zu dem Aufrufprogramm zurückkehrt.
Gemäß Fig. 11 ist ein Blockdiagramm eines bevorzugten
Ausführungsbeispieles 20′ der vorliegenden Erfindung für
die Verwendung als Schnittstelle in einem
Geschwindigkeits-Erfassungssystem dargestellt. Im Gegensatz
zu dem Schaltkreis 20 in Fig. 1 benutzt die Schnittstelle
in Fig. 11 eine Anzahl von asynchronen Komponenten.
Asynchrone Komponenten können bevorzugt sein aufgrund der
geringeren Leistungsaufnahme und der geringeren Kosten. Im
Gegensatz zu TTL-Komponenten, die für den Schaltkreis gemäß
Fig. 1 vorgeschlagen wurden, benutzt die Schnittstelle
gemäß Fig. 11 vorzugsweise Standard-CMOS-Komponenten mit
extrem geringer Leistungsaufnahme, wie nachfolgend in
Zusammenhang mit den Fig. 12 und 13 beschrieben wird.
Um ein Signal ω′ mit einer Frequenz proportional zu der
Geschwindigkeit zu erzeugen, erfaßt eine magnetische
Sensoreinrichtung 80 den Vorbeilauf von einzelnen Zähnen 81
eines Zahnrades 82, wie beispielsweise ein Zahnrad auf dem
Schwungrad einer Maschine. Die Sensoreinrichtung 80 ist
beispielsweise eine Spule bzw. ein Solenoid bestehend aus
einem Draht, der um einen magnetisch permeablen Kern
einschließlich eines Permanentmagneten gewickelt ist. Die
Zähne 81 des Zahnrades 82 sind aus einem magnetisch
permeablen Material hergestellt, wie beispielsweise
Gußeisen oder Stahl, so daß der Vorbeilauf eines einzelnen
Zahnes eine Magnetfeldänderung in der Spule der
Sensoreinrichtung 80 hervorruft, wodurch eine
Wechselspannung in der Spule mit einer Frequenz induziert
wird, die der Geschwindigkeit proportional ist, mit welcher
die einzelnen Zähne 81 an der Sensoreinrichtung 80
vorbeilaufen. Die Frequenz des Signales ω′ ist somit in
anderen Worten der Rotationsfrequenz des Zahnrades 82
multipliziert mit der Anzahl der Zähne 81 auf dem Zahnrad
proportional. Das Signal l′ wird einem Zeittaktgenerator
21′ zugeführt, der anstelle des Synchronisierers 21 in
Fig. 1 benutzt wird. Der Zeittaktgenerator 21′
erzeugt l′-Zählimpulse und ebenfalls individuelle
Rückstell- und Verriegelungssignale. Der Schaltkreis in
Fig. 11 verwendet beispielsweise eine asynchrone
Verriegelung 25′, die durch das Verriegelungssignal
getaktet wird, unmittel bevor der Zeittaktgenerator 21′ ein
Rückstellsignal für die Voreinstellung der Zähler und
Flip-Flops in dem Schaltkreis 20′ erzeugt.
Anstatt getrennte Mantissen- und Exponentenzähler zu
verwenden, wird ein herkömmlicher 12-Bit-Binärzähler 30′
verwendet, um Zyklen eines Referenzsignales Φ′ in einer
nichtlinearen Weise zu zählen. Die signifikantesten
Ausgänge Q 10 und Q 11 des 12-Bit-Zählers 30 werden zu den
Auswahleingängen A und B eines einstellbaren
Frequenzteilers 34′ geführt, der ein Taktsignal an seinem
Q-Ausgang erzeugt, welches dem Takteingang des
12-Bit-Zählers 30′ zugeführt wird. Das Taktsignal Q wird
ebenfalls dem am wenigstens signifikanten Eingang D O der
Verriegelung 25′ zugeführt. Das minimale Teilungsverhältnis
(I) des Frequenzteilers 34′ beträgt mit anderen Worten
zwei, wodurch in Wirklichkeit die erste Zählstufe zum
Zählen der Φ′-Zyklen vorgegeben wird.
Der Schaltkreis 20′ besitzt ebenfalls ein Flip-Flop 32′,
welches gesetzt wird, wenn der 12-Bit-Zähler einen
wesentlichen Wert erreicht, was durch den hohen Logikpegel
am Ausgang Q 9 angezeigt wird. Im Gegensatz zu dem Flip-Flop
32 in dem Zähler 30 gemäß Fig. 1 befindet sich das
Flip-Flop 32′ nicht in dem Zähler 30′. Der Zähler 30′
besitzt jedoch eine entsprechende Zählstufe zur Vorgabe des
Ausganges Q 9. Die Zählstufe mit dem Ausgang Q 9 behält
jedoch nicht den hohen Logikpegel bei, wenn sie einmal auf
diesen hohen Pegel gesetzt worden ist. Aufgrund der
Tatsache, daß diese Binärstufe auf einen niedrigen
Logikpegel umschalten kann, ist der durch die Verriegelung
25′ empfangene und an den Ausgängen Q O-Q 10 auftretende Wert
geringfügig unterschiedlich von der Mantisse, die durch die
Verriegelung 25 in Fig. 1 geliefert wird, obgleich die
Verriegelungsausgänge Q 11 und Q 12 einen 2-Bit-Exponenten
EXP′ liefern. Die Unterschiede zwischen dem Zähler 30 in
Fig. 1 und dem Zähler 30′ in Fig. 11 führen dazu, daß der
Schaltkreis gemäß Fig. 11 einen konstanten Offset vorgibt,
wenn der Wert der gleiche sein soll wie die Mantisse (mit
einer impliziten führenden 1 links von der Binärstelle),
die durch die Verriegelung 25 in Fig. 1 geliefert wird.
Insbesondere ist die Anzahl von Φ-Zyklen, die durch den
Zähler 30′ in Fig. 11 gezählt werden, ungefähr wie folgt
vorgegeben:
(2 EXP′ ) (211+Wert)-211.
Mit anderen Worten unterscheidet sich die Darstellung, die
durch den Zähler 30′ geliefert wird, von einer
Gleitkommadarstellung lediglich durch den konstanten Offset
von 211. Das Flip-Flop 32 in dem Schaltkreis 20 gemäß
Fig. 1 kann so betrachtet werden, daß es diesen konstanten
Offset subtrahiert, da der Mantissenzähler 31 zweimal
überlaufen muß, um zum ersten Mal den Exponenzenzähler 33
zu erhöhen, wobei der Exponentenzähler 33 danach jedesmal
erhöht wird, wenn der Mantissenzähler 31 überläuft.
Es sei darauf verwiesen, daß sogar nach einer Einstellung
des Offsets die Gleitkommadarstellung nur einen ungefähren
Wert für die tatsächliche Anzahl (K) der Taktzyklen
liefert, die dem Zähler 30 bzw. 30′ zugeführt werden, wenn
das Teilungsverhältnis (I) nicht in Funktion der gezählten
Anzahl (L) von Taktzyklen erhöht wird. Dies ist eine Folge
der Tatsache, daß bei einem anwachsenden Teilungsverhältnis
(I) eine anwachsende Anzahl von Φ- bzw. Φ′-Zyklen
erforderlich sind, um den Wert des Zählers 30 bzw. 30′ um
einen Zählstand zu verändern.
Der Wert (WERT), der durch den Schaltkreis 20′ in Fig. 11
übertragen wird, kann als eine Mantisse angenommen werden,
und die Gleitkommadarstellung kann in der zuvor anhand der
Fig. 7-10 beschriebenen Weise verarbeitet werden, obgleich
eine letzte Subtraktion erforderlich ist, um den Offset zu
entfernen, und es muß berücksichtigt werden, daß der
Exponent EXP′, der durch den Schaltkreis 20′ geliefert
wird, immer positiv ist. Zusätzlich muß der Ausgang der
Verriegelung 25′ maskiert werden, um die signifikantesten
Bits Q 13-Q 16 zu entfernen. Diese führenden Bits stellen
einen 3-Bit-Wert ω CNT′ ohne Vorzeichen für die Zahl (J)dar,
der durch einen ω′-Zähler 41′ geliefert wird, der dem
ω-Binärzähler 41 in Fig. 1 entspricht. Da der Exponent
EXP′ des Zählers 30′ immer positiv ist, spricht er nicht
auf eine Periode mit einem Unterbereichs-Zustand an.
Stattdessen wird die Periode mit einem
Unterbereichs-Zustand oder einem extremen
Unterbereichs-Zustand durch den Wert ω CNT′ des ω′-Zählers
angezeigt, wenn dieser von 1 abweicht. In dem Fall, wo der
Wert ω CNT′ nicht den Wert 1 aufweist, muß die Anzahl der
Φ′-Zyklen, die durch den Zähler 30′ gezählt werden, und an
dem Ausgang WERT und EXP′ erhältlich sind, durch ω CNT′ dividiert
werden, entsprechend der Anzahl von ω′-Zyklen,
die in dem Zählerintervall empfangen werden, um die Anzahl
von Φ′-Zyklen in einem einzigen ω′-Zyklus zu bestimmen.
(Wenn ω CNT′ den Wert Null aufweist, sollte jedoch ω CNT′
auf acht eingestellt werden, aus den unten angegebenen
Gründen.) Alternativ wird der Wert ω CNT′ durch die Anzahl
von Φ′-Zyklen dividiert, die während des Zählintervalles
gezählt werden, um das Verhältnis der Frequenz von ω′,
bezogen auf die Frequenz Φ′, zu erhalten.
Der Schaltkreis gemäß Fig. 11 besitzt ferner eine Anzahl
von Merkmalen, die in dem Schaltkreis gemäß Fig. 1 nicht
dargestellt sind. Der Übertragsausgang des ω-Zählers 41,
der durch den Ausgang Q 3 vorgegeben ist, wird dem
Zeittaktgenerator 21′ zugeführt, um ein Rückstell- und
Verriegelungssignal beim Auftritt eines Übertrages von der
Stufe Q 2 zur erzeugen. Dies geschieht, um eine fehlerhafte
Anzeige zu verhindern, die auftreten würde, wenn der
ω′-Zähler 41′ fortfahren würde zu zählen, nachdem er
übergelaufen ist, wenn das Signal ω′ eine besonders hohe
Frequenz besitzt. Da der Ausgang Q 3 des ω′-Zählers 41′
nicht zu der Verriegelung 25′ geführt ist, sind acht
ω′-Zyklen gezählt worden, wenn der Ausgang l CNT′ in der
Verriegelung 25′ einen Wert von Null besitzt. Das gleiche
Ziel kann bei dem Schaltkreis 20 gemäß Fig. 1 erzielt
werden durch Sperrung der Zählung des Exponentenzählers 33
in dem Fall, wo der Wert des Exponentenzählers seinen
Minimalwert von 10 . . .02 erreicht. Der Schaltkreis 20′ in
Fig. 11 sperrt ebenfalls die Zählung, um zu verhindern, daß
der 12-Bit-Zähler 30′ überläuft, wenn das Signal ω′ eine
besonders niedrige Frequenz aufweist. Zu diesem Zweck wird
der Übertragsausgang (C OUT ), dessen Pegel als niedrig
angenommen wird, dem Freigabeeingang (EN) des einstellbaren
Frequenzteilers 34′ zugeführt. Ein gleiches Ziel kann mit
dem Schaltkreis 20 gemäß Fig. 1 erreicht werden, indem die
Zählung des Exponentenzählers 33 in dem Fall gesperrt wird,
wo der Wert des Exponentenzählers einen Maximalwert
01 . . .12 erreicht.
Gemäß den Fig. 12 und 13 ist ein schematisches
Schaltungsdiagramm eines bevorzugten Schaltkreises
entsprechend dem Blockdiagramm in Fig. 11 dargestellt. Das
von der Sensoreinrichtung 80 empfangene ω′-Signal wird in
seiner Amplitude durch einen Varistor 83 mit der Typ-Nr.
V68ZA2 stabilisiert und der Primärwicklung eines
Trenntransformators 84 zugeführt. Die Sekundärwicklung des
Transformators ist durch einen Widerstand 85 überbrückt,
der einen typischen Wert von 100 KΩ aufweist, und das
Signal von der Sekundärwicklung des Transformators 84 wird
einer Begrenzerstufe 86 zugeführt, die einen
Reihen-Eingangskondensator 87, einen
Reihen-Eingangswiderstand 88, einen
Rückkopplungskondensator 89, einen Rückkopplungswiderstand
90 und einen Inverter 91 umfaßt. Der Inverter 91 ist eine
CMOS-Komponente mit der Typ-Nr. 4049 und die Werte des
Eingangs- und Rückführungswiderstandes und der
Kondensatoren werden so gewählt, daß sie die
interessierenden Frequenzen im Bereich von ungefähr 60 Hz
bis 15.000 Hz hindurchlassen. Typische Werte sind 0,01 µF,
100 KΩ, 220 pF und 301 KΩ für den Kondensator 87, den
Widerstand 88, den Kondensator 89 und den Widerstand 90.
Das begrenzte Signal wird einem Schmitt-Trigger 92
zugeführt, der zwei CMOS-Inverter 93 und 94, einen
Reihen-Eingangswiderstand 95 und einen positiven
Rückführungswiderstand 96 umfaßt. Die Inverter 93 und 94
sind beispielsweise wiederum durch die Typ-Nr. 4049
vorgegeben und die Widerstände 95 und 96 besitzen typische
Werte von 49,9 KΩ und 150 KΩ. Die Inverter 91, 93 und
94 sollten in dem gleichen integrierten Schaltkreis
enthalten sein, so daß sie die gleichen
Schwellwert-Spannungspegel besitzen. Der Ausgang des
Schmitt-Triggers 92 an dem Inverter 94 taktet zwei
Verzögerungs-Flip-Flops 97 und 98. Die
Verzögerungs-Flip-Flops sind Standard-CMOS-Komponenten mit
der Typ-Nr. 4013. Die Flip-Flops 97 und 98 arbeiten mit
ähnlichen Verzögerungs-Flip-Flops 99 und 100 zusammen, um
Impulse auf der ω′-Zählimpulsleitung zu erzeugen, wenn
das minimale Geschwindigkeitssignal den niedrigen Pegel
aufweist und um einen Impuls auf der
ω′-Impuls-Minimum-Geschwindigkeitsleitung zu erzeugen,
wenn das Minimum-Geschwindigkeitssignal den hohen Pegel
einnimmt. Das Minimum-Geschwindigkeitssignal wird an dem
Übertrags-Ausgang der letzten Stufe des Zählers 30′
erzeugt, nachdem eine durch ein Verzögerungs-Flip-Flop 101
vorgegebene Verzögerung durchlaufen ist. Im Normalfall wird
ein Rückstellimpuls durch ein UND-Gatter 46′ erzeugt, wenn
das Verriegelungs- und Rückstell-Gestattungssignal den
hohen Pegel einnimmt und ein ω′-Zählimpulssignal den hohen
Pegel besitzt. Ein Rückstellimpuls wird ebenfalls von dem
ω′-Impuls-Minimum-Geschwindigkeitssignal in dem atypischen
Fall erzeugt, wo die Geschwindigkeit geringer als die
Minimalgeschwindigkeit ist. Ein NOR-Gatter 102, wie
beispielsweise die CMOS-Komponente mit der Typ-Nr. 4001 und
ein Verzögerungs-Flip-Flop 103 erzeugen ein Rückstellsignal
mit aktivem niedrigen Pegel beim Auftritt einer dieser
Bedingungen. Bei einer normalen Rückstellung, die
durch das UND-Gatter 46′ erzeugt wird, wird ebenfalls ein
Verriegelungssignal durch ein Verzögerungs-Flip-Flop 104
erzeugt unmittelbar vor dem Rückstellsignal. Zu diesem
Zweck wird das Flip-Flop 104 durch das Komplement des
Φ′-Signales getaktet. Das Φ′-Signal und das
Φ′-Komplementsignal sind beispielsweise 2 MHz-Taktsignale
für den Computer.
Damit der Computer die Verriegelung 25′ zu jedem
vorangegebenen Zeitpunkt auslesen kann, wird das Lese-Signal
von einem Adressendekodierer 27′ verwendet, um das
Verriegelungssignal zu sperren. Wenn das Lesesignal den
hohen Logikpegel aufweist, wird ein Sperrsignal durch
einen Inverter 105 erzeugt und einem UND-Gatter 106
zugeführt.
Gemäß Fig. 13 umfaßt der Zähler 30′ drei getrennte
4-Bit-Synchronzähler 107, 108 und 109, die z. B. durch
CMOS-Komponenten mit der Typ-Nr. 40161 vorgegeben sind. Der
einstellbare Frequenzteiler 34′ umfaßt einen
4-Bit-Binärzähler 35′, wie beispielsweise die
CMOS-Komponente mit der Typ-Nr. 4520, die UND-Gatter 37′
und 38′ mit der Typ-Nr. 4081 und einen dualen
4-Bit-Multiplexer 36′, beispielsweise vom Typ 4539. Der
ω′-Binärzähler 41′ ist beispielsweise vom Typ 4520. Da die
Komponente mit der Typ-Nr. 4520 eine aktive Rückstellung
mit hohem Pegel erfordert, wird das aktive Rückstellsignal
mit niedrigem Pegel durch einen Inverter 110 invertiert und
diesen Zählern zugeführt. Das aktive Rückstellsignal mit
hohem Pegel wird ebenfalls dem Flip-Flop 32′ zugeführt,
welches das Verriegelungs- und Rückstell-Gestattungssignal
erzeugt.
Die Verriegelung 25′ umfaßt zwei 8-Bit-Verriegelungen 111
und 112, die beispielsweise durch CMOS-Komponenten mit der
Typ-Nr. 4034 vorgegeben sind. Diese Verriegelungen 111 und
112 besitzen Tristate-Ausgänge und das
Tristate-Freigabesignal (EN) wird durch das Lesesignal von
dem Adressendekodierer 27′ aktiviert. Die Verriegelungen
111 und 112 besitzen ebenfalls Rückstelleingänge (A/S), die
an die Rückstelleitung 113 von dem nicht dargestellten
Mikrocomputer angeschlossen sind.
Vorstehend wurde ein Schaltkreis offenbart zur Erzielung
einer kompakten Digitaldarstellung der Frequenz eines
Eingangssignales mit hoher Auflösung und für einen weiten
Bereich. Unter Verwendung des Schaltkreises gemäß Fig. 1
kann beispielsweise eine Verriegelung mit 16
Ausgangsleitungen die Frequenz in einer
Zweierbasis-Gleitkommadarstellung vorgeben, wobei der
Exponent 4 Bit und die Mantisse 12 Binärstellen umfaßt,
wodurch ein Bereich bis zu 16 Oktaven oder ungefähr 5 Dekaden
und eine Genauigkeit von mindestens 1 zu 212 bzw.
4096 vorgegeben ist. Dies entspricht einer Genauigkeit von
ungefähr 0,025%. Darüber hinaus kann, wie anhand der
Fig. 7-10 beschrieben, der Schaltkreis in einfacher Weise
eine Schnittstelle für einen Computer bilden, wobei wenig
Software und wenig Bearbeitungsaufwand erforderlich ist.
Der Schaltkreis ist insbesondere vorteilhaft für die
Schnittstellenbildung zwischen einem Geschwindigkeitssensor
und einem Computer, wobei ein CMOS-Schaltkreis mit geringer
Leistungsaufnahme im Zusammenhang mit den Fig. 12 und 13
dargestellt und beschrieben wurde.
Claims (35)
1. Verfahren zum Signalisieren des zeitlichen Verhaltens
eines ersten Signales über einen ausgedehnten Bereich,
bezogen auf ein Taktintervall, gekennzeichnet durch
folgende Schritte:
(a) Erzeugung eines Taktsignales durch Teilung der Frequenz des ersten Signales durch eine vorgewählte Zahl I,
(b) Voreinstellung eines Zählers und Takten des Zählers mit dem Taktsignal während des Taktintervalles,
(c) Erhöhung der Zahl I in vorbestimmter Funktion des Wertes des Zählers und in Abhängigkeit des Wertes des Zählers, der von dem voreingestellten Wert abweicht, und
(d) Übertragung des Wertes des Zählers, der am Ende des Taktintervalles auftritt.
(a) Erzeugung eines Taktsignales durch Teilung der Frequenz des ersten Signales durch eine vorgewählte Zahl I,
(b) Voreinstellung eines Zählers und Takten des Zählers mit dem Taktsignal während des Taktintervalles,
(c) Erhöhung der Zahl I in vorbestimmter Funktion des Wertes des Zählers und in Abhängigkeit des Wertes des Zählers, der von dem voreingestellten Wert abweicht, und
(d) Übertragung des Wertes des Zählers, der am Ende des Taktintervalles auftritt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
die Zahl I eine ganzzahlige Potenz von Zwei ist.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
der Zähler ein mehrstufiger Binärzähler ist und die
Zahl I in Abhängigkeit von einem Übertrag einer
besonderen Binärstufe des Zählers verdoppelt wird.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
der Zähler im Schritt (b) auf den Wert Null
voreingestellt wird.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
das Taktsignal im Schritt (a) durch Takten eines
mehrstufigen Binärzählers aufgrund des ersten Signales
und aufgrund des Übertrags einer ausgewählten
Binärstufe erzeugt wird.
6. Verfahren nach Anspruch 1, gekennzeichnet durch den
weiteren Schritt der Einstellung des Wertes des
Zählers, der im Schritt (d) übertragen wird auf eine
vorbestimmte Funktion des übertragenen Wertes,
basierend auf der ungefähren Anzahl K von Zyklen des
Taktsignales, die der Zähler während des
Taktintervalles empfangen hat, wenn der Schritt (c)
nicht ausgeführt worden ist.
7. Verfahren nach Anspruch 1, ferner gekennzeichnet durch
die Schritte der Auswahl einer Zahl J in Abhängigkeit
von dem Wert des Zählers und durch Einstellung der
Dauer des Taktintervalles, um die ausgewählte Anzahl J
von Zyklen eines zweiten Signales zu beinhalten, so daß
der Wert des Zählers, der am Ende des Taktintervalles
auftritt, im wesentlichen von dem voreingestellten Wert
des Zählers abweicht.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß
der Schritt der Auswahl der Zahl J den Schritt des
Zählens der Anzahl von Zyklen des zweiten Signales
beinhaltet, welche von dem Zeitpunkt an auftreten, auf
den der Zähler voreingestellt ist und bis zu dem Wert,
den der Zähler bei einem vorbestimmten Wert erreicht,
der sich wesentlich von dem voreingestellten Wert des
Zählers unterscheidet.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß
der Schritt des Zählens der Anzahl von Zyklen des
zweiten Signales den Schritt der Aufzeichnung umfaßt,
daß der Wert des Zählers den vorbestimmten Wert
erreicht hat.
10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß
der Schritt des Zählens der Anzahl von Zyklen des
zweiten Signales aufgrund der gezählten Anzahl von
Zyklen des zweiten Signales beendet wird, wenn dieses
zunächst eine ganzzahlige Potenz von Zwei erreicht hat,
nachdem der Wert des Zählers den vorbestimmten Wert
erreicht hat.
11. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß
der Schritt des Zählens der Anzahl von Zyklen des
zweiten Signales aufgrund der gezählten Anzahl von
Zyklen des zweiten Signales beendet wird, wenn dieses
zunächst einen ganzzahligen Wert erreicht hat, nachdem
der Wert des Zählers den vorbestimmten Wert erreicht
hat.
12. Verfahren nach Anspruch 8, ferner gekennzeichnet durch
den Schritt der Übertragung des Wertes des Zählers
aufgrund der gezählten Anzahl von Zyklen des zweiten
Signales, wenn dieses einen Extremwert erreicht,
unabhängig davon, ob der Wert des Zählers den
vorbestimmten Wert erreicht.
13. Verfahren nach Anspruch 7, ferner gekennzeichnet durch
die Schritte der Übertragung der Zahl J am Ende des
Taktintervalles und durch Einstellung des Wertes des
Zählers, der im Schritt (d) durch eine vorbestimmte
Funktion übertragen wird, um die ungefährte Anzahl K von
Zyklen des Taktsignales festzustellen, das der Zähler
empfangen hätte während des Taktintervalles, wenn der
Schritt (c) nicht ausgeführt worden wäre und durch
Teilung der übertragenen Zahl J durch die Zahl K, um
hierdurch das Verhältnis der Frequenz des zweiten
Signales in bezug auf die Frequenz des ersten Signales
zu bestimmen.
14. Verfahren nach Anspruch 7, ferner gekennzeichnet durch
den Schritt der Sperrung des Taktes des Zählers
aufgrund des Wertes des Zählers beim Erreichen eines
Extremwertes.
15. Verfahren nach Anspruch 1, ferner gekennzeichnet durch
den Schritt der Sperrung des Taktes des Zählers
aufgrund des Wertes des Zählers beim Erreichen eines
Extremwertes.
16. Verfahren zum Signalisieren der Frequenz eines ersten
Signales (0) in bezug auf ein zweites Signal (ω),
gekennzeichnet durch folgende Schritte:
(a) Erzeugung eines Taktsignales durch Teilung der Frequenz des ersten Signales (Φ) durch eine vorgewählte Zahl I,
(b) Voreinstellung eines Zählers und Takten des Zählers mit dem Taktsignal in Abhängigkeit von dem Bedienen eines ersten Zyklus des zweiten Signales (ω),
(c) Erhöhung der Zahl I in vorbestimmter Funktion des Wertes des Zählers in Abhängigkeit von dem Wert des Zählers, der von dem voreingestellten Wert des Zählers abweicht, und
(d) Übertragung des Wertes des Zählers, der am Beginn eines nachfolgenden zweiten Zyklus des zweiten Signales (ω) auftritt.
(a) Erzeugung eines Taktsignales durch Teilung der Frequenz des ersten Signales (Φ) durch eine vorgewählte Zahl I,
(b) Voreinstellung eines Zählers und Takten des Zählers mit dem Taktsignal in Abhängigkeit von dem Bedienen eines ersten Zyklus des zweiten Signales (ω),
(c) Erhöhung der Zahl I in vorbestimmter Funktion des Wertes des Zählers in Abhängigkeit von dem Wert des Zählers, der von dem voreingestellten Wert des Zählers abweicht, und
(d) Übertragung des Wertes des Zählers, der am Beginn eines nachfolgenden zweiten Zyklus des zweiten Signales (ω) auftritt.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß
der Zähler ein erster mehrstufiger Binärzähler ist, der
eine Anzahl von Binärstufen hoher Ordnung aufweist und
daß das Taktsignal im Schritt (a) durch Takten eines
zweiten mehrstufigen Binärzählers in Abhängigkeit von
dem ersten Signal (Φ) erzeugt wird, daß seine besondere
Stufe des zweiten mehrstufigen Binärzählers aufgrund
des Ausgangs der höherwertigen Binärstufen ausgewählt
wird, und daß das Taktsignal aufgrund des Übertrages
der ausgewählten Stufe des zweiten mehrstufigen
Binärzählers erzeugt wird.
18. Verfahren nach Anspruch 16, ferner gekennzeichnet durch
die Schritte des Zählens der Anzahl von Zyklen des
zweiten Signales (ω) zwischen dem ersten und zweiten
Zyklus, wobei der Schritt (d) ausgeführt wird, nachdem
der Wert des Zählers um einen vorbestimmten Wert von
seinem voreingestellten Wert abweicht.
19. Verfahren zum Signalisieren der Frequenz eines ersten
Signales (Φ) in bezug auf ein zweites Signal (ω),
gekennzeichnet durch folgende Schritte:
(a) Voreinstellung eines Zählers und Takten dieses Zählers aufgrund des ersten Signales beim Beginn eines ersten Zyklus des zweiten Signales (ω),
(b) Zählung der Anzahl von Zyklen des zweiten Signales (l) nach dem ersten Zyklus, und
(c) Übertragung der gezählten Anzahl von Zyklen des zweiten Signales (ω) und des Wertes des Zählers beim Beginn eines nachfolgenden Zyklus des zweiten Signales (l), welches auftritt, wenn der Wert des Zählers von seinem voreingestellten Wert um wenigstens einen vorbestimmten Wert abweicht.
(a) Voreinstellung eines Zählers und Takten dieses Zählers aufgrund des ersten Signales beim Beginn eines ersten Zyklus des zweiten Signales (ω),
(b) Zählung der Anzahl von Zyklen des zweiten Signales (l) nach dem ersten Zyklus, und
(c) Übertragung der gezählten Anzahl von Zyklen des zweiten Signales (ω) und des Wertes des Zählers beim Beginn eines nachfolgenden Zyklus des zweiten Signales (l), welches auftritt, wenn der Wert des Zählers von seinem voreingestellten Wert um wenigstens einen vorbestimmten Wert abweicht.
20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß
der Schritt (c) den Schritt der Aufzeichnung umfaßt,
daß der Wert des Zählers diesen vorbestimmten Wert
erreicht.
21. Verfahren nach Anspruch 19, ferner gekennzeichnet durch
den Schritt der Übertragung der gezählten Anzahl von
Zyklen des zweiten Signales (ω) und des Wertes des
Zählers aufgrund der gezählten Anzahl von Zyklen des
zweiten Signales (ω), das einen Extremwert erreicht,
unabhängig davon, ob der Wert des Zählers den
vorbestimmten Wert erreicht.
22. Schaltkreis zum Empfang erster und zweiter Signale
(Φ, ω) und zur Erzeugung einer Digitaldarstellung der
Frequenz des ersten Signales (Φ) bezogen auf das zweite
Signal (ω), gekennzeichnet durch die Kombination
folgender Merkmale:
Erste Schaltungsmittel zum Zählen der Anzahl L von Zyklen eines Taktsignales, das vom Beginn eines ersten Zyklus des zweiten Signales (ω) auftritt,
Schaltungsmittel zur Erzeugung dieses Taktsignales durch Teilen der Frequenz des ersten Signales (Φ) durch eine Zahl I, welche eine vorbestimmte wachsende Funktion von L ist, wenn die Zahl L von Zyklen gezählt werden, und
Schaltungsmittel zur Übertragung der Zahl L von Zyklen, die gezählt worden ist bis zum Beginn eines nachfolgenden Zyklus des zweiten Signales (ω).
Erste Schaltungsmittel zum Zählen der Anzahl L von Zyklen eines Taktsignales, das vom Beginn eines ersten Zyklus des zweiten Signales (ω) auftritt,
Schaltungsmittel zur Erzeugung dieses Taktsignales durch Teilen der Frequenz des ersten Signales (Φ) durch eine Zahl I, welche eine vorbestimmte wachsende Funktion von L ist, wenn die Zahl L von Zyklen gezählt werden, und
Schaltungsmittel zur Übertragung der Zahl L von Zyklen, die gezählt worden ist bis zum Beginn eines nachfolgenden Zyklus des zweiten Signales (ω).
23. Schaltkreis nach Anspruch 22, dadurch gekennzeichnet,
daß die Schaltungsmittel zur Erzeugung eines
Taktsignales umfassen:
Einen ersten mehrstufigen Binärzähler, der in Abhängigkeit von dem ersten Signal (Φ) getaktet wird, und
einen Multiplexer mit Auswahleingängen entsprechend der gezählten Zahl L von Zyklen, mit Dateneingängen, denen ein Übertragsignal von den Binärstufen des ersten Zählers zugeführt wird und einem Datenausgang, an dem das Taktsignal abgenommen wird.
Einen ersten mehrstufigen Binärzähler, der in Abhängigkeit von dem ersten Signal (Φ) getaktet wird, und
einen Multiplexer mit Auswahleingängen entsprechend der gezählten Zahl L von Zyklen, mit Dateneingängen, denen ein Übertragsignal von den Binärstufen des ersten Zählers zugeführt wird und einem Datenausgang, an dem das Taktsignal abgenommen wird.
24. Schaltkreis nach Anspruch 23, dadurch gekennzeichnet,
daß die ersten Schaltungsmittel zum Zählen der Zahl L
von Zyklen einen zweiten mehrstufigen Binärzähler
umfassen, der eine Anzahl von höherwertigen Stufen
aufweist, deren Ausgänge Signale an die Auswahleingänge
des Multiplexers liefern.
25. Schaltkreis nach Anspruch 22, dadurch gekennzeichnet,
daß die Schaltungsmittel zum Übertragen eine
Verriegelung umfassen.
26. Schaltkreis nach Anspruch 22, gekennzeichnet durch
zweite Schaltungsmittel zum Zählen der Zahl J von
Zyklen des zweiten Signales (ω), die vom Beginn an des
ersten Zyklus auftreten.
27. Schaltkreis nach Anspruch 26, ferner gekennzeichnet
durch Schaltungsmittel zur Übertragung der Zahl J von
Zyklen des zweiten Signales (ω), die durch die zweiten
Schaltungsmittel gezählt werden zum Heraufzählen bis
zum Beginn des nachfolgenden Zyklus des zweiten
Signales (ω).
28. Schaltkreis nach Anspruch 26, ferner gekennzeichnet
durch Schaltungsmittel zur Auswahl des nachfolgenden
Zyklus des zweiten Signales (ω) aufgrund der gezählten
Anzahl L von Zyklen, wenn diese einen vorbestimmten
Wert erreichen.
29. Schaltkreis nach Anspruch 28, dadurch gekennzeichnet,
daß die Schaltungsmittel zur Auswahl des nachfolgenden
Zyklus des zweiten Signales (ω) ein Flip-Flop
umfassen, welches aufgrund des Beginns des ersten
Zyklus des zweiten Signales (ω) zurückgestellt wird
und aufgrund der gezählten Zahl L von Zyklen gesetzt
wird, wenn diese den vorbestimmten Wert erreichen.
30. Schaltkreis nach Anspruch 26, ferner gekennzeichnet
durch Schaltungsmittel zur Auswahl des nachfolgenden
Zyklus des zweiten Signales (ω) aufgrund der gezählten
Anzahl J von Zyklen des zweiten Signales (ω), wenn
dieses seinen vorbestimmten Wert erreicht.
31. Schaltkreis nach Anspruch 22, ferner gekennzeichnet
durch Schaltungsmittel zum Sperren der ersten
Schaltungsmittel zum Zählen aufgrund der gezählten
Anzahl L von Zyklen, wenn diese einen Extremwert
erreichen.
32. Schaltkreis zum Empfang erster und zweiter Signale
(Φ, ω) und zur Erzeugung einer Digitaldarstellung der
Frequenz des ersten Signales (Φ), bezogen auf die
Frequenz des zweiten Signales (ω), gekennzeichnet
durch die Kombination folgender Merkmale:
erste Schaltungsmittel zum Zählen der Anzahl L von Zyklen des ersten Signales (Φ) beginnend mit einem ersten Zyklus des zweiten Signales (ω),
zweite Schaltungsmittel zum Zählen der Anzahl J von Zyklen des zweiten Signales (ω) vom Beginn des ersten Zyklus des zweiten Signales (ω),
Schaltungsmittel zum Übertragen der gezählten Anzahl L von Zyklen des ersten Signales (Φ) und der gezählten Anzahl J von Zyklen des zweiten Signales (ω) aufgrund eines Übertragungssignales, und
Schaltungsmittel zur Erzeugung des Übertragungssignales beim Beginn eines nachfolgenden Zyklus des zweiten Signales (ω) aufgrund der gezählten Anzahl L von Zyklen des ersten Signales (Φ), wenn dieses seinen ersten vorbestimmten Wert erreicht.
erste Schaltungsmittel zum Zählen der Anzahl L von Zyklen des ersten Signales (Φ) beginnend mit einem ersten Zyklus des zweiten Signales (ω),
zweite Schaltungsmittel zum Zählen der Anzahl J von Zyklen des zweiten Signales (ω) vom Beginn des ersten Zyklus des zweiten Signales (ω),
Schaltungsmittel zum Übertragen der gezählten Anzahl L von Zyklen des ersten Signales (Φ) und der gezählten Anzahl J von Zyklen des zweiten Signales (ω) aufgrund eines Übertragungssignales, und
Schaltungsmittel zur Erzeugung des Übertragungssignales beim Beginn eines nachfolgenden Zyklus des zweiten Signales (ω) aufgrund der gezählten Anzahl L von Zyklen des ersten Signales (Φ), wenn dieses seinen ersten vorbestimmten Wert erreicht.
33. Schaltkreis nach Anspruch 32, ferner gekennzeichnet
durch Schaltungsmittel zur Erzeugung des
Übertragungssignales beim Beginn eines nachfolgenden Zyklus des zweiten Signales (ω) aufgrund der gezählten Anzahl J von Zyklen des zweiten Signales (ω) beim Erreichen eines zweiten vorbestimmten Wertes.
Übertragungssignales beim Beginn eines nachfolgenden Zyklus des zweiten Signales (ω) aufgrund der gezählten Anzahl J von Zyklen des zweiten Signales (ω) beim Erreichen eines zweiten vorbestimmten Wertes.
34. Schaltkreis nach Anspruch 33, ferner gekennzeichnet
durch Schaltungsmittel zum Sperren der ersten
Schaltungsmittel zum Zählen aufgrund der gezählten
Anzahl L von Zyklen des ersten Signales (Φ) beim
Erreichen eines Extremwertes.
35. Schaltkreis nach Anspruch 32, ferner gekennzeichnet
durch Schaltungsmittel zum Sperren der ersten
Schaltungsmittel zum Zählen aufgrund der gezählten
Anzahl L von Zyklen des ersten periodischen Signales
(Φ) beim Erreichen eines Extremwertes.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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