DE3609458A1 - Halbleitervorrichtung mit parallel geschalteten selbstabschalt-halbleiterbauelementen - Google Patents

Halbleitervorrichtung mit parallel geschalteten selbstabschalt-halbleiterbauelementen

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DE3609458A1 DE19863609458 DE3609458A DE3609458A1 DE 3609458 A1 DE3609458 A1 DE 3609458A1 DE 19863609458 DE19863609458 DE 19863609458 DE 3609458 A DE3609458 A DE 3609458A DE 3609458 A1 DE3609458 A1 DE 3609458A1
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Description

BESCHREIBUNG
Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und insbesondere einen Modul, bei dem zumindest zwei Halbleiterbauelemente, die jeweils eine Selbstabschaltfunktion aufweisen, wie z.B. Gateabschalt-Thyristoren (im folgenden als "GTO-Thyristoren" oder kurz 1GTOs" bezeichnet) und Transistoren, in einem Gehäuse parallel geschaltet sind. Das oben genannte Halbleiterbauelement wird im folgenden als "Chip" bezeichnet.
Bei einer herkömmlichen Halbleitervorrichtung, wie sie in der japanischen Patentanmeldung Nr. 59-110146 beschrieben ist, in der zwei Chips in einem Gehäuse parallel geschaltet sind, haben die Chips dieselben Kenngrößen, die Steueranschlüsse der Chips sind direkt miteinander verbunden, und nur die Chips sind bezüglich einer bestimmten Ebene in dem Gehäuse symmetrisch ausgelegt. Wenn die Halbleitervorrichtung einen Hochgeschwindigkeitsbetrieb durchführt, wenn sie z.B. rasch eingeschaltet wird, unterscheidet sich der durch einen der Chips fließende Strom stark von dem Strom, der durch den anderen Chip fließt. Ein derartiges Strom-Ungleichgewicht kann dazu führen, daß einer der Chips beschädigt wird. Um eine Beschädigung des Chips zu vermeiden, ist es notwendig, den Nennstrom der Halbleitervorrichtung zu verringern. Damit wird durch die Parallelschaltung der Chips das Leistungsvermögen der Halbleitervorrichtung verringert.
Bei der herkömmlichen Halbleitervorrichtung hat die
Verdrahtung für die parallele Verbindung der Chips in dem
— 9
Gehäuse eine Reaktanz von etwa 10 H und einen Widerstand von etwa 10 Ω. Derartige Reaktanz- und Widerstands werte sind vernachlässigbar klein. Aus diesem Grund ist die interne Verdrahtung für die Verbindung der Chips mit externen An-
Schlüssen, die auf äem Gehäuse angebracht sind, entsprechend den Positionen der Chips in dem Gehäuse und der Anordnung der externen Anschlüsse ausgebildet, ohne der Anordnung der internen Verdrahtung besondere Aufmerksamkeit zu widmen.
In den letzten Jahren ergab sich das Erfordernis, daß eine derartige Halbleitervorrichtung einen Hochgeschwindigkeitsbetrieb durchführen kann. Insbesondere muß die Halbleitervorrichtung in einer Zeit in der Größenordnung von Mikrosekunden ein- oder ausgeschaltet werden können. Die Erfinder stellten durch Experimente fest, daß die bislang vernachlässigte Impedanz der internen Verdrahtung diesbezüglich ein schwerwiegendes Problem darstellt.
Im folgenden soll ein Fall betrachtet werden, in dem zwei GTO-Chips in einem Gehäuse parallel geschaltet sind, und die Differenz in der EIN-Spannung zwischen den GTO-Chips beispielsweise gleich oder kleiner als 0,2 V ist. Wenn die GTO-Chips ein- und ausgeschaltet werden, liegt das Ungleichgewichtsverhältnis des Stromes zur Einschaltzeit, d.h. das Verhältnis der Differenz zwischen dem durch einen der GTO-Chips fließenden Einschaltstrom und dem durch den anderen GTO-Chip fließenden Einschaltstrom zur Summe dieser Einschaltströme, in einem Bereich von 0 % bis 38 %. Daneben liegt das Ungleichgewichtsverhältnis des Stromes im stationären EIN-Zustand in einem Bereich von 0 % bis 5 %, und das Ungleichgewichtsverhältnis des Stromes zur Ausschaltzeit in einem Bereich von O % bis 30 %.
Die generelle Aufgabe der vorliegenden Erfindung ist darin zu sehen, eine Kalbleitervorrichtung anzugeben, mit der die dem Stand der Technik anhaftenden Nachteile zumindest teilweise überwunden werden. Insbesondere soll eine Halbleitervorrichtung geschaffen werden, in der zumindest zwei Chips mit jeweils einer Selbstabschaltfunktion in einem Gehäuse parallel geschaltet sind, die ohne Erzeugung eines Stromungleichgewichts, einer Beschädigung oder einer Verringerung des Effekts der Parallelschaltung betrieben werden können.
Zur Lösung der oben genannten Aufgabe ist nach einem Merkmal der vorliegenden Erfindung eine Halbleitervorrichtung vorgesehen, in der parallel geschaltete Chips zusammen mit externen Anschlüssen und internen Verdrahtungen für die Verbindung der Chips mit den externen Anschlüssen im geometrischen Sinn symmetrisch angeordnet sind.
Die vorliegende Erfindung baut auf dem Konzept auf, daß das Stromungleichgewicht zu einer Übergangszeit oder in einem stationären Zustand durch die Differenz der Verdrahtungsimpedanz zwischen der einen und der anderen Chipseite hervorgerufen wird, d.h. durch die Differenz zwischen der gegenelektromotorischen Kraft aufgrund der Reaktanz und des Widerstands der einem Chip zugeordneten internen Verdrahtung und der gegenelektromotorischen Kraft aufgrund der Reaktanz und des Widerstands der dem anderen Chip zugeordneten internen Verdrahtung. Weiterhin ergaben Untersuchungen der Erfinder, daß das Strom-Ungleichgewichtsverhältnis zur Einschaltzeit, im stationären EIN-Zustand und zur Ausschaltzeit kleiner als 5 % wurde, wenn die interne Verdrahtung so eingestellt wurde, daß die Differenz in der Verdrahtungsimpedanz zwischen den zwei Seiten im wesentlichen gleich Null betrug. Um die Differenz in der Verdrahtungsimpedanz zwischen den zwei Seiten zu eliminieren, sind die Chips erfindungsgemäß zusammen mit den externen 5 Anschlüssen und der internen Verdrahtung symmetrisch angeordnet.
Bevorzugte Ausführungsbeispiele der Erfindung werden im folgenden unter Bezugnahme auf die anliegenden Zeichnungen beschrieben. In den Zeichnungen zeigen Figur 1A eine teilweise geschnittene Draufsicht auf ein
Ausführungsbeispiel eines GTO-Moduls nach vorliegender Erfindung;
Figur 1B eine Schnittansicht entlang der Linie IB-IB in
Figur 1A;
Figur 2A eine schematische Ansicht eines Falles, in dem zwei GTO-Chips erfindungsgemäß symmetrisch be-
.?■
züglich einer Ebene angeordnet sind;
Figur 2B eine schematische Ansicht eines Falles, in dem drei GTO-Chips erfindungsgemäß symmetrisch um eine Achse angeordnet sind; Figur 2C eine schematische Ansicht eines Falles, in dem
vier GTO-Chips symmetrisch um eine Achse angeordnet sind; und
Figur 2D eine schematische Ansicht eines Falles, in dem sechs GTO-Chips symmetrisch um eine Achse angeordnet sind.
Die vorliegende Erfindung wird im folgenden auf Grundlage eines Ausführungsbeispiels erläutert.
Figur 1A ist eine - zur Klarstellung teilweise gebrochen dargestellte - Ansicht eines Ausführungsbeispiels eines GTO-Moduls, bei dem ein GTO-Chip und ein mit diesem antiparallel verbundener Diodenchip sowie einer anderer GTO-Chip und ein mit diesem antiparallel verbundener Diodenchip in einem Gehäuse parallelgeschaltet sind. Figur 1B zeigt eine Schnittansicht entlang der Linie IB-IB in Figur 1A. In den Figuren 1A und 1B bezeichnet der Suffix a Teile, die dem einen der GTO-Chips zugeordnet sind, und der Suffix b Teile, die dem anderen GTO-Chip zugeordnet sind. Es ist anzumerken, daß einige in der folgenden Beschreibung erwähnte Teile in den Figuren 1A und 1B nicht mit Bezugsziffern bezeichnet sind.
In den Figuren 1A und 1B ist ein kastenförmiges Gehäuse 1 aus einer aus Metall hergestellten Kühlrippe 2, einem auf einer Hauptfläche der Kühlrippe 2 vorgesehenen isolierenden Seitenmantel 3 und einer auf dem Seitenmantel 3 vorgesehenen isolierenden Gehäuseabdeckung (hier einem isolierenden Deckel) 4 so aufgebaut, daß sich der Seitenmantel 3 zwischen der Kühlrippe 2 und der Gehäuseabdeckung 4 befindet. Die Elemente 2, 3 und 4 sind mittels eines Klebstoffes miteinander verbunden. An der Kühlrippe 2 sind über Isolatoren 5a und 5b Anoden-Elektrodenplatten 6a bzw. 6b befestigt. Jeder der Isolatoren 5a und 5b ist
geschichtet und so aufgebaut, daß eine aus Kupfer hergestellte Zwischenplatte sandwichartig zwischen isolierenden Schichten liegt. Der detaillierte Aufbau der Isolatoren 5a und 5b ist jedoch in Figur 1B nicht dargestellt. An der Oberfläche der Anoden-Elektrodenplatte 6a sind ein GTO-Chip 7a und ein Dioden-Chip 8a so angebracht, daß der GTO-Chip 7a in Gleichrichtrichtung gegenüber dem Dioden-Chip 8a liegt, an der Oberfläche der Anoden-Elektrodenplatte 6b sind ein GTO-Chip 7b und ein Diodenchip 8b so angebracht, daß der GTO-Chip 7b in Gleichrichtrichtung gegenüber dem Dioden-Chip 8b liegt. Die Anodenseite des GTO-Chip 7a und die Kathodenseite des Dioden-Chip 8a sind in anderen Worten mit der Anoden-Elektrodenplatte 6a verbunden, während die Anodenseite des GTO-Chip 7b und die Kathodenseite des Dioden-Chip 8b mit der Anoden-Elektrodenplatte 6b verbunden sind.
Eine Kathoden-Elektrodenplatte 9a sowie eine Gate-Elektrodenplatte 10a sind über (nicht gezeigte) Isolatoren an der Anoden-Elektrodenplatte 6a angebracht. Eine Kathoden-Elektrodenplatte 9b sowie eine Gate-Elektrodenplatte 10b sind über (nicht gezeigte) Isolatoren an der Anoden-Elektrodenplatte 6b angebracht.
In jedem der GTO-Chips 7a und 7b ist die Emitterschicht auf der Kathodenseite in eine Vielzahl von streifenförmigen Bereichen unterteilt, die zusammen mit der Basisschicht auf der Kathodenseite zur oberen Hauptfläche des GTO-Chip freiliegen und von der Basisschicht umgeben sind. Auf den streifenförmigen Emitterbereichen bzw. der Basisschicht sind durch Aufdampfen ein Kathoden-Elektrodenfilm und ein Basis-Elektrodenfilm gebildet, und der freiliegende Bereich der oberen Hauptfläche des GTO-Chip ist mit einem isolierenden Oberflächenpassivierfilm, beispielsweise einem Siliziumoxidfilm, beschichtet. Der Kathoden-Elektrodenfilm ist über ein Kathoden-Elektrodenelement 11a oder 11b mit einem feinen kammfcrmigen Muster mit der Kathoden-Elektrodenplatte 9a oder 9b verbunden, der Gate-
Elektrodenform ist über ein Gate-Elektrodenelement 12a oder 12b, das ebenfalls ein feines kammförmiges Muster hat, mit der Gate-Elektrodenplatte 10a oder 10b verbunden. Einzelheiten der Kathoden-Elektrodenelemente 11a und 11b sowie der Gate-Elektrodenelemente 12a und 12b sind im US-Patent Nr. 4 516 149 erläutert. Die Anodenseite des Diodenchip 8a ist über ein Elektrodenelement 13a mit der Kathoden-Elektrodenplatte 9a verbunden, die Anodenseite des Dioden-Chip 8b ist über ein Elektrodenelement 13b mit der Kathoden-Elektrodenplatte 9b verbunden. Externe Schrauben 14a und 14b greifen in externe Anodenanschlüsse 15a und 15b ein, die jeweils auf der Gehäuseabdeckung 4 montiert sind und so verlaufen, daß sie an den Anoden-Elektrodenplatten 6a bzw. 6b befestigt sind. In ähnlicher Weise stehen externe Kathodenanschlüsse 17a und 17b mit externen Schrauben 16a bzw. 16b in Eingriff und verlaufen so, daß sie an den Kathoden-Elektrodenplatten 9a bzw. 9b befestigt werden können. Externe Gateanschlüsse 19a und 19b werden mit einer externen Schraube 18 in Kontakt gehalten und sind an den Gate-Elektrodenplatten 10a bzw. 10b angebracht.
Weitere externe Kathodenanschlüsse für die Tastung 21a und 21b stehen mit einer externen Schraube 20 in Eingriff. Die externen Kathoaenanschlüsse 21a und 17a sowie 21b und 17b sind innerhalb des Gehäuses 1 in einem Körper zusammengeführt. Wie oben erläutert, sind in diesem Ausführungsbeispiel· ähnliche Bauelemente, die durch die Suffixe a und b bezeichnet sind und den GTO-Chips 7a und 7b entsprechen, in dem Gehäuse 1 vorgesehen und symmetrisch angeordnet, wie weiter unten erläutert. Das heißt, das Gehäuse ist aus einer Vielzahl von Einheiten aufgebaut, deren Anzahl gleich der Anzahl der GTO-Chips ist.
In den Innenraum des Gehäuses 1 zu den Oberflächen der Isolatoren 5a und 5b ist ein hartes Harz 22 eingeführt und anschließend ausgehärtet. Danach sind nacheinander ein weiches Harz 23 und ein hartes Harz 24 in den Innenraum des Gehäuses 1 eingeführt und anschließend gehärtet. Zur
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Vereinfachung der Darstellung, sind diese Harze in Figur 1A nicht gezeigt.
In einem Fall, in dem mit dem vorliegenden Ausführungsbeispiel ein Inverter gebildet wird, sind die externen Anodenanschlüsse 15a und 15b miteinander durch eine externe Verbindungsschiene verbunden, die zwischen den Schrauben 14a und 14b eine Verbindung herstellt. Die externen Kathodenanschlüsse 17a und 17b sind miteinander durch eine weitere Verbindungsschiene (externe Busschiene) verbunden, die eine Verbindung zwischen den Schrauben 16a und 16b herstellt. Damit sind die GTO-Chips 7a und 7b parallel geschaltet.
Im vorliegenden Ausführungsbeispiel sind nicht nur die externen Anschlüsse, sondern auch die interne Verdrahtung, die von den externen Anschlüssen zu den GTO-Chips 7a und 7b sowie den Dioden-Chips 8a und 8b verläuft, bezüglich einer Ebene symmetrisch angeordnet, die durch die Mitte zwischen den GTO-Chips 7a und 7b verläuft. Für den GTO-Chip 7a verwendete Bauteile sind mit den gleichen Abmessungen und aus dem gleichen Material wie für den GTO-Chip 7b verwendete Bauteile hergestellt. Aus diesem Grund ist die Impedanz der dem GTO-Chip 7a zugehörigen internen Verdrahtung gleich der der dem GTO-Chip 7b zugehörigen internen Verdrahtung. Wird eine externe Anodenleitung mit einer der Schrauben 14a und 14b und eine externe Kathodenleitung mit einer der Schrauben 5 16a und 16b verbunden, ist daher, falls die externe Busschiene zwischen den Schrauben 14a und 14b und die externe Busschiene zwischen den Schrauben 16a und 16b mit hinreichend großer Breite und Dicke ausgeführt sind, die Impedanz der Verdrahtung von den gewählten Schrauben zu dem GTO-Chip 7a im wesentlichen gleich der Impedanz der Verdrahtung von den gewählten Schrauben zu dem GTO-Chip 7b, da die Impedanz der Busschienen vernachlässigbar klein ist. Damit tritt kein Strom-Ungleichgewicht auf.
Das zu der oben genannten Ebene symmetrisch aufgebaute 5 beschriebene Ausführungsbeispiel wurde in der Praxis in einer Zeit in der Größenordnung von Mikrosekunden ein- und ausgeschaltet. Das Ungleichgewichtsverhältnis des Stromes
• /IA-
liegt dabei zur Einschaltzeit, im EIN-Zustand und zur Ausschaltzeit in einem Bereich von O % bis 5 %. Darüberhinaus wurden die GTO-Chips 7a und 7b betrieben, ohne daß eine Beschädigung auftrat und ohne daß die Wirkung der Parallelanordnung verringert wurde.
Die Erfinder ermittelten über Experimente die folgenden Tatsachen: Das Unglexchgewicht des Stromes im EIN-Zustand wird hauptsächlich durch die Differenz des Widerstands im EIN-Zustand zwischen den GTO-Chips 7a und 7b hervorgerufen, das Unglexchgewicht des Stromes zur Ausschaltzeit wird durch die Differenz in der Reaktanz der soqenannten Gate-Verdrahtung zwischen der Chip-7a-Seite und der Chip-7b-Seite verursacht, die von dem externen Gateanschluß zu dem externen Kathodenanschluß durch den GTO-Chip verläuft, und das Ungleichgewicht des Stromes zur Einschaltzeit wird durch die Differenz in der Reaktanz der sogenannten Kathodenverdrahtung zwischen der Chip-7a-Seite und der Chip-7b-Seite verursacht, die von dem externen Kathodenanschluß zu der Kathode des GTO verläuft. Um das Ungleichgewichtsverhältnis des Stromes kleiner als 5 % zu machen, wird vorzugsweise eine geometrisch symmetrische Anordnung verwendet. In einigen Fällen kann das Ungleichgewichtsverhältnis des Stromes aus verschiedenen Ursachen 5 % übersteigen, obwohl der symmetrische Aufbau verwirklicht wurde. Um diese Probleme zu lösen, wird unten eine Maßnahme für eine geringfügige Verminderung der Symmetrie erläutert, um das Ungleichgewichtsverhältnis des Stromes unter 5 % zu drücken.
Es wird ein Fall betrachtet, in dem eine Leitung mit
ο einer Querschnittsfläche von 10 mm Anwendung findet. Die Leitung mit einer Länge von 1 cm entspricht einem Reaktanzwert von 7 nH. Das Ungleichgewichtsverhältnis des Stromes zur Einschaltzeit beträgt 1 %, wenn die Differenz in der Reaktanz der Kathodenverdrahtung zwischen der Seite des Chip 7a und der Seite des Chip 7b gleich 0,8 nH ist, das Ungleichgewichtsverhältnis des Stromes zur Ausschaltzeit beträgt 1 %, wenn die Differenz in der Reaktanz
der Gateverdrahtung zwischen der Seite des Chip 7a und der Seite des Chip 7b gleich 2 nil ist. Wenn zur Einschaltoder zur Ausschaltzeit das Stromungleichgewicht auftritt, wird daher das folgende Verfahren durchgeführt. Die Länge der Kathodenverdrahtung oder der Gateverdrahtung wird in einem zulässigen Bereich eingestellt, während die Positionen der externen Anschlüsse unverändert beibehalten werden, da es unter dem Gesichtspunkt der Massenproduktion nicht erwünscht ist, die Positionen der externen Anschlüsse zu verändern. Die Position von zumindest einem GTO-Chip wird entsprechend der Kathoden- oder Gateverdrahtung, die eingestellt wurde, geringfügig verändert. Damit kann das üngleichgewichtsverhältnis des Stromes auf unter 5 % gebracht werden.
Die Figuren 2A bis 2D zeigen Fälle, in denen 2, 3, 4 und 6 GTO-Chips 50 bezüglich einem Montageelement für einen externen Anschluß oder einem Bereich 51 symmetrisch angeordnet sind. Wenn Dioden-Chips und interne Verdrahtungen zusammen mit den GTO-Chips 50 nach jeder der Figuren 2A bis 2D symmetrisch angeordnet werden, kann das Stromungleichgewicht im wesentlichen eliminiert werden.
In der Anordnung nach Figur 2A können Kathodenanschlüsse, Gateanschlüsse und Anodenanschlüsse in dem Montagebereich 51 entlang seiner Längsrichtung in einer gewünschten Reihen-5 folge angebracht werden. Das heißt, diese Anschlüsse können in der Reihenfolge Kathodenanschlüsse-Gateanschlüsse-Anodenanschlüsse, in der Reihenfolge Kathodenanschlüsse-Anodenanschlüsse-Gateanschlüsse oder in der Reihenfolge Anodenanschlüsse-Kathodenanschlüsse-Gateanschlüsse montiert werden.
In den Anordnungen nach den Figuren 2B bis 2D werden in dem Montagebereich 51 längs seines Umfangs Anodenanschlüsse angebracht. Die Montage der Gateanschlüsse und Kathodenanschlüsse erfolgt auf ähnliche Weise.
Obwohl die den GTO-Chips zuzuordnenden Dioden-Chips 5 in den Figuren 2A bis 2D nicht dargestellt sind, v/erden diese Dioden-Chips so angeordnet, daß zwei mit zwei benachbarten GTO-Chips als jeweils einer Gruppe verbundene Dioden-Chips
/Ι3·
bezüglich einer Symmetrieebene der zwei benachbarten GTO-Chips symmetrisch sind.
Es wurden Ausführungsbeispiele erläutert, in denen in einem Gehäuse GTO-Chips vorgesehen sind. Diese GTO-Chips können durch Transistor-Chips ersetzt werden, wobei die Anode, der Gateanschluß und die Kathode eines GTO-Chip durch den Kollektor-, den Basis- bzw. den Emitteranschluß eines Transistor-Chip ersetzt werden.
Wenn passive Elemente, wie z.B. ein Widerstand und ein Kondensator, jeweils in einen GTO- oder Transistor-Chip einbezogen werden, werden die GTO-Chips oder Transistor-Chips so angeordnet, daß die in zwei benachbarten GTO- oder Transistor-Chips enthaltenen passiven Elemente und die diesen passiven Elementen zugeordnete interne Verdrahtung ebenfalls bezüglich der Symmetrieebene der zwei benachbarten Chips symmetrisch sind.
Wie oben beschrieben, ist erfindungsgemäß eine Halbleitervorrichtung vorgesehen, bei der eine Parallelschaltung einer Vielzahl von Chips, jeweils mit einer Selbstabschaltfunktion, aufgebaut v/erden kann, ohne ein Stromungleichgewicht zu erzeugen, die Chips zu beschädigen und die Leistungsfähigkeit der Parallelschaltung zu verringern.

Claims (5)

  1. STREHL SCHÜBEL-HOPF GROENLVG SCHULZ
    PATENTANWÄLTE EXXROPEAN PATENT ATTORNEYS
    HITACHI, LTD. 2C. März 19 86
    DEA-27 604
    Halbleitervorrichtung mit parallel geschalteten Selbstabschalt-Halbleiterbauelementen
    PATENTANSPRÜCHE
    'Ί . Halbleitervorrichtung mit parallel geschalteten Selbstabschalt-Halbleiterbauelementen (7a, 7b), gekennzeichnet durch
    ein Gehäuse (1), das aus einer metallischen Kühlrippe (2), einem auf einer Hauptfläche der Kühlrippe (2) vorgesehenen isolierenden Seitenmantel (3) und einer auf dem Seitenmantel (3) gegenüber der Kühlrippe (2) angeordneten isolierenden Gehäuseabdeckung (4) hergestellt ist;
    zumindest zwei Selbstabschalt-Halbleiterbauelemente (7a, 7b), die in dem Gehäuse (1) angeordnet und auf der Hauptfläche der Kühlrippe (2) angebracht sind;
    eine Vielzahl von externen Anschlüssen (15a, b; 17a, b; 19a, b; 21a, b) für die Halbleiterbauelemente (7a, b),
    die auf der Gehäuseabdeckung (4) angebracht und in gleicher Weise für jede einer Vielzahl von die Halbleiterbauelemente (7a, b) aufweisenden Einheiten (50) vorgesehen sind, wobei die Anzahl der Einheiten (50) gleich der Anzahl der Kalbleiterbauelemente (7a, b) ist; und
    eine Vielzahl von internen Verdrahtungen (6a, b; 9a, b; 10a, b; 11a, b; 12a, b; 13a, b), die in dem Gehäuse (1) für die Verbindung einer Vielzahl von Elektrodenschichten eines jeden Halbleiterbauelements (7a, b) mit den externen Anschlüssen (15a, b; 17a, b; 19a, b; 21a, b) vorgesehen sind, wobei die Anzahl der internen Verdrahtungen gleich der Anzahl der Einheiten (50) ist, und die Einheiten so vorgesehen sind, daß die Halbleiterbauelemente, die externen Anschlüsse und die internen Verdrahtungen symmetrisch angeordnet sind.
  2. 2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet , daß jedes der Selbstabschalt-Halbleiterbauelemente (7a, 7b) entweder ein Gateabschalt-Thyristor oder ein Transistor ist.
  3. 3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine Vielzahl von Dioden (8a, b) in dem Gehäuse (1) so vorgesehen ist, daß jede der Dioden (8a, b) parallel mit einem entsprechenden der Selbstabschalt-Bauelemente (7a, b) geschaltet ist, und 5 daß die den Dioden (8a, b) zugeordneten internen Verdrahtun-
    gen (13a, b) symmetrisch angeordnet sind.
  4. 4. Halbleitervorrichtung nach einem der Ansprüche 1 bis
    3, dadurch gekennzeichnet , daß mehrere externe Anschlüsse (15a, b; 17a, b; 19a, b; 21a, b) der selben Art miteinander durch eine Verbindungsschiene außerhalb des Gehäuses (1) verbunden sind.
  5. 5. Halbleitervorrichtung nach einem der Ansprüche 1 bis
    4, dadurch gekennzeichnet , daß die Halbleiterbauelemente (7a, b; 8a, b), die externen Anschlüsse (15a, b; 17a, b; 19a, b; 21a, b) und die internen Verdrahtungen (6a, b; 9a, b - 13a, b) so angeordnet sind, daß nebeneinander liegende Halbleiterbauelemente, den nebeneinander liegenden Halbleiterbauelementen zugeordnete externe Anschlüsse und den nebeneinander liegenden Halbleiterbauelementen zugeordnete interne Verdrahtungen bezüglich einer Symmetrieebene (51) der nebeneinander liegenden Halbleiterbauelemente (7a, b) symmetrisch sind.
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