DE3606884A1

DE3606884A1 - Tetrad adder in 5311 code

Info

Publication number: DE3606884A1
Application number: DE19863606884
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1986-03-03
Filing date: 1986-03-03
Publication date: 1987-09-10

Abstract

The tetrad adder according to the subject of the invention has a dual full adder only to process the value 5, since the main circuit processes the value 1. As soon as the sum or partial sum 5 is reached in the main circuit (1), this sum or partial sum is branched off as an inner carry with the value 5, and processed in the dual full adder (3). Thus, a possible partial summand with the value 5, or two possible partial summands with the value 5, and a possibly occurring inner carry with the value 5, are processed in the dual full adder (3). <IMAGE>

Description

Gegenstand der Erfindung ist ein Tetraden-Addierer im 5311- Code, der nur 18 normale Addier-Schaltungen aufweist. Dieser Tetraden-Addierer weist somit 18 Addier-Schaltungen auf, welche an ihren beiden Eingängen und an ihrem Ausgang und an ihrem Übertrag-Ausgang dieselbe Wertigkeit haben. Die beiden Teil-Summanden mit der Wertigkeit 5 und der innere Übertrag mit der Wertigkeit 5 werden mittels eines dualen Voll-Addierers verarbeitet.The invention relates to a tetrad adder in the 5311 Code that has only 18 normal adders. This Tetrad adder thus has 18 adder circuits, which at their two entrances and at their exit and have the same value at their carry output. The two partial summands with the value 5 and the inner one Carry-over with a value of 5 are carried out using a dual Full adder processed.

Dieser Tetraden-Addierer ist in Fig. 1 und 2 in zwei Teil- Abschnitten dargestellt; die Trenn-Linien haben die Bezeichnungen u-u. In Fig. 3 ist die Addier-Schaltung 5 dargestellt, welche 18-fach erforderlich ist. In Fig. 4 ist der duale Voll-Addierer 3 dargestellt.This tetrad adder is shown in FIGS. 1 and 2 in two sections; the dividing lines have uu the names. In Fig. 3 the adder circuit 5 is shown, which is required 18 times. In FIG. 4, the dual full adder 3 is shown.

Dieser Tetraden-Addierer (Fig. 1 bis 4) besteht aus der Haupt-Schaltung 1 und der Zusatz-Schaltung 2 und dem dualen Voll-Addierer 3 und dem Leitungs-Bereich D. Die Haupt-Schaltung 1 besteht aus 18 Addier-Schaltungen 5 nach Fig. 3 und 20 Und-Schaltungen 6 mit je 2 Eingängen und 4 Negier-Schaltungen 7 und den Und-Schaltungen 8 bis 10 mit je 2 Eingängen und der Negier-Schaltung 11 und der Oder-Schaltung 12 mit 2 Eingängen und der Oder-Schaltung 13 mit 5 Eingängen und den zugehörigen Leitungen. Die Zusatz-Schaltung 2 besteht aus 3 Negier-Schaltungen 15 und 3 Und-Schaltungen 16 mit je 2 Eingängen und 2 Oder-Schaltungen 17 mit je 2 Eingängen.This tetrad adder ( FIGS. 1 to 4) consists of the main circuit 1 and the additional circuit 2 and the dual full adder 3 and the line area D. The main circuit 1 consists of 18 adder circuits 5 according to FIG. 3 and 20 AND circuits 6 each with 2 inputs and 4 negation circuits 7 and the AND circuits 8 to 10 with 2 inputs each and the negation circuit 11 and the OR circuit 12 with 2 inputs and the OR circuit 13 with 5 inputs and the associated lines. The additional circuit 2 consists of 3 negation circuits 15 and 3 AND circuits 16 with 2 inputs each and 2 OR circuits 17 with 2 inputs each.

Die Addier-Schaltungen 5 (Fig. 3) bestehen aus je einer Oder-Schaltung 18 mit 2 Eingängen und je einer Und-Schaltung 19 mit 2 Eingängen. Die beiden Eingänge haben die Bezeichnungen p und q. Der Ausgang hat die Bezeichnung r und der Übertrag-Ausgang die Bezeichnung s. The adding circuits 5 ( FIG. 3) each consist of an OR circuit 18 with 2 inputs and one AND circuit 19 with 2 inputs. The two inputs are named p and q . The output is called r and the carry output is called s .

Der duale Voll-Addierer 3 (Fig. 4) besteht aus 6 Und-Schaltungen 25 mit 2 Eingängen und 4 Negier-Schaltungen 26 und 3 Oder-Schaltungen 27 mit 2 Eingängen und den zugehörigen Leitungen. Die beiden Eingänge haben die Bezeichnungen k und l. Der Übertrag-Eingang hat die Bezeichnung t. Der Ausgang hat die Bezeichnung e und der Übertrag-Ausgang die Bezeichnung y.The dual full adder 3 ( FIG. 4) consists of 6 AND circuits 25 with 2 inputs and 4 negation circuits 26 and 3 OR circuits 27 with 2 inputs and the associated lines. The two inputs have the designations k and l . The carry input is called t . The output is labeled e and the carry output is labeled y .

Die Eingänge A 1 bis A 4 sind die Eingänge für den ersten Summanden und die Eingänge B 1 bis B 4 die Eingänge für den zweiten Summanden. Die Ausgänge C 1 bis C 4 sind die Ergebnis- Ausgänge. Der Übertrag-Eingang hat die Bezeichnung x. Der Übertrag-Ausgang y ist nicht nur der Übertrag-Ausgang des dualen Voll-Addierers 3, sondern auch der Übertrag-Ausgang dieses Tetraden-Addierers. Die Eingänge A 1 und B 1 und der Ausgang C 1 haben die Wertigkeit 1. Die Eingänge A 2 und B 2 und der Ausgang C 2 haben auch die Wertigkeit 1. Die Eingänge A 3 und B 3 und der Ausgang C 3 haben die Wertigkeit 3. Die Eingänge A 4 und B 4 und der Ausgang C 4 haben die Wertigkeit 5. Der duale Voll-Addierer 3 verarbeitet somit die Wertigkeit 5 und liefert zutreffendenfalls einen Übertrag mit der Wertigkeit 10.The inputs A 1 to A 4 are the inputs for the first addend and the inputs B 1 to B 4 are the inputs for the second addend. The outputs C 1 to C 4 are the result outputs. The carry input has the designation x . The carry output y is not only the carry output of the dual full adder 3 , but also the carry output of this tetrad adder. The inputs A 1 and B 1 and the output C 1 have the value 1. The inputs A 2 and B 2 and the output C 2 also have the value 1. The inputs A 3 and B 3 and the output C 3 have the value 3. The inputs A 4 and B 4 and the output C 4 have the value 5. The dual full adder 3 thus processes the value 5 and, if appropriate, delivers a carry with the value 10.

Die Addier-Schaltungen 5 haben bei den nachfolgend angeführten Eingangs-Potentialen folgende Ausgangs-Potentiale: The adder circuits 5 have the following output potentials for the input potentials listed below:

Die Wirkungsweise dieses Tetraden-Addierers ergibt sich wie folgt: Einer der beiden Summanden kommt 5311-Codiert an den A-Eingängen zur Anlage und der andere Summand ebenfalls 5311-codiert an den B-Eingängen. Die Teil-Summanden mit der Wertigkeit 5 werden direkt im dualen Voll-Addierer 3 verarbeitet. Die Teil-Summanden mit der Wertigkeit 3 werden zunächst in der Addier-Schaltung 5 a der Haupt-Schaltung 1 verarbeitet und dann im restlichen Teil der Haupt-Schaltung 1. Die Teil-Summanden mit der Wertigkeit 1, wozu auch ein eventueller Übertrag zählt, werden auch in der Haupt- Schaltung 1 verarbeitet.The operation of this tetrad adder results as follows: one of the two summands is 5311-coded at the A inputs and the other summand also 5311-coded at the B inputs. The partial summands with the value 5 are processed directly in the dual full adder 3 . The partial summands with the valency 3 are first processed in the adding circuit 5 a of the main circuit 1 and then in the remaining part of the main circuit 1 . The partial summands with the value 1, which also includes a possible carryover, are also processed in the main circuit 1 .

Falls am Eingang A 3 ein Teil-Summand mit der Wertigkeit 3 anliegt und somit die Leitung c H-Potential hat, hat die Negier-Schaltung 11 an ihrem Ausgang H-Potential und haben somit die Leitungen m und n und der Ausgang der Oder-Schaltung 12 H-Potential. Falls an den Eingängen A 3 und B 3 je ein Teil-Summand mit der Wertigkeit 3 anliegt und somit die Leitungen c und d H-Potential haben, hat die Leitung i H-Potential und außerdem die Leitung m H-Potential. Falls die Leitung c H-Potential hat und außerdem am Übertrag-Eingang x H-Potential anliegt, haben die Leitungen m und n und v und der Ausgang der Oder-Schaltung 12 H-Potential. Falls die Leitungen c und d H-Potential haben und außerdem am Übertrag- Eingang x H-Potential anliegt, hat die Leitung i H-Potential und außerdem die Leitung m und der Ausgang der Oder- Schaltung 12 H-Potential. Die Addierschaltung 5 a verarbeitet somit nur Teil-Summanden mit der Wertigkeit 3. Die Abspaltung eines inneren Übertrages mit der Wertigkeit 5 kommt dadurch zustande, daß die jeweilige Leitung (a 1 oder a 2 oder a 3 oder a 4) H-Potential hat, weil damit einerseits die Oder- Schaltung 13 angesteuert wird und andererseits die jeweilige Negier-Schaltung 7 an ihrem Ausgang L-Potential hat. Am Ausgang der Haupt-Schaltung 1 liegt nur der 1-bis-4-Rest von den Grund-Summenzahlen 5 oder 10 oder 15 vor. In der Zusatz-Schaltung 2 wird von der Rest-Summe die Zahl 3 abgespalten, sofern diese den Zahlenwert 4 hat. Infolge des Umstandes, daß zwei innere Überträge mit der Wertigkeit 5 einen Übertrag mit der Wertigkeit 10 ergeben und somit nicht einen Übertrag mit der Wertigkeit 11 ergeben, haben die Ergebniszahlen ein Wertigkeits-Verhältnis von 1 zu 10 und damit das dekadische Wert-Verhältnis der Dezimalziffern. Die Ergebniszahlen sind somit 4-stellig unter-codierte Dezimalziffern.If there is a partial summand with the valency 3 at input A 3 and thus the line c has H potential, the negation circuit 11 has H potential at its output and thus has lines m and n and the output of the OR Circuit 12 H potential. If there is a partial summand with the valency 3 at the inputs A 3 and B 3 and thus the lines c and d have H potential, the line i has H potential and also the line m H potential. If the line c has H potential and is also present at the carry input x H potential, the lines m and n and v and the output of the OR circuit 12 have H potential. If the lines c and d have H potential and are also present at the carry input x H potential, the line i has H potential and also the line m and the output of the OR circuit 12 H potential. The adder circuit 5 a thus only processes partial summands with a value of 3. The splitting off of an internal transfer with a value of 5 occurs because the respective line ( a 1 or a 2 or a 3 or a 4 ) has H potential, because on the one hand the OR circuit 13 is driven and on the other hand the respective negation circuit 7 has L potential at its output. At the output of the main circuit 1 there is only the 1 to 4 remainder of the basic total numbers 5 or 10 or 15. In the additional circuit 2 , the number 3 is split off from the remaining sum, provided that this has the numerical value 4. As a result of the fact that two internal transfers with the value 5 result in a transfer with the value 10 and thus do not result in a carry with the value 11, the result numbers have a value ratio of 1 to 10 and thus the decimal value ratio of the decimal digits . The result numbers are therefore 4-digit under-coded decimal digits.

Claims

1) Electronic tetrad adder in the 5311 code, characterized in that it has a dual full adder ( 3 ) for processing the value 5.

2) Electronic tetrad adder according to claim 1, characterized in that it has for the processing of valences 1 and 3 adder circuits ( 5 ), their output ( r ) and their carry output ( s ) at the specified input potentials have the following initial potential:

3) Electronic tetrad adder according to claim 1 and 2, characterized in that it has 18 adder circuits ( 5 ).

4) Electronic tetrad adder according to claim 1 to 3, characterized in that the adding circuits ( 5 ) consist of one OR circuit ( 18 ) with 2 inputs and one AND circuit ( 19 ) with 2 inputs.

5) Electronic tetrad adder according to claim 1 to 4, characterized in that it has 4 row blocking circuits ( 20 ).

6) Electronic tetrad adder according to claim 1 and 2 or according to claim 1 to 5, characterized in that it has only 2 adding circuits for processing 2 system potentials with the value 3 and a system potential with the value 1 ( 5 a and 5 b ), which are supplemented by 3 AND circuits ( 8 to 10 ) with 2 inputs each and a negation circuit ( 11 ) and an OR circuit ( 12 ) with 2 inputs.

7) Electronic tetrads adder of claim 1 or according to claim 1 and 2 or according to claim 1 to 4 or according to claim 1 to 6, characterized in that a special blocking circuit is arranged (30) at the output of the main circuit 1 , which consists of 3 negation circuits ( 15 ) and 3 AND circuits ( 16 ), each with 2 inputs.

8) Electronic tetrad adder according to claim 7, characterized in that the entire additional circuit ( 2 ) from the blocking circuit ( 30 ) and an OR circuit ( 17 ) with 3 inputs and an OR circuit ( 18 ) with There are 2 entrances.