DE3621865A1 - Adder circuit in 54321 code - Google Patents
Adder circuit in 54321 codeInfo
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Abstract
Description
Gegenstand der Erfindung ist eine Addierschaltung im nicht negier-komplementierbaren 54321-Code, welche für die Verarbeitung der Wertigkeit 5 einen dualen Voll-Addierer aufweist und deren Haupt-Schaltung aus 36 Einzel-Addierschaltungen besteht, welche nur die Wertigkeit 1 verarbeiten.The invention does not relate to an adder circuit negier-complementable 54321 code, which is used for processing 5 has a dual full adder and the main circuit of 36 individual adders exists, which only process value 1.
Die Addierschaltung Type A ist in Fig. 1 und 2 in zwei Teil- Abschnitten dargestellt; die Trenn-Linien haben die Bezeichnung u-u. Die Addierschaltung Type B ist in Fig. 3 dargestellt. In Fig. 4 ist die Einzel-Addierschaltung 5 dargestellt, welche 36fach erforderlich ist. In Fig. 5 ist der duale Voll-Addierer 3 dargestellt. In Fig. 6 ist der 54321- Code dargestellt.The addition circuit type A is shown in Figures 1 and 2 in two sections; the dividing lines have uu the name. The addition circuit type B is shown in Fig. 3. In FIG. 4, the single adder circuit 5 is shown, which is 36-fold required. In Fig. 5, the dual full adder 3 is shown. In FIG. 6, 54321- code is shown.
Die Addierschaltung Type A (Fig. 1 und 2) besteht aus der Haupt-Schaltung 1 und der Schaltung 2 und dem dualen Voll- Addierer 3 und dem Leitungs-Bereich D. Die Haupt-Schaltung 1 besteht aus 36 Einzel-Addierschaltungen 5 nach Fig. 4 und den zugehörigen Leitungen. Die Schaltung 2 besteht aus der Schaltung 6 und den Oder-Schaltungen 11 bis 14 und den zugehörigen Leitungen. Die Schaltung 6 besteht aus 7 Negier- Schaltungen 15 und 7 Und-Schaltungen 16 mit je 2 Eingängen und den zugehörigen Leitungen. Der Leitungs-Bereich D besteht aus 3 Dioden 38 und 3 Dioden 39 und den zugehörigen Leitungen.The adder circuit type A ( FIGS. 1 and 2) consists of the main circuit 1 and the circuit 2 and the dual full adder 3 and the line area D. The main circuit 1 consists of 36 individual adding circuits 5 according to FIG. 4 and the associated lines. The circuit 2 consists of the circuit 6 and the OR circuits 11 to 14 and the associated lines. The circuit 6 consists of 7 negation circuits 15 and 7 AND circuits 16 , each with 2 inputs and the associated lines. The line area D consists of 3 diodes 38 and 3 diodes 39 and the associated lines.
Die Einzel-Addierschaltungen 5 bestehen aus je einer Oder- Schaltung 8 mit 2 Eingängen und je einer Und-Schaltung 9 mit 2 Eingängen. Die Eingänge haben die Bezeichnung p und q. Der Ausgang hat die Bezeichnung r und der Übertrag-Ausgang die Bezeichnung s. The individual adding circuits 5 each consist of an OR circuit 8 with 2 inputs and one AND circuit 9 with 2 inputs. The inputs are named p and q . The output is called r and the carry output is called s .
Diese Einzel-Addierschaltungen 5 haben bei den nachfolgend angeführten Eingangs-Potentialen folgende Ausgangs-Potentiale:These individual adding circuits 5 have the following output potentials in the case of the input potentials listed below:
Der duale Voll-Addierer 3 (Fig. 5) besteht aus 6 Und-Schaltungen 25 mit je 2 Eingängen und 4 Negier-Schaltungen 26 und 3 Oder-Schaltungen 27 mit je 2 Eingängen und den zugehörigen Leitungen. Die Eingänge haben die Bezeichnungen l und k. Der Übertrag-Eingang hat die Bezeichnung t. Der Ausgang hat die Bezeichnung n und der Übertrag-Ausgang die Bezeichnung w.The dual full adder 3 ( FIG. 5) consists of 6 AND circuits 25 , each with 2 inputs and 4 negating circuits 26 and 3 OR circuits 27 , each with 2 inputs and the associated lines. The inputs have the designations l and k . The carry input is called t . The output is called n and the carry output is called w .
Die Eingänge A 1 bis A 5 sind die Eingänge für den ersten Summanden und die Eingänge B 1 bis B 5 die Eingänge für den zweiten Summanden. Die Ausgänge C 1 bis C 5 sind die Ergebnis- Ausgänge. Der Übertrag-Eingang hat die Bezeichnung x. Der Übertrag-Ausgang hat die Bezeichnung y. Die Eingänge A 1 und B 1 und der Ausgang C 1 haben die Wertigkeit 1. Die Eingänge A 2 und B 2 und der Ausgang C 2 haben die Wertigkeit 2. Die Eingänge A 3 und B 3 und der Ausgang C 3 haben die Wertigkeit 3. Die Eingänge A 4 und B 4 und der Ausgang C 4 haben die Wertigkeit 4. Die Eingänge A 5 und B 5 und der Ausgang C 5 haben die Wertigkeit 5. The inputs A 1 to A 5 are the inputs for the first addend and the inputs B 1 to B 5 are the inputs for the second addend. The outputs C 1 to C 5 are the result outputs. The carry input has the designation x . The carry output is called y . The inputs A 1 and B 1 and the output C 1 have the value 1. The inputs A 2 and B 2 and the output C 2 have the value 2. The inputs A 3 and B 3 and the output C 3 have the value 3 The inputs A 4 and B 4 and the output C 4 have the value 4. The inputs A 5 and B 5 and the output C 5 have the value 5.
Die Wirkungsweise der Addierschaltung Type A (Fig. 1 und 2) ergibt sich wie folgt: Einer der beiden Summanden kommt 54321-codiert an den A-Eingängen zur Anlage und der andere Summand, ebenfalls 54321-codiert, an den B-Eingängen. Falls die Ziffer 2 zur Ziffer 4 addiert wird und am Übertrag-Eingang x nur L-Potential anliegt und die Ziffer 2 an den A-Eingängen zur Anlage kommt und die Ziffer 4 an den B-Eingängen zur Anlage kommt, haben am Ausgang der Haupt-Schaltung 1 die Leitungen a bis f H-Potential und somit die Leitung f 2H-Potential. Hierbei hat die Leitung m H-Potential und wird somit von der Summe der Haupt-Schaltung 1 ein Teil-Summand mit der Wertigkeit 5 abgezweigt. Der duale Voll-Addierer 3, welcher die Wertigkeit 5 verarbeitet, wird hierbei nur an seinem Eingang t mit H-Potential angesteuert, weshalb hierbei nur der Ausgang n H-Potential hat. Hierbei hat von den Oder- Schaltungen 11 bis 14 die Oder-Schaltung 11 H-Potential an ihrem Ausgang. Damit haben die Ergebnis-Ausgänge C 54321- codiert die Ziffer 6 (HLLLH) und hat der Übertrag-Ausgang y L-Potential, weil diese Addition keinen Übertrag hat.The operation of the addition circuit type A ( Fig. 1 and 2) results as follows: One of the two summands 54321-coded at the A inputs and the other summand, also 54321-coded, at the B inputs. If the number 2 is added to the number 4 and only L potential is present at the carry input x and the number 2 is applied to the A inputs and the number 4 is applied to the B inputs, the main have at the output Circuit 1 the lines a to f H potential and thus the line f 2H potential. Here, the line has m H potential and a partial summand with the valency 5 is branched off from the sum of the main circuit 1 . The dual full adder 3 , which processes the valency 5, is only driven with H potential at its input t , which is why only the output n has H potential here. Here, the OR circuit 11 to 14 has the OR circuit 11 at its output. The result outputs C 54321- coded the number 6 (HLLLH) and the carry output y has L potential because this addition has no carry.
Falls die Ziffer 4 zur Ziffer 8 addiert wird und am Übertrag- Eingang x nur L-Potential anliegt und die Ziffer 4 an den A- Eingängen zur Anlage kommt und die Ziffer 8 an den B-Eingängen zur Anlage kommt, haben am Ausgang der Haupt-Schaltung 1 die Leitungen a bis g H-Potential und somit die Leitung g 2H-Potential. Hierbei wird die Oder-Schaltung 12 an ihrem oberen Eingang mit H-Potential angesteuert und hat die Leitung m H-Potential, weil hierbei von der Summe der Haupt- Schaltung 1, welche in diesem Fall die Rest-Summe ist, ein Teil-Summand mit der Wertigkeit 5 abgezweigt wird. Der duale Voll-Addierer 3 wird hierbei an seinem Eingang l und an seinem Eingang t mit H-Potential angesteuert, weshalb er an seinem Ausgang n L-Potential hat und an seinem Übertrag-Ausgang w H-Potential hat. Damit haben die Ergebnis-Ausgänge C 54321-codiert die Ziffer 2 (LLLHL) und hat der Übertrag-Ausgang y H-Potential, weil diese Addition einen Übertrag hat. If the number 4 is added to the number 8 and only L potential is present at the carry-in input x and the number 4 is applied to the A inputs and the number 8 is applied to the B inputs, the main have at the output Circuit 1 the lines a to g H potential and thus the line g 2H potential. Here, the OR circuit 12 is driven at its upper input with H potential and has the line m H potential, because a partial summand of the sum of the main circuit 1 , which in this case is the remaining sum with the value 5 is branched off. The dual full adder 3 is driven at its input l and at its input t with H potential, which is why it has n L potential at its output and w H potential at its carry output. The result outputs C 54321-coded thus have the number 2 (LLLHL) and the carry output y has H potential because this addition has a carry.
Falls die Ziffer 8 zur Ziffer 9 addiert wird und außerdem am Übertrag-Eingang x H-Potential anliegt und die Ziffer 8 an den A-Eingängen zur Anlage kommt und die Ziffer 9 an den B- Eingängen zur Anlage kommt, haben am Ausgang der Haupt- Schaltung 1 die Leitungen a bis h H-Potential und somit die Leitung h 2H-Potential. Der duale Voll-Addierer 3 wird hierbei an allen 3 Eingängen (k und l und t) mit H-Potential angesteuert, weil hierbei auch die Leitung m H-Potential hat. Hierbei wird die Oder-Schaltung 13 an ihrem oberen Eingang mit H-Potential angesteuert. Damit haben die Ergebnis-Ausgänge C 54321-codiert die Ziffer 8 (HLHLL) und hat der Übertrag- Ausgang y H-Potential, weil diese Addition einen Übertrag hat.If the number 8 is added to the number 9 and is also present at the carry input x H potential and the number 8 is applied to the A inputs and the number 9 is applied to the B inputs, the main have at the output - Circuit 1 the lines a to h H potential and thus the line h 2H potential. The dual full adder 3 is driven at all 3 inputs ( k and l and t ) with H potential because the line here also has m H potential. Here, the OR circuit 13 is driven at its upper input with H potential. The result outputs C 54321-coded thus have the number 8 (HLHLL) and the carry output y has H potential because this addition has a carry.
Die Addierschaltung Type B (Fig. 3) besteht aus der Haupt- Schaltung 1 b und der Schaltung 2 b und dem dualen Voll-Addierer 3. Die Haupt-Schaltung 1 b besteht aus 26 Einzel- Addierschaltungen 5 nach Fig. 4 und 5 Teil-Summand-Abzweige- Schaltungen 31 bis 35 und der Oder-Schaltung 20 und 3 Dioden 38 und 3 Dioden 39 und den zugehörigen Leitungen. Die Schaltung 2 b besteht aus 3 Negier-Schaltungen 41 und 3 Und-Schaltungen 42 mit je 2 Eingängen. Die Teil-Summand-Abzweigeschaltungen 31 bis 35 bestehen aus je einer Negierschaltung 36 und je 4 Und-Schaltungen 37 mit je 2 Eingängen. Die Einzel- Addierschaltungen 5 und der duale Voll-Addierer 3 sind gleich, wie bei der Addierschaltung Type A. Auch die Bezeichnung der Eingänge und der Ergebnis-Ausgänge und die Wertigkeit dieser Eingänge und Ausgänge ist gleich, wie bei der Addierschaltung Type A.The adder circuit Type B ( Fig. 3) consists of the main circuit 1 b and the circuit 2 b and the dual full adder 3rd The main circuit 1 b consists of 26 individual adder circuits 5 according to FIGS. 4 and 5 partial summand branch circuits 31 to 35 and the OR circuit 20 and 3 diodes 38 and 3 diodes 39 and the associated lines. The circuit 2 b consists of 3 negation circuits 41 and 3 AND circuits 42 , each with 2 inputs. The partial summand branch circuits 31 to 35 each consist of a negation circuit 36 and 4 AND circuits 37 each with 2 inputs. The individual adder circuits 5 and the dual full adder 3 are the same as in the type A adder circuit. The designation of the inputs and the result outputs and the value of these inputs and outputs is the same as in the type A adder circuit.
Claims (14)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19863621865 DE3621865A1 (en) | 1986-06-30 | 1986-06-30 | Adder circuit in 54321 code |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19863621865 DE3621865A1 (en) | 1986-06-30 | 1986-06-30 | Adder circuit in 54321 code |
Publications (1)
Publication Number | Publication Date |
---|---|
DE3621865A1 true DE3621865A1 (en) | 1988-01-14 |
Family
ID=6304029
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19863621865 Withdrawn DE3621865A1 (en) | 1986-06-30 | 1986-06-30 | Adder circuit in 54321 code |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE3621865A1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19818202C2 (en) * | 1997-05-02 | 1999-10-14 | Ibm | Fast procedure and adding tree for binary-decimal conversion |
-
1986
- 1986-06-30 DE DE19863621865 patent/DE3621865A1/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19818202C2 (en) * | 1997-05-02 | 1999-10-14 | Ibm | Fast procedure and adding tree for binary-decimal conversion |
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