DE3534181C2 - Schalter-Chip und Anwendung des zwei Schalter aufweisenden Schalter-Chip - Google Patents
Schalter-Chip und Anwendung des zwei Schalter aufweisenden Schalter-ChipInfo
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- DE3534181C2 DE3534181C2 DE19853534181 DE3534181A DE3534181C2 DE 3534181 C2 DE3534181 C2 DE 3534181C2 DE 19853534181 DE19853534181 DE 19853534181 DE 3534181 A DE3534181 A DE 3534181A DE 3534181 C2 DE3534181 C2 DE 3534181C2
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Description
Die Erfindung betrifft ein elektronisches, als binär angesteuerter
Schalter Ströme ein- und ausschaltendes Bauelement,
nämlich den im Oberbegriff des Patentanspruches 1
genannten besonderen Schalter-Chip. Ein solcher Schalter-
Chip ist für sich in vielen Varianten dem Fachmann
gut bekannt. Er kennt, bei Silizium als Chip-Material,
verschiedene Chips unter verschiedenen Bezeichnungen wie:
Leistungs-MOS - z. B. vertikaler Leistungs-MOS - sowie
SIPMOS. Vgl. auch die Druckschrift Siemens, SIPMOS Leistungstransistoren/
Technische Beschreibung, Ausgabe 1985
(34 Seiten), besonders Seite 3 und 4.
Wegen der Verdrahtung aller FETs und wegen der damit erreichten
Parallelschaltung der vielen Kanalbereiche der
FETs, weist dieser FET-Schalter einen extrem niedrigen
ohmschen Widerstand im durchgeschalteten Zustand auf.
Solche Schalter werden bisher im wesentlichen nur zum
Schalten von Starkströmen verwendet, in seltenen Fällen
daneben auch - dann aber analog gesteuert - als Leistungsendstufe
von Verstärkern mit entsprechend niedrigem Ausgangswiderstand.
Die Erfindung hat die Aufgabe, einen Chip mit einer Mehrzahl
von gemeinsam angesteuerten FET-Schaltern, z. B. mit
zwei Schaltern, zur Verfügung zu stellen, nämlich mit voneinander
getrennten - evtl. sogar getrennt geschalteten -
Schaltstrecken zum - gleichzeitigen oder getrennten -
Schalten von zu modulierenden Strömen der Nachrichtentechnik,
also z. B. zum mehradrigen Schalten relativ kleiner,
mit wechselnden Informationen zu modulierender Ströme. Dabei
sollen die verschiedenen Schaltstrecken des Schalters
einen besonders niedrigen ohmschen Widerstand im durchgeschalteten
Zustand aufweisen. Zudem soll bei Bedarf diese
Mehrzahl von binär angesteuerten Schaltern zusammen mit
zusätzlichen Bauteilen oder Schaltungen, z. B. mit einer
Widerstandsmeßschaltung und/oder mit einer eine hohe innere
Laufzeit aufweisenden Schaltung, auf dem Chip herstellbar
sein.
Vor allem soll bei Bedarf auf dem Chip auch ein aus vielen,
jeweils erfindungsgemäß aufgebauten Schalterpaaren
gebildetes zweiadriges Koppelvielfach eines Vermittlungssystem-
Koppelfeldes, mit z. B. zehn solchen Schalterpaaren,
herstellbar sein, wobei die beiden Schaltstrecken
eines Schalterpaares jeweils in die beiden Adern von zweiadrigen
Verbindungswegen, von Teilnehmerleitungen und von
Zwischenleitungen zwischen den Koppelstufen eingefügt
werden. Die einzelnen Schaltstrecken sollen im durchgeschalteten
Zustand so niederohmig sein, daß sie bei Bedarf
sogar als Koppelfeld-Koppelpunkte eines konventionellen
Fernsprech-Vermittlungsamtes mit kupfernen Teilnehmerleitungen
und üblichen Innenwiderständen von Teilnehmeranschlüssen
eingesetzt werden können.
Dem Fachmann für Fernsprech-Vermittlungssysteme ist für
sich bekannt, Koppelpunkte durch einen FET zu bilden,
vgl. z. B. die DE-OS 21 63 721, 21 23 395, 19 60 802,
19 22 382 und 18 13 580. Diese bekannten FET-Koppelpunkte
weisen jedoch einen für die meisten Vermittlungssysteme
viel zu hohen Schaltstrecken-Widerstand im durchgeschalteten
Zustand auf. Der Schaltstrecken-Widerstand sollte
dann optimalerweise nämlich z. B. 10 Ohm, mitunter aber
möglichst nur Bruchteile von 1 Ohm betragen.
Die Erfindung löst die vorgenannte Aufgabe durch die
im Patentanspruch 1 angegebenen Maßnahmen.
Die in den Unteransprüchen angegebenen zusätzlichen Maßnahmen
gestatten zusätzliche Vorteile zu erreichen, nämlich
die Maßnahmen gemäß Patentanspruch
2, den Widerstand der Schaltstrecken aller Schalter untereinander sehr ähnlich zu machen, indem sich Unterschiede der Dotierung an den verschiedenen Oberflächenstellen des Chip durch eine entsprechende Verschachtelung der FETs weitgehend gegenseitig kompensieren;
3 und 4, die Widerstände der Schaltstrecken nachträglich abzugleichen und dadurch den Betrag der ohmschen Widerstände dieser Schaltstrecken einander besonders ähnlich zu machen;
5, den Abgleich mittels Schmelzkörpern durchzuführen;
6, den Abgleich mittels eines Lasers durchzuführen;
7, den Schalter-Chip für eine sehr niederohmige zweiadrige Durchschaltung, z. B. auch zu Meßzwecken, zu verwenden;
8 bis 10, den Schalter-Chip niederohmig auch zu Meßzwecken zu verwenden und/oder in einem für Asymmetrien empfindlichen doppeladrigen Vermittlungssystemen als doppeladrige Koppelpunkte zu verwenden;
11, den Schalter-Chip zum in gezielter Weise verzögertem Schalten einer der Schaltstrecken zu verwenden,
12, den Schalter-Chip als Koppelpunkte für mehradrige Verbindungswege bei wenig Bedarf an Chip-Oberfläche und Raum zu verwenden;
13, den Schalter-Chip zu Testzwecken und/oder Durchschaltezwecken in einem Vermittlungssystem zu verwenden;
14, den Schalter-Chip zur doppeladrigen Durchschaltung eines Verbindungsweges zu verwenden; sowie
15 und 16, den Schalter-Chip zur Steuerung der Einspeisung des Teilnehmerleitungs-Speisestromes oder - besonders bei getrennter Steuerung seiner Steuerstrecken - zu Testzwecken zu verwenden.
2, den Widerstand der Schaltstrecken aller Schalter untereinander sehr ähnlich zu machen, indem sich Unterschiede der Dotierung an den verschiedenen Oberflächenstellen des Chip durch eine entsprechende Verschachtelung der FETs weitgehend gegenseitig kompensieren;
3 und 4, die Widerstände der Schaltstrecken nachträglich abzugleichen und dadurch den Betrag der ohmschen Widerstände dieser Schaltstrecken einander besonders ähnlich zu machen;
5, den Abgleich mittels Schmelzkörpern durchzuführen;
6, den Abgleich mittels eines Lasers durchzuführen;
7, den Schalter-Chip für eine sehr niederohmige zweiadrige Durchschaltung, z. B. auch zu Meßzwecken, zu verwenden;
8 bis 10, den Schalter-Chip niederohmig auch zu Meßzwecken zu verwenden und/oder in einem für Asymmetrien empfindlichen doppeladrigen Vermittlungssystemen als doppeladrige Koppelpunkte zu verwenden;
11, den Schalter-Chip zum in gezielter Weise verzögertem Schalten einer der Schaltstrecken zu verwenden,
12, den Schalter-Chip als Koppelpunkte für mehradrige Verbindungswege bei wenig Bedarf an Chip-Oberfläche und Raum zu verwenden;
13, den Schalter-Chip zu Testzwecken und/oder Durchschaltezwecken in einem Vermittlungssystem zu verwenden;
14, den Schalter-Chip zur doppeladrigen Durchschaltung eines Verbindungsweges zu verwenden; sowie
15 und 16, den Schalter-Chip zur Steuerung der Einspeisung des Teilnehmerleitungs-Speisestromes oder - besonders bei getrennter Steuerung seiner Steuerstrecken - zu Testzwecken zu verwenden.
Die Erfindung wird anhand des in der Figur schematisch
gezeigten Ausführungsbeispiels weiter erläutert: Es betrifft
das Wesentliche des Konzepts der Erfindung, u. zw.
demonstriert an einem Beispiel, welches zwei Schalter,
also zwei Schaltstrecken, enthält. Jeder der beiden Schalter
besteht aus einer Vielzahl von - z. B. 100 oder 10 000
- auf dem Chip C angebrachten FETs.
In der Figur sind die FETs - vgl. ....01....045...., aber
auch die FETs Z1, Z2 und Z3 - nur schematisch als Quadrate
angedeutet, weil ihre Struktur im Grundsatz völlig beliebig
sein kann. Also nur einige der FETs sind zur besseren
Erläuterung der Erfindung numeriert oder auch mit den Buchstaben
Z... bezeichnet. Das gezeigte Beispiel enthält also
in einer Matrixspalte die FETs ....01....05...., sowie in
der nächsten Matrixspalte die FETs ....11....15...., daneben
die FETs ....21....25...., ....31....35.... sowie ....
41....45.... jeweils in eigenen Matrixspalten. Innerhalb
eines aus einer großen Vielzahl solcher FETs bestehenden
Schalters sind jeweils durch entsprechende Verdrahtungen
die Source-Bereiche seiner FETs untereinander leitend verbunden,
ebenso die Drain-Bereiche seiner FETs untereinander
und die Gates seiner FETs untereinander. Daher hat
jeder Schalter jeweils auch hier nur einen einzigen Gateanschluß,
vgl. den entsprechenden Kontaktfleck GA auf der
Chip-Oberfläche C, sowie jeweils nur einen einzigen Sourceanschluß
SA und nur einen einzigen Drainanschluß DA.
Zwischen dem hier durch einen Kontaktflecken gebildeten
Sourceanschluß SA und dem durch einen weiteren Kontaktflecken
gebildeten Drainanschluß DA liegen daher die
untereinander parallelgeschalteten Kanalbereiche der FETs
dieses betreffenden Schalters GA/SA/DA als die Schaltstrecke
SA/DA dieses Schalters. Diese Schaltstrecke SA/DA
ist, trotz der Verwendung von FETs, im durchgeschalteten
Zustand sehr niederohmig. Sie hat nämlich höchstens 50 Ohm,
z. B. nur 1 Ohm, weil so viele Kanalbereiche von FETs
untereinander innerhalb eines Schalters GA/SA/DA parallelgeschaltet
sind. Falls also innerhalb eines solchen Schalters
GA/SA/DA die Kanalbereiche von z. B. 10 000 FETs durch
entsprechende Verdrahtungen parallelgeschaltet werden, ist
es bei Bedarf leicht möglich, im durchgeschalteten Zustand
einen Widerstand der Schaltstrecke SA/DA zu erreichen, welcher
weit unter 1 Ohm beträgt.
Erfindungsgemäß sind auf der Chip-Oberfläche C mindestens
zwei solche Schalter angebracht, welche jeweils aus einer
Vielzahl von hinsichtlich ihrer Kanalbereiche untereinander
parallelgeschalteten FETs bestehen. Die beiden Schalter
GA/SA/DA und GA/SB/DB weisen elektrisch voneinander getrennte
Schaltstrecken SA/DA, SB/DB auf. Bei dem gezeigten
Beispiel sind daher vier getrennte Schaltstrecken-Kontaktflecken
SA, SB, DB, DA angebracht.
Dem Fachmann fällt es nicht schwer, die Verteilung und
die Verdrahtung sowie die Dimensionierung der FETs auf
der Chip-Oberfläche C so zu wählen, daß die ohmschen Widerstände
der Schaltstrecken, vgl. SA/DA und SB/DB, voneinander
höchstens um 3 Ohm abweichen - daß also z. B. die
eine Schaltstrecke 1 Ohm und die andere Schaltstrecke 2,5 Ohm
Widerstand aufweist.
Eine solche Dimensionierung der Schalter GA/SA/DA, GA/SB/DB,
daß deren Schaltstrecken-Widerstände angenähert den
gleichen Wert betragen, also z. B. nur um wenige % oder
Zehntel % voneinander abweichen, ist z. B. dadurch erreichbar,
daß die eine Hälfte der FETs ....01....45.... dem
einen Schalter GA/SA/DA und die andere Hälfte der FETs
....01....45.... dem anderen Schalter GA/SB/DB zugeordnet
werden, wenn jeder einzelne FET jeweils angenähert denselben
geometrischen Aufbau - besonders seines Kanalbereiches
- sowie angenähert dieselbe Dotierungsintensität
aufweist.
Beim gezeigten Beispiel sind alle Gates beider Schalter jeweils
gemeinsam mit dem hier einzigen Gateanschluß GA, vgl.
den einzigen Kontaktflecken GA, verbunden, also gemeinsam
gesteuert. An sich können die Schalter auch einzelne, getrennte
Gateanschlüsse aufweisen. Im gezeigten Beispiel
sind aber die Gateanschlüsse beider Schalter GA/SA/DA, GA/
SB/DB untereinander leitend verbunden, z. B. um den Schalter-
Chip als Koppelpunktpaar eines Vermittlungssystems
zu verwenden.
Man kann zusätzlich möglichst alle FETs des einen Schalters
GA/SA/DA in Lücken zwischen den FETs des anderen
Schalters GA/SB/DB anbringen, z. B. wie oben erwähnt jeweils
matrixspaltenweise miteinander verschachteln. Dann weisen
die FETs auf der Chip-Oberfläche C zwar - wegen der herstellungsbedingten
unterschiedlich intensiven Dotierungen
an den Chiprändern und im Chip-Innenbereich - weiterhin
trotz identischer Geometrie ihres Aufbaus jeweils unterschiedliche
Kanalwiderstände auf. Aber durch die Verschachtelung
der FETs der verschiedenen Schalter kompensieren
sich diese Unterschiede gegenseitig weitgehend, so
daß der Widerstand der Schaltstrecke des einen Schalters
kaum noch vom Widerstand der Schaltstrecke des anderen
Schalters abweicht, wenn man die Anzahl der FETs des
einen Schalters zumindest angenähert gleich groß wie die
Anzahl der FETs des anderen Schalters wählt. - Eine solche
gegenseitige Verschachtelung der FETs der Schalter
ist also noch günstiger, als wenn die FETs der Schalter
unverschachtelt, also für sich in eigenen Chipoberflächenabschnitten
konzentriert, auf der Chipoberfläche angebracht
werden.
Man kann die Genauigkeit der Übereinstimmung der Widerstände
der Schaltstrecken SA/DA, SB/DB noch sehr viel
weiter erhöhen, so daß man auch Abweichungen weit unter
1 Ohm, ja auch weit unter 1% des Absolutwertes der
Widerstände im durchgeschalteten Zustand erreichen kann,
sogar kleiner als 1 Zehntel% voneinander abweichend.
Solche Genauigkeiten sind besonders dann erwünscht, wenn
der erfindungsgemäße Schalter-Chip für Meßzwecke in einem
Fernsprech-Vermittlungssystem verwendet wird.
Solche Genauigkeiten können durch einen nachträglichen
Abgleich der Schalterstrecken-Widerstände mittels zusätzlich
angebrachter FETs erreicht werden, vergl. die zusätzlichen
FETs ....Z1, Z2, Z3...., welche eventuell sogar
zur weiteren Erhöhung der Genauigkeit des Abgleiches sowie
oft auch zur Erhöhung der Schnelligkeit dieses Abgleiches
für sich jeweils sehr unterschiedliche Kanalwiderstände
aufweisen können - was symbolisch durch die sehr unterschiedlichen
Größen der Flächen für die zusätzlichen FETs
...Z1, Z2, Z3.... in der Figur angedeutet ist. Diese zusätzlichen
FETs ....Z1, Z2, Z3.... sind zunächst der einen
und/oder der anderen Schaltstrecke SA/DA SB/DB durch
eine entsprechende Verdrahtung, d. h. durch Parallelschaltung,
zugeordnet. Anschließend werden die zunächst gegebenen
Widerstände der Schaltstrecken SA/DA, SB/DB im durchgeschalteten
Zustand exakt gemessen und miteinander verglichen,
um die bisher gegebenen Abweichungen der Schaltstrecken-
Widerstände zu ermitteln. Anschließend werden
diese Widerstände abgeglichen, indem man nun nachträglich
einen Teil der zusätzlichen FETs Z.. gezielt wieder abtrennt,
z. B. durch endgültiges Zerstören der zunächst gegebenen
Verdrahtungen zwischen abzutrennenden zusätzlichen
FETs Z1.. zu der bisher ihnen parallelgeschalteten
Schaltstrecke, z. B. zur bisher ihnen parallelgeschalteten
Schaltstrecke SA/DA.
Hierzu kann die endgültige Zerstörung dieser Verdrahtung,
vgl. V in der Figur, im Prinzip völlig beliebig durchgeführt
werden - in der Figur ist der Übersichtlichkeit
wegen nur eine einzige Verbindungsleitung V zum Sourceanschluß
SA gezeigt; in Wahrheit bestehen auch weitere ähnliche
Verbindungsleitungen zu anderen Kontaktflecken SB,
DA, DB und GA, ferner sind im allgemeinen sehr viel mehr
solche zusätzlichen FETs als nur drei solche FETs auf dem
Chip C angebracht, wobei durch entsprechende Verdrahtungen/
Verbindungsleitungen V im allgemeinen ein Teil der zusätzlichen
FETs Z.. von vorne herein der einen Schaltstrecke
SA/DA und ein anderer Teil der anderen Schaltstrecke SB/DB
zugeordnet sein können, oder wobei zunächst alle zusätzlichen
FETs vorläufig beiden Schaltstrecken SA/DA, SB/DB zugeordnet
sein können. Zur endgültigen Unterbrechung kann
man solche Verbindungsleitungen V zerstören: nicht nur mit
Hilfe von Lasern, sondern auch z. B. mit Hilfe von in die
Verbindungsleitungen V eingefügten Schmelzkörpern/Sicherungen
S, welche durch Stromstöße - z. B. zwischen eigens
dazu angebrachten Kontaktflecken K und G - gezielt durchgeschmolzen
oder verdampft werden.
Wenn man diese Zerstörung von Verbindungsleitungen V
vorsichtig nacheinander durchführt, und zwar am besten
unter ständiger Kontrolle der erreichten resultierenden
Widerstände zwischen den Schaltstreckenanschlüssen SA/DA,
SB/DB, dann sind besonders präzise Übereinstimmungen der
Schaltstrecken-Widerstände erreichbar. Es sind damit also
auch Übereinstimmungen der ohmschen Widerstände z. B. sogar
bis auf 0,01 Ohm erreichbar. Dadurch kann der erfindungsgemäße
Schalter-Chip dann auch für äußerst präzise
Messungen verwendet werden.
Für viele Zwecke, auch innerhalb von Vermittlungssystemen,
reicht es jedoch, wenn die Schaltstrecken im durchgeschalteten
Zustand jeweils einen höchstens 10 Ohm betragenden,
voneinander z. B. nur um 1 Ohm oder 0,1 Ohm abweichenden
ohmschen Widerstand aufweisen, z. B. wenn der
Schalter-Chip in einem Verbindungsweg als zweiadriger
Koppelpunkt verwendet wird und wenn der gesamte ohmsche
Widerstand im Verbindungsweg, bedingt z. B. durch den
inneren Widerstand von Teilnehmer-Sprechstellen, sehr
groß im Vergleich zum Schaltstrecken-Widerstand im durchgeschalteten
Zustand ist.
Statt die beiden Schaltstrecken als Koppelpunkte in die
zweiadrigen Verbindungswege eines Vermittlungssystems,
also z. B. in die Teilnehmerleitung zwischen dem Vermittlungsamt
und dem Teilnehmer einzufügen, kann man auch die
beiden Schaltstrecken jeweils nur mit ihrem einen Anschluß,
also z. B. nur mit ihren Anschlüssen SA und SB,
als seitliche Abzweigungen an die Adern des Verbindungsweges
anschließen - also die anderen Anschlüsse dieser Schaltstrecken,
vgl. DA und DB, z. B. jeweils an zweipolige andere
Vermittlungssystemorgane, z. B. an die Amtsbatterie
oder z. B. an ein Meßorgan, welches die Teilnehmerleitungs-
Eigenschaften oder Koppelfeld-Eigenschaften testet.
Statt durch Kontaktflecken SA, SB, DA, DB, GA können diese Anschlüsse
auch durch interne Schaltungspunkte einer zusätzlich
auf der Chipoberfläche mitangebrachten integrierten
Schaltung gebildet werden. Solche Schaltungspunkte können
z. B. auch mit lichtempfindlichen Dioden leitend verbunden
sein, um eine Steuerung der Schalter GA/SA/DA, GA/SB/DB
mittels Lichtimpulsen zu ermöglichen.
Z. B. kann auch eine zusätzliche Schaltung, welche mittels
RC-Glieder eine hohe innere Laufzeit hat, zwischen die -
dann voneinander getrennten - Gateanschlüsse GA beider
Schalter eingefügt sein, um den einen Schalter definiert
verzögert gegen den anderen Schalter schalten zu können.
Claims (16)
1. Schalter-Chip (C) mit
- einem in integrierter Technik auf dem Chip (C) hergestellten, binär anzusteuernden Schalter (GA/SA/DA) zum Ein- und Ausschalten von Strömen,
- einer Vielzahl von auf dem Chip (C) angebrachten FETs (. . . .01. . . .45. . . .), welche jeweils ein isoliertes Gate, einen Sourcebereich, einen Kanalbereich und einen Drainbereich aufweisen,
- einem Gateanschluß (GA), welcher mit allen Gates der FETs (. . . .01. . . .45. . . .) des Schalters (GA/SA/DA) leitend verbunden ist, als hochohmigem Steuereingang des Schalters (GA/SA/DA),
- einem Sourceanschluß (SA), welcher mit allen Sourcebereichen der FETs (. . . .01. . . .45) des Schalters (GA/SA/DA) leitend verbunden ist,
- einem Drainanschluß (DA), welcher mit allen Drainbereichen der FETs (. . . .01. . . .45. . . .) des Schalters (GA/SA/DA) leitend verbunden ist,
- durch den Sourceanschluß (SA) und den Drainanschluß (DA) gebildeten Schaltstreckenanschlüssen (SA/DA) des Schalters (GA/SA/DA), und
- mit einer Schaltstrecke (SA/DA) zwischen den beiden Schaltstreckenanschlüssen (SA/DA), welche im durchgeschalteten Zustand einen höchstens 50 Ohm betragenden ohmschen Widerstand aufweist,
dadurch gekennzeichnet, daß zum mehradrigen Durchschalten von Strömen, welche mit Nachrichten zu modulieren sind,
- mindestens zwei solche Schalter (GA/SA/DA + GA/SB/DB) mit jeweils voneinander getrennten Schaltstrecken (SA/DA, SB/DB), welche im durchgeschalteten Zustand einen höchstens um 3 Ohm voneinander abweichenden ohmschen Widerstand aufweisen, gemeinsam auf dem Chip (C) angebracht sind, und
- sowohl die Sourceanschlüsse (SA, SB) als auch die Drainanschlüsse (DA, DB) der Schalter (GA/SA/DA + GA/SB/DB) getrennt anschließbar sind, also die mindestens zwei Sourceanschlüsse (SA, SB) und die mindestens zwei Drainanschlüsse (DA, DB) die mindestens vier Schaltstreckenanschlüsse (SA, SB, DA, DB) der mindestens zwei getrennten Schaltstrecken (SA/DA, SB/DB) bilden.
- einem in integrierter Technik auf dem Chip (C) hergestellten, binär anzusteuernden Schalter (GA/SA/DA) zum Ein- und Ausschalten von Strömen,
- einer Vielzahl von auf dem Chip (C) angebrachten FETs (. . . .01. . . .45. . . .), welche jeweils ein isoliertes Gate, einen Sourcebereich, einen Kanalbereich und einen Drainbereich aufweisen,
- einem Gateanschluß (GA), welcher mit allen Gates der FETs (. . . .01. . . .45. . . .) des Schalters (GA/SA/DA) leitend verbunden ist, als hochohmigem Steuereingang des Schalters (GA/SA/DA),
- einem Sourceanschluß (SA), welcher mit allen Sourcebereichen der FETs (. . . .01. . . .45) des Schalters (GA/SA/DA) leitend verbunden ist,
- einem Drainanschluß (DA), welcher mit allen Drainbereichen der FETs (. . . .01. . . .45. . . .) des Schalters (GA/SA/DA) leitend verbunden ist,
- durch den Sourceanschluß (SA) und den Drainanschluß (DA) gebildeten Schaltstreckenanschlüssen (SA/DA) des Schalters (GA/SA/DA), und
- mit einer Schaltstrecke (SA/DA) zwischen den beiden Schaltstreckenanschlüssen (SA/DA), welche im durchgeschalteten Zustand einen höchstens 50 Ohm betragenden ohmschen Widerstand aufweist,
dadurch gekennzeichnet, daß zum mehradrigen Durchschalten von Strömen, welche mit Nachrichten zu modulieren sind,
- mindestens zwei solche Schalter (GA/SA/DA + GA/SB/DB) mit jeweils voneinander getrennten Schaltstrecken (SA/DA, SB/DB), welche im durchgeschalteten Zustand einen höchstens um 3 Ohm voneinander abweichenden ohmschen Widerstand aufweisen, gemeinsam auf dem Chip (C) angebracht sind, und
- sowohl die Sourceanschlüsse (SA, SB) als auch die Drainanschlüsse (DA, DB) der Schalter (GA/SA/DA + GA/SB/DB) getrennt anschließbar sind, also die mindestens zwei Sourceanschlüsse (SA, SB) und die mindestens zwei Drainanschlüsse (DA, DB) die mindestens vier Schaltstreckenanschlüsse (SA, SB, DA, DB) der mindestens zwei getrennten Schaltstrecken (SA/DA, SB/DB) bilden.
2. Schalter-Chip nach Patentanspruch 1,
dadurch gekennzeichnet, daß
- mehr als die Hälfte der FETs (....01....05...., ....21.. ..25...., ....41....45....), wenn nicht sogar alle FETs (....01....05, ....21....25...., ....41....45....), des einen (GA/SA/DA) der Schalter (GA/SA/DA + GA/SB/DB) jeweils in Lücken zwischen den FETs (....11....15...., ....31....35....) des anderen Schalters/der anderen Schalter (GA/SB/DB) auf der Chip(C)-Oberfläche angebracht sind, und
- damit die FETs (....01....45....) der Schalter (GA/SA/DA + GA/SB/DB) miteinander verschachtelt und weitgehend gleichmäßig über die Chip(C)-Oberfläche verteilt sind.
- mehr als die Hälfte der FETs (....01....05...., ....21.. ..25...., ....41....45....), wenn nicht sogar alle FETs (....01....05, ....21....25...., ....41....45....), des einen (GA/SA/DA) der Schalter (GA/SA/DA + GA/SB/DB) jeweils in Lücken zwischen den FETs (....11....15...., ....31....35....) des anderen Schalters/der anderen Schalter (GA/SB/DB) auf der Chip(C)-Oberfläche angebracht sind, und
- damit die FETs (....01....45....) der Schalter (GA/SA/DA + GA/SB/DB) miteinander verschachtelt und weitgehend gleichmäßig über die Chip(C)-Oberfläche verteilt sind.
3. Schalter-Chip nach Patentanspruch 1 oder 2,
dadurch gekennzeichnet, daß
- bei zumindest einem zusätzlich angebrachter FETs (....Z1....Z3....) von zumindest einem (GA/SA/DA) der Schalter (GA/SA/DA + GA/SB/DB) die elektrische Verbindung (V) zwischen seinem Sourcebereich und seinem Sourceanschluß (SA) durch zerstörendes Unterbrechen einer vorher dazwischen bestehenden Verbindungsleitung (V) andauernd elektrisch unterbrochen ist.
- bei zumindest einem zusätzlich angebrachter FETs (....Z1....Z3....) von zumindest einem (GA/SA/DA) der Schalter (GA/SA/DA + GA/SB/DB) die elektrische Verbindung (V) zwischen seinem Sourcebereich und seinem Sourceanschluß (SA) durch zerstörendes Unterbrechen einer vorher dazwischen bestehenden Verbindungsleitung (V) andauernd elektrisch unterbrochen ist.
4. Schalter-Chip nach einem der vorhergehenden Patentansprüche,
dadurch gekennzeichnet, daß
- bei zumindest einem zusätzlich angebrachter FETs (....Z1....Z3....) von zumindest einem (GA/SA/DA) der Schalter (GA/SA/DA + GA/SB/DB) die elektrische Verbindung (V) zwischen seinem Drainbereich und seinem Drainanschluß (DA) durch zerstörendes Unterbrechen einer vorher dazwischen bestehenden Verbindungsleitung (V) andauernd elektrisch unterbrochen ist.
- bei zumindest einem zusätzlich angebrachter FETs (....Z1....Z3....) von zumindest einem (GA/SA/DA) der Schalter (GA/SA/DA + GA/SB/DB) die elektrische Verbindung (V) zwischen seinem Drainbereich und seinem Drainanschluß (DA) durch zerstörendes Unterbrechen einer vorher dazwischen bestehenden Verbindungsleitung (V) andauernd elektrisch unterbrochen ist.
5. Schalter-Chip nach Patentanspruch 3 oder 4,
dadurch gekennzeichnet, daß
- in Verbindungsleitungen (V) Schmelzkörper (S) eingefügt sind, welche (S) durch einen gezielten Stromstoß zerstört, nämlich durchgeschmolzen oder verdampft werden, und
- damit die betreffenden Verbindungsleitungen (V) bei Bedarf durch Zerstören solcher Schmelzkörper (S) elektrisch unterbrochen werden.
- in Verbindungsleitungen (V) Schmelzkörper (S) eingefügt sind, welche (S) durch einen gezielten Stromstoß zerstört, nämlich durchgeschmolzen oder verdampft werden, und
- damit die betreffenden Verbindungsleitungen (V) bei Bedarf durch Zerstören solcher Schmelzkörper (S) elektrisch unterbrochen werden.
6. Schalter-Chip nach Patentanspruch 3 oder 4,
dadurch gekennzeichnet, daß
- die betreffende Verbindungsleitung (V) durch eine Bearbeitung mittels eines Lasers zerstört ist.
- die betreffende Verbindungsleitung (V) durch eine Bearbeitung mittels eines Lasers zerstört ist.
7. Schalter-Chip nach einem der vorhergehenden Patentansprüche,
dadurch gekennzeichnet, daß
- die beiden Schaltstrecken (SA/DA, SB/DB) im durchgeschalteten Zustand einen weniger als 1 Ohm voneinander abweichenden ohmschen Widerstand aufweisen.
- die beiden Schaltstrecken (SA/DA, SB/DB) im durchgeschalteten Zustand einen weniger als 1 Ohm voneinander abweichenden ohmschen Widerstand aufweisen.
8. Schalter-Chip nach einem der vorhergehenden Patentansprüche,
dadurch gekennzeichnet, daß
- die Schaltstrecken (SA/DA, SB/DB) im durchgeschalteten Zustand einen weniger als 1% voneinander abweichenden ohmschen Widerstand aufweisen.
- die Schaltstrecken (SA/DA, SB/DB) im durchgeschalteten Zustand einen weniger als 1% voneinander abweichenden ohmschen Widerstand aufweisen.
9. Schalter-Chip nach einem der vorhergehenden Patentansprüche,
dadurch gekennzeichnet, daß
- jede der Schaltstrecken SA/DA, SB/DB) im durchgeschalteten Zustand jeweils einen höchstens 10 Ohm betragenden ohmschen Widerstand aufweist.
- jede der Schaltstrecken SA/DA, SB/DB) im durchgeschalteten Zustand jeweils einen höchstens 10 Ohm betragenden ohmschen Widerstand aufweist.
10. Schalter-Chip nach einem der vorhergehenden Patentansprüche,
dadurch gekennzeichnet, daß
- die Gateanschlüsse (GA) der Schalter (GA/SA/DA, GA/SB/DB) zumindest zeitweise gemeinsam von einem ihnen gemeinsamen Gateansteuersignal ansteuerbar sind.
- die Gateanschlüsse (GA) der Schalter (GA/SA/DA, GA/SB/DB) zumindest zeitweise gemeinsam von einem ihnen gemeinsamen Gateansteuersignal ansteuerbar sind.
11. Schalter-Chip nach einem der vorhergehenden Patentansprüche,
bevorzugt nach Patentanspruch 10,
dadurch gekennzeichnet, daß
- zwischen die Gateanschlüsse der Schalter (GA/SA/DA, GA/SB/DB) eine mitintegrierte Schaltung mit hoher innerer Laufzeit eingefügt ist.
- zwischen die Gateanschlüsse der Schalter (GA/SA/DA, GA/SB/DB) eine mitintegrierte Schaltung mit hoher innerer Laufzeit eingefügt ist.
12. Schalter-Chip nach Patentanspruch 10,
dadurch gekennzeichnet, daß
- die Gateanschlüsse (GA) der Schalter (GA/SA/DA, GA/SB/DB) untereinander elektrisch leitend verbunden sind.
- die Gateanschlüsse (GA) der Schalter (GA/SA/DA, GA/SB/DB) untereinander elektrisch leitend verbunden sind.
13. Anwendung des zwei Schalter (GA/SA/DA + GA/SB/DB) aufweisenden
Schalter-Chip (C) nach einem der vorhergehenden
Patentansprüche,
dadurch gekennzeichnet, daß
- die eine Schaltstrecke (SA/DA) an die eine Ader und die andere Schaltstrecke (SB/DB) an die andere Ader eines zweiadrigen Verbindungsweges eines Vermittlungssystems angeschlossen ist.
- die eine Schaltstrecke (SA/DA) an die eine Ader und die andere Schaltstrecke (SB/DB) an die andere Ader eines zweiadrigen Verbindungsweges eines Vermittlungssystems angeschlossen ist.
14. Anwendung nach Patentanspruch 13,
dadurch gekennzeichnet, daß
- die beiden Schaltstrecken (SA/DA, SB/DB) als Koppelpunktpaar eines Koppelfeldes in den Verbindungsweg eingefügt sind.
- die beiden Schaltstrecken (SA/DA, SB/DB) als Koppelpunktpaar eines Koppelfeldes in den Verbindungsweg eingefügt sind.
15. Anwendung nach Patentanspruch 13,
dadurch gekennzeichnet, daß
- die beiden Schaltstrecken (SA/DA, SB/DB) am amtsseitigen Ende der Teilnehmerleitung eines öffentlichen Fernsprech- Vermittlungssystemes angeschlossen sind.
- die beiden Schaltstrecken (SA/DA, SB/DB) am amtsseitigen Ende der Teilnehmerleitung eines öffentlichen Fernsprech- Vermittlungssystemes angeschlossen sind.
16. Anwendung nach Patentanspruch 13 oder 15,
dadurch gekennzeichnet, daß
- jede der Schaltstrecken (SA/DA, SB/DB) jeweils für sich nur mit einem einzigen ihrer Schaltstreckenanschlüsse (z. B. nur mit SA, SB) jeweils an eine Ader des Verbindungsweges angeschlossen sind.
- jede der Schaltstrecken (SA/DA, SB/DB) jeweils für sich nur mit einem einzigen ihrer Schaltstreckenanschlüsse (z. B. nur mit SA, SB) jeweils an eine Ader des Verbindungsweges angeschlossen sind.
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| DE19853534181 DE3534181C2 (de) | 1985-09-25 | 1985-09-25 | Schalter-Chip und Anwendung des zwei Schalter aufweisenden Schalter-Chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19853534181 DE3534181C2 (de) | 1985-09-25 | 1985-09-25 | Schalter-Chip und Anwendung des zwei Schalter aufweisenden Schalter-Chip |
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| DE19853534181 Expired - Fee Related DE3534181C2 (de) | 1985-09-25 | 1985-09-25 | Schalter-Chip und Anwendung des zwei Schalter aufweisenden Schalter-Chip |
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1985
- 1985-09-25 DE DE19853534181 patent/DE3534181C2/de not_active Expired - Fee Related
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