DE3531901C2 - - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Überprüfen der Funktionstüchtigkeit einer Datenausgabeeinheit eines Mikroprozessors gemäß dem Oberbegriff des Anspruchs 1.

Aus der Zeitschrift "Elektronik" 1980, Heft 4, Seiten 92 bis 94, insbesondere Seite 94, Punkt 5 ist es bekannt, daß mit Steuerdaten, die ein Mikroprozessor ausgibt, Stellglieder ein- und ausgeschaltet werden, die an den Ausgängen einer Datenausgabeeinheit angeschlossen sind. Ist die Datenausgabeeinheit funktionstüchtig, so entsprechen die an ihren Ausgängen auftretenden Signalzustände den vom Mikroprozessor ausgegebenen Steuerdaten. Zur Überprüfung der Funktionstüchtigkeit der Datenausgabeeinheit werden nach erfolgter Ausgabe der Steuerdaten die an den Ausgängen anliegenden Signalzustände über eine dem Mikroprozessor zugeordnete Dateneingabeeinheit eingelesen, der sie mit den ausgegebenen Steuerdaten vergleicht. Stimmen die Steuerdaten mit den eingelesenen Daten nicht überein, so stellt der Mikroprozessor eine Funktionsuntüchtigkeit der Datenausgabeeinheit fest. Er kann dann diese Funktionsuntüchtigkeit anzeigen und durch eine Blockierung der Datenausgabeeinheit die weitere Ausgabe von Steuerdaten abbrechen. Die bekannte Anordnung hat den Nachteil, daß, wenn eine Vielzahl von Stellgliedern ein- oder ausgeschaltet werden, die Anzahl der Ausgänge der Datenausgabeeinheit sehr hoch ist. Da die Zahl der Eingänge der Dateneingabeeinheit, über welche die Ausgabedaten eingelesen werden, gleich der Anzahl der Ausgänge der Datenausgabeeinheit sein muß, führt die bekannte Schaltung zu einem hohen Schaltungsaufwand. Ferner sind nach jeder Ausgabe von Steuerdaten eine Vielzahl von Vergleichsoperationen notwendig, wodurch ein Teil der Betriebszeit des Mikroprozessors belegt ist.

Weiterhin ist es aus der obengenannten Literaturstelle bekannt, zur Überwachung des Mikroprozessors eine vom diesen rücksetzbaren Zeitgeber (Watchdog) einzusetzen. Bei ungestörter Programmabarbeitung setzt der Mikroprozessor den Zeitgeber vor Ablauf einer in diesem eingestellten Zeit ständig zurück und die eingestellte Zeit beginnt erneut abzulaufen. Ist die Programmabarbei­ tung des Mikroprozessors gestört, so wird der Zeitgeber nicht zurückgesetzt und die eingestellte Zeit läuft ab, worauf der Zeitgeber ein Signal auf den Rücksetzeingang der Datenausgabeeinheit gibt, was bewirkt, daß keine Daten mehr ausgegeben werden.

Aus der nicht vorveröffentlichten DE-OS 35 10 425 ist eine Einrichtung zur Fehlererkennung bei Mikrocomputer- oder Prozeßrechnersystemen bekannt, deren binäre Ausgabegeräte über mehrere Leitungen mit dem Prozeßrechner verbunden sind. Zum Prüfen der Ausgabegeräte werden diese zunächst mit einer Signalkombination angesteuert, die an allen Ausgängen "0"-Signal bewirkt, die Ausgangssignale der binären Ausgabegeräte werden mit einem ODER-Glied verknüpft, dessen Ausgangssignal ebenfalls log. "1" ist, wenn die Ausgabekanäle fehlerfrei sind. In einem zweiten Prüfschritt werden die Ausgänge sukzessiv auf log. "1"-Signal geschaltet. Weist das Ausgangssignal des ODER-Gliedes dann dennoch "0"-Signal auf, ist der entsprechende Ausgabekanal defekt.

Eine weitere Einrichtung zum Überprüfen von Datenausgabegeräten durch Ausgabe bestimmter Signalkombinationen und deren Verknüpfung mit logischen Schaltgliedern ist in der US-PS 42 00 225 beschrieben.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Überprüfung einer Datenausgabeeinheit zu schaffen, die wenig Betriebszeit des Mikroprozessors belegt, eine umfassendere Prüfung als die bekannten Anordnungen durchführt, zu deren Durchführung aber dennoch ein nur geringerer Schaltungsaufwand notwendig ist.

Diese Aufgabe wird mit den im kennzeichnenden Teil des Anspruchs 1 angegebenen Maßnahmen gelöst.

In der neuen Schaltung ist die Überprüfung der Datenausgabeeinheit mit der Überwachung des Mikroprozessors durch den Zeitgeber (Watchdog) kombiniert, und es wird außer der Funktions­ tüchtigkeit der Datenausgabeeinheit auch die des Zeitgebers überwacht. Die Überprüfung erfolgt sehr schnell, da die Daten­ ausgabeeinheit zu den bestimmten Zeitpunkten während der Abarbeitung des Programms zur Erzielung der Ausgangswerte log. "0" an sämtlichen Ausgängen über ihren Rücksetzeingang rückgesetzt wird.

Nach einer Ausgestaltung der Erfindung mit einem Mikroprozessor, der mit einer mehrere Eingänge aufweisenden Dateneingabeeinheit und einer zwei Gruppen von Ausgängen aufweisenden Datenausgabeeinheit in Verbindung steht, wobei jeweils ein Ausgang der einen Gruppe der Datenausgabeeinheit über eine Leitung mit einem Pol eines zweipoligen Stellgliedes verbunden ist, während der andere Pol des Stellgliedes über eine weitere Leitung mit einem Ausgang der anderen Gruppe der Datenausgabeeinheit verbunden ist, sind die Ausgänge jeder Gruppe miteinander über ein ODER-Glied verknüpft. Die Ausgänge der beiden ODER-Glieder sind jeweils auf einen Eingang der Dateneingabeeinheit geführt. Mit dieser Schaltung ist in einfacher Weise zusätzlich zur Überprüfung der Datenausgabeeinheit eine Überprüfung der Leitungen von der Datenausgabeeinheit zu den Stellgliedern gegeben.

Im folgenden ist die Erfindung anhand zweier Ausführungsbeispiele deren Schaltbilder stark vereinfacht in den Fig. 1 und 2 der Zeichnung dargestellt sind, näher erläutert.

Wie in Fig. 1 dargestellt, steht ein Mikroprozessor 1 vom Typ 8085 A (beschrieben in dem Datenbuch 1980/81 "Mikrocomputerbausteine" der Siemens AG) mit einer Daten­ eingabeeinheit 2 (z. B. vom Typ 74C 244 beschrieben im TTL DATA BOOK von Fairschild, 1978 auf Seite 4-311) und einer Datenausgabeeinheit 3 in Verbindung. Die Daten­ ausgabeeinheit 3 enthält mehrere Ausgaberegister 4 vom Typ 40174 (beschrieben im Valvo-Handbuch "Integrierte Digitalschaltungen", 1980/81, Seite 761) an deren Ausgänge als Schaltverstärker geschaltete Operationsverstärker 5 angeschlossen sind. Die Ausgänge 6 der Datenausgabeeinheit 3 sind über einen Rücksetzeingang 7, der Datenausgabeeinheit 3 rücksetzbar. Der Rücksetzeingang 7 ist mit den nicht dargestellten Rücksetzeingängen der Ausgaberegister 4 verbunden. Jeder Ausgang 6 der Datenausgabeeinheit 3 ist mit einem Eingang eines ODER-Gliedes 8 und einem vom Mikroprozessor 1 zu steuernden Stellglied 9 verbunden. Die Stellglieder 9 sind Koppelrelais, deren Schaltzustände sich erst ändern, wenn ein den Schaltzustand des Koppelrelais 9 änderndes Signal ausreichend lange anliegt. Der Ausgang 10 des ODER-Gliedes 8 ist auf einen Eingang 11 der Dateneingabeeinheit 2 geführt. Ein weiterer Eingang 12 der Dateneigabeeinheit 2 ist mit dem Ausgang 13 eines aus der eingangs benannten Literaturstelle bekannten Zeitgebers (Watchdog) 14 und dem Rücksetzeingang 7 der Datenausgabeeinheit 3 verbunden. Über den Eingang 15 ist der Zeitgeber 14 vom Mikroprozessor 1 rücksetzbar.

Im folgenden sei die Wirkungsweise der Schaltung erläutert. Der Mikroprozessor 1 gibt bei der Abarbeitung seines Pro­ gramms Steuerdaten zum Ein- oder Ausschalten der Stellglie­ der 9 über die Datenausgabeeinheit 3 aus. Dabei wird der Mikroprozessor 1 in bekannter Weise von dem Zeitgeber 14 überwacht. Die Überwachung des Mikroprozessors 1 durch den Zeitgeber 14 ist dadurch gegeben, daß der Mikroprozessor 1 ständig den Zeitgeber 14 über dessen Eingang 15 zurücksetzt, bevor die im Zeitgeber eingestellte Zeit abläuft, was ein Rücksetzen der Datenausgabeeinheit 3 bewirken würde. Zu einem bestimmten, im Programm vorgegebenen Zeitpunkt wird der Zeitgeber 14 vom Mikroprozessor 1 nicht zurückgesetzt. Die eingestellte Zeit im Zeitgeber 14 läuft ab und am Aus­ gang 13 des Zeitgebers 14 tritt ein Rücksetzsignal auf, so daß bei fehlerfreier Funktionstüchtigkeit der Datenausgabe­ einheit 3 an sämtlichen Ausgängen 6 der Datenausgabeeinheit 3 der Wert logisch Null auftritt. Gleichzeitig erhält der Mikroprozessor 1 durch das Rücksetzsignal des Zeitgebers 14 über den Eingang 12 der Dateneingabeeinheit 2 Kenntnis von der Funktionsfähigkeit des Zeitgebers 14.

Wenn der Zeitgeber 14 funktionstüchtig ist leitet der Mikro­ prozessor 1 die folgenden, zeitlich später liegenden vorge­ gebenen Verfahrensschritte zur Überprüfung der Datenausgabe­ einheit 3 ein, andernfalls wird vom Mikroprozessor 1 die Funktionsunfähigkeit des Zeitgebers 14 über eine nicht dargestellte Anzeigeeinheit angezeigt.

Der Mikroprozessor 1 liest das am Ausgang 10 des ODER-Glie­ des 8 anliegende Kontrollsignal über die Dateneingabeein­ heit 2 ein und prüft es auf logisch Null. Bei positivem Prüfergebnis wird dann die Datenausgabeeinheit 3 so ange­ steuert, daß bei fehlerfreier Funktionsfähigkeit der Daten­ ausgabeeinheit 3 einer ihrer Ausgänge 6 den Wert logisch Eins annimmt, während alle anderen Ausgänge den Wert logisch Null beibehalten. Nun wird das Kontrollsignal des ODER-Glie­ des 8 vom Mikroprozessor 1 auf logisch Eins geprüft. Bei positivem Prüfergebnis wird dann die Datenausgabeeinheit 3 vom Mikroprozessor 1 so angesteuert, daß bei fehlerfreier Funktionsfähigkeit der Datenausgabeeinheit 3 der zuvor auf logisch Eins gesetzte Ausgang 6 den Wert logisch Null annimmt. Nun wird das Kontrollsignal des ODER-Gliedes 8 vom Mikroprozessor 1 auf logisch Null geprüft. Bei positivem Prüfergebnis fährt der Mikroprozessor 1 mit der Ausgabe von Steuerdaten fort. Zu einem bestimmten späteren Zeitpunkt wird der Zeitgeber 14 vom Mikroprozessor 1 wiederum nicht mehr rückgesetzt und die vorigen Verfahrensschritte werden für einen anderen Ausgang 6 der Datenausgabeeinheit 3 wiederholt. Das vorstehend beschriebene Verfahren wird für alle Ausgänge 6 der Datenausgabeeinheit 3 durchgeführt, wodurch eine vollständige Überprüfung der Datenausgabeein­ heit 3 gegeben ist.

Die geschilderte Überprüfung der Datenausgabeeinheit 3 ist besonders effektiv, da sie bei geringem Schaltungsaufwand mit einer Überwachung des Mikroprozessors 1 und des Zeitgebers 14 verbunden ist.

Die in Fig. 2 dargestellte Schaltung ist gegenüber der Schaltung nach Fig. 1 erweitert. Gleiche und in ihrer Funktion nicht veränderte Teile sind in beiden Figuren mit gleichen Bezugszeichen versehen. Die Datenausgabeeinheit 16 ist gegenüber der Datenausgabeeinheit 3 nach Fig. 1 modifiziert. Sie enthält ebenfalls mehrere Ausgaberegister 4, die ausgangsseitig allerdings entweder mit Schaltverstärkern 5 oder Schaltverstärkern 17 verbunden sind. Die Ausgänge 6 der Schaltverstärker 5 und die Ausgänge 18 der Schaltverstärker 17 bilden je eine Gruppe von Ausgängen der Datenausgabeeinheit 16. Jeder Ausgang 6 ist über eine Leitung 19 mit einem Pol eines Koppelrelais 9 verbunden, dessen anderer Pol über eine weitere Leitung 19 mit einem Ausgang 18 verbunden ist. Die Ausgänge 6 der Datenausgabeeinheit 16 sind jeweils an einen Eingang des ODER-Gliedes 8 geführt, dessen Ausgang 10 an einen Eingang 11 der Dateneingabeeinheit 2 angeschlossen ist. Weiterhin ist jeder Ausgang 18 der Datenausgabeeinheit 16 mit einem Eingang eines ODER-Gliedes 20 verbunden. Der Ausgang 21 des ODER-Gliedes 20 ist auf einen weiteren Eingang 22 der Dateneingabeeinheit 2 geführt.

Ein Koppelrelais 9 ist eingeschaltet, wenn der zugehörige Schaltverstärker 5 und der zugehörige Schaltverstärker 17 aktiviert sind. Dabei verbindet der zugehörige Schalt­ verstärker 5 den einen Pol des Koppelrelais 9 mit der Versorgungsspannung (logisch Eins), während der zugehörige Schaltverstärker 17 den anderen Pol des Koppelrelais 9 mit dem Bezugspotential (logisch Null) verbindet, so daß der Stromkreis des Koppelrelais 9 geschlossen ist. Wenn die Schaltverstärker 17 nicht aktiviert sind, so ist ihr Ausgang 18 hochohmig.

Im folgenden sei die Wirkungsweise der Schaltung während der Überprüfung der Funktionstüchtigkeit der Datenausgabeeinheit 16 erläutert. Nachdem die Funktionstüchtigkeit der Ausgänge 6, wie bei der Schilderung der Schaltung nach Fig. 1 beschrieben, mittels des ODER-Gliedes 8 überprüft wurde, leitet der Mikroprozessor 1 die folgenden Verfahrensschritte ein. Die Datenausgabeeinheit 16 wird so angesteuert, daß bei ihrer fehlerfreien Funktionstüchtigkeit und Fehlerfreiheit der Leitungen 19 an den Ausgängen 6 und 18 der Wert logisch Null auftritt, wobei die Ausgänge 17 hochohmig sind. Nun wird das Kontrollsignal des ODER-Gliedes 20 vom Mikro­ prozessor 1 auf logisch Null geprüft. Bei positivem Prüf­ ergebnis wird dann die Datenausgabeeinheit 16 so ange­ steuert, daß an einem ihrer Ausgänge 6 Versorgungsspannung (logisch Eins) liegt. Bei Fehlerfreiheit des zugehörigen Koppelrelais 9, der Leitungen 19 und des zugehörigen Schaltverstärkers 17 liegt an dessen Ausgang 18, der sich im hochohmigen Zustand befindet, in etwa Versorgungsspannung (logisch Eins) an, so daß am Ausgang 21 des ODER-Gliedes 20 als Kontrollsignal der Wert logisch 1 auftritt. Der Mikroprozessor 1 überprüft das Kontrollsignal, worauf bei positivem Prüfergebnis der dem zuvor aktivierten Verstärker 5 zugehörige Verstärker 17 aktiviert wird, so daß nun an dessen Ausgang 18 bei Fehlerfreiheit der Wert logisch Null auftritt. Sodann wird das Kontrollsignal des ODER-Gliedes 20 auf logisch Null geprüft. Zu einem bestimmten späteren Zeitpunkt wird das vorstehend geschilderte Überprüfungs­ verfahren für einen anderen Ausgang 18 wiederholt.

Das vorstehend beschriebene Verfahren wird dann zu späteren Zeitpunkten solange wiederholt, bis alle Ausgänge 18 überprüft sind, wodurch eine vollständige Überprüfung der Datenausgabeeinheit 16 und der Leitungen 19 erreicht ist.

Mit der in Fig. 2 dargestellten Schaltung ist neben der Überwachung des Mikroprozessors 1 durch den Zeitgeber 14 und die Überwachung des Zeitgebers 14 durch den Mikroprozessor 1 die Überprüfung der Datenausgabeeinheit 16 gegeben. Zugleich ist eine Überprüfung der Leitungen 19 von den Koppelrelais 9 zur Datenausgabeeinheit 16 auf Leitungs­ bruch, auf Kurzschluß gegen die Versorgungsspannung, auf Kurzschluß gegen das Bezugspotential und auf Kurzschluß zwischen den beiden Leitungen 19 gewährleistet.

Claims (2)

1. Schaltungsanordnung zum Überprüfen der Funktionsfähigkeit einer mehrere Ausgänge aufweisenden Datenausgabeeinheit eines ein Programm abarbeitenden Mikroprozessors, der an den Ausgängen der Datenausgabeeinheit angeschlossene Stellglieder ein- und ausschaltet, mit einem rücksetzbaren Zeitgeber (Watchdog), der vom Mikroprozessor in regelmäßigen zeitlichen Abständen, die kürzer als die im Zeitgeber eingestellte Zeit sind, zurückgesetzt wird und der, wenn die in ihm eingestellte Zeit abläuft, ohne daß ein Rücksetzimpuls eingegangen ist, ein Meldesignal an eine Dateneingabeeinheit abgibt, die mit dem Mikroprozessor in Verbindung steht und die Datenausgabeeinheit zurücksetzt, dadurch gekennzeichnet,
daß die Ausgänge (6) der Datenausgabeeinheit (3) über ein ODER-Glied (8) miteinander verknüpft sind, dessen Ausgang (10) auf einen Eingang (11) der Dateneingabeeinheit (2) geführt ist,
daß zu bestimmten, im Programm vorgegebenen Zeitpunkten der Mikroprozessor (1) den Zeitgeber (14) nicht zurücksetzt, so daß dieser nach Ablauf der eingestellten Zeit auf einen Eingang (12) der Dateneingabeeinheit (2) das Meldesignal und auf einen Rücksetzeingang (7) der Datenausgabeeinheit (3) einen Rücksetzimpuls gibt, so daß an sämtlichen Ausgängen (6) der Datenausgabeeinheit (3) der Wert log. "0" auftritt,
und daß weitere Prüfschritte für die Überprüfung der Funktionsfähigkeit der Datenausgabeeinheit (3) vom Mikroprozessor (1) nur dann ausgeführt werden, wenn vom Mikroprozessor das Meldesignal und das erfolgreiche Zurücksetzen der Datenausgabeeinheit (3) erkannt wurden.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet,
daß die Datenausgabeeinheit (16) zwei Gruppen von Ausgängen (6, 18) aufweist, wobei jeweils ein Ausgang der einen Gruppe (6) über eine Leitung mit einem Pol eines zweipoligen Stellgliedes (9) verbunden ist, während der andere Pol des Stellgliedes über eine weitere Leitung mit einem Ausgang der anderen Gruppe (18) verbunden ist,
daß die Ausgänge (6, 18) jeder Gruppe miteinander über ein ODER-Glied (8, 20) verknüpft sind
und daß die Ausgänge der beiden ODER-Glieder (8, 20) jeweils auf einen Eingang (11, 22) der Dateneingabeeinheit (2) geführt sind.