DE3522703A1 - Leiterplatte mit keramischen chip-traeger-material - Google Patents

Leiterplatte mit keramischen chip-traeger-material

Info

Publication number
DE3522703A1
DE3522703A1 DE19853522703 DE3522703A DE3522703A1 DE 3522703 A1 DE3522703 A1 DE 3522703A1 DE 19853522703 DE19853522703 DE 19853522703 DE 3522703 A DE3522703 A DE 3522703A DE 3522703 A1 DE3522703 A1 DE 3522703A1
Authority
DE
Germany
Prior art keywords
circuit board
printed circuit
core layer
expansion
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19853522703
Other languages
English (en)
Other versions
DE3522703C2 (de
Inventor
Albert Lorenz Di Angstenberger
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ANGSTENBERGER, ALBERT LORENZ, DR., 7070 SCHWAEBISC
Original Assignee
LEITRON LEITERPLATTEN
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LEITRON LEITERPLATTEN filed Critical LEITRON LEITERPLATTEN
Priority to DE19853522703 priority Critical patent/DE3522703A1/de
Publication of DE3522703A1 publication Critical patent/DE3522703A1/de
Application granted granted Critical
Publication of DE3522703C2 publication Critical patent/DE3522703C2/de
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0313Organic insulating material
    • H05K1/0353Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/036Multilayers with layers of different types
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/05Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/056Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an organic insulating layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4641Manufacturing multilayer circuits by laminating two or more circuit boards having integrally laminated metal sheets or special power cores
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0271Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0306Inorganic insulating substrates, e.g. ceramic, glass
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0313Organic insulating material
    • H05K1/0353Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/0366Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement reinforced, e.g. by fibres, fabrics
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203Fillers and particles
    • H05K2201/0206Materials
    • H05K2201/0209Inorganic, non-metallic particles
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203Fillers and particles
    • H05K2201/0206Materials
    • H05K2201/0215Metallic fillers
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0275Fibers and reinforcement materials
    • H05K2201/0278Polymeric fibers
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06Thermal details
    • H05K2201/068Thermal details wherein the coefficient of thermal expansion is important
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/38Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/386Improvement of the adhesion between the insulating substrate and the metal by the use of an organic polymeric bonding layer, e.g. adhesive

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Laminated Bodies (AREA)

Description

Die Erfindung betrifft eine Leiterplatte nach dem Oberbegriff des Anspruchs 1.
Im Rahmen des rasanten Wachstums der gesamten Mikroelektronikindustrie steigt auch der Einsatz und somit der Bedarf an integrierten und hochintegrierten Bauelementen. Zu den wichtigsten modernen Bauelelementen zählen die integrierten Schaltungen, die sog. IC's. Sie finden unter anderem in allen Mikroprozessoren als Steuer- und Speichereinheiten Verwendung und garantieren dabei schnelle Steuer- und Schaltvorgänge. Die Anwendungsformen von IC's sind sehr unterschiedlich. Allgemein unterscheidet man die Dual-In-Line-Packages (DIP), die Pin-Grid-Arrayes (PGA), die Tape-Automated Bondings (TAB) und die verschiedenen Arten der Leaded und Leadless Chip Carriers (LCC). Bei der letzteren Gruppe von Bauelementen sind besonders die Leadless Ceramic Chip Carrier (LCCC) von großer, stetig steigender Bedeutung.
Die Gründe für die wachsende Bedeutung der LCCC's liegen in ihrer sehr hohen Zuverlässigkeit. Gegenüber den normalen Bauelementen aus Plastik zeigen die LCCC's eine viel höhere Temperaturbeständigkeit, auch bei starker Temperaturbelastung. Weiterhin sind schnellere Pulsübertragungen möglich, da sehr kurze Verbindungswege vorhanden sind. Außerdem garantiert eine geringe Impedanz beziehungsweise Kapazität Übertragungen mit kleineren Verlusten.
Daher gewinnt der Einsatz von LCCC's in Schaltungen für höchste Ansprüche mit höchster Zuverlässigkeit, wie zum Beispiel in der Luftfahrt und in der Raumfahrt stetig an Bedeutung. Der Einsatz verlangt aber auch einen produktionstechnisch hohen Aufwand bei gleichzeitiger Anwendung modernster Technologie.
Ein verstärkter Einsatz der LCCC's speziell bei höheren Temperaturen wirft jedoch ein Problem auf, nämlich die unterschiedlichen Temperaturausdehnungskoeffizienten (α) des keramischen Chip-Trägermaterials und der herkömmlichen Polymer-Glasfaserverbundwerkstoffe. Dies wird durch die folgenden Werte verdeutlicht:
Diese Differenz in Temperaturausdehnungskoeffizienten zeigt bei thermischer Belastung große Auswirkungen und führt oft zu Fehlern in den Verbindungen zwischen den LCCC's und dem Substrat. Es wurden daher die Anstrengungen in der modernen Leiterplattentechnik verstärkt, um die Ausdehnung der Basismaterialien der Ausdehnung der LCCC's anzupassen. Erste erfolgreiche Versuche waren der Einsatz keramischer Körper oder prozellanisierten Invars als direkte Substrate für die Bestückung mit LCCC's. Doch zeigten sich bald die Grenzen beider Techniken. Bei den Keramikkörpern war dies ihre geringe Bruchfestigkeit und eine gewisse Größenbeschränkung. Das porzellanisierte Invar hatte ein zu hohes Gewicht und konnte daher vielen technischen Anforderungen nicht gerecht werden.
Es sind drei unterschiedliche Verfahren zur Anpassung der Temperaturausdehnungskoeffizienten bekannt geworden.
Bei einem Verfahren erfolgt eine Ausdehnungssteuerung durch Gewerbevariationen. In den siebziger Jahren wurde die Aramid-Faser mit ihrem in Längsrichtung negativen Temperaturausdehnungskoeffizienten entdeckt. Durch den Einsatz im Verbund mit einem Polymer-Werkstoff ergibt sich ein Gesamtausdehnungskoeffizient von ca. 6,3 · 10-6 K-1 und damit eine dem keramischen Chip-Trägermaterial angepaßte Ausdehnung. Eine weitere Möglichkeit ergab die Einlagerung von Quarz-Fasern in die üblichen Polymer-Werkstoffe. Das als Quarz bezeichnete Garn ist ein nichtkristallines Glas mit einem linearen Ausdehnungskoeffizienten von 0,54 · 10-6 K-1. Im Verbund mit Epoxid- oder Polyimid-Harz ergibt sich ebenfalls eine dem keramischen Chip-Trägermaterial angepaßte Ausdehnung. Beides sind Verbundwerkstoffe höchster Zuverlässigkeit und geringen Gewichts, was einen vielfältigen technischen Einsatz erlauben würde. Doch zeigten sich auch hier einige Besonderheiten, die dem verstärkten Einsatz entgegenwirken:
Es ergab sich ein hoher Materialpreis (Faktor 10 gegenüber dem normalen Epoxid-Glas-Verbundwerkstoff) und darüber hinaus auch eine aufwendige Verarbeitung im Rahmen der Leiterplattenfertigung. Auch trat die geringe Wärmeabfuhr des Polymer-Materials (λ = 0,004 W/cmK nachteilig in Erscheinung.
Die Wärmeabfuhr ist in der modernen Mikroelektronik ein wichtiger Punkt, dem immer mehr Bedeutung zugemessen wird. Steigende Packungsdichten und Bauteile mit höheren Leistungswerten erzeugen eine große Menge Verlustwärme, welche abgeführt werden muß.
Das zweite bekanntgewordene Verfahren in der Ausdehnungssteuerung durch angepaßte Kernsubstrate. Bei dieser Technik wird vor allem kupferplattiertes Invar als Kernmaterial eingesetzt. Es handelt sich dabei um einen Schichtverbundwerkstoff, der durch die üblichen Preßschweiß- oder Walzplattierverfahren hergestellt wird. Da Invar, also FeNi 36, einen sehr geringen Temperaturausdehnungskoeffizienten besitzt (α= 1,4 · 10-6 K-1) wird es auch sehr häufig in Thermobimetallen als passive Komponente eingesetzt. Der Ausdehnungskoeffizient des kupferplattierten Invars wird von der prozentualen Zusammensetzung bestimmt. Abhängig vom Invargehalt kann der Schichtverbundwerkstoff dann dem Ausdehnungskoeffizienten des keramischen Chip-Trägermaterials angepaßt werden.
Der Ausdehnungskoeffizient des Gesamtverbunds, das heißt des Metallkerns und der Polymer/Glas-Lagen, wird durch den Anteil des kupferplattierten Invars an der Gesamtdicke bestimmt.
Es zeigte sich also, daß das Verhältnis der Metalldicken durch den gewünschten Ausdehnungskoeffizienten bestimmt wird. Durch die geringe Ausdehnung des Kernmaterials und die höhere Ausdehnung der Außenlage ergibt sich ein nach außen steigender, gradieller Verlauf des Temperaturausdehnungskoeffizienten. Die Einlagerung eines Kerns aus Metall steigert gleichzeitig die mechanische Festigkeit des gesamten Verbunds. Weitere Kernmaterialien sind z.B. Molybdän und weitere Eisen-Nickel-Legierungen Auch bei diesen bekannten Verfahren beschränken einige spezifische Eigenschaften und umfassenden technischen Einsatz:
Je nach Ausführung ergibt sich ein um den Faktor 2,5 bis 10 höherer Materialpreis gegenüber dem normalen Epoxid-Glasfaser-Verbundwerkstoff und es sind bei der Fertigung auch einige besondere Verfahrensschritte (z.B. Extrabohren oder Extraätzen mit FeCl3) erforderlich. Ferner beschränkt ein hohes Gewicht den Einsatz bei vielen Projekten, wie z.B. in der Raumfahrt oder in der Luftfahrt. Durch den nach außen hin steigenden Temperaturausdehnungskoeffizienten ergibt sich eine Lagenbeschränkung oder eine Beschränkung in der Dicke.
Bei diesen bekannten Verfahren liegt ein von der Mitte her steigender Temperaturausdehnungskoeffizient vor, d.h. die Ausdehnung beschreibt einen Gradienten. Dabei gilt allgemein:
a Mitte ≦ωτ α Außen
Bei dem dritten bekannten Verfahren gelangen Verbundwerkstoffe mit spanungsabsorbierenden Zwischenschichten zur Anwendung. Bei diesem bekannten Verfahren beruht die Anpassung der Ausdehnung nicht auf Einsatz von Schicht mit
α α Keramik,
sondern auf dem Prinzip der Pufferung von lokal auftretenden Wärmespannungen. Die dünnen Schichten des spannungsabsorbierenden Materials fangen mit ihren hohen Schermodulwerten (G-Modul) örtlich auftretende Spannungen ab und verhindern damit eine Spannungsübertragung in die Nachbarschicht Bei diesem Verfahren liegt also keine Steuerung des Temperaturausdehungskoeffizienten vor, sondern eine Anpassung durch Pufferung über den hohen Schermodul der streßabsorbierenden Zwischenschichten. Auch dieses bekannte Verfahren führt jedoch zu den Nachteilen einer geringen Wärmeabfuhr durch die Polymer-Materialien (λ = 0,004 W/cmK) und es ist ferner auch kein Einsatz bei größeren Chip- Trägermaterialien möglich (bis ca. 30 pins einsetzbar). Auch ist der Preisfaktor noch fraglich, da bisher nur ein geringer Einsatz zu verzeichnen ist. Ferner zeigen die elastomeren Zwischenschichten gegenüber Atmosphärilien schlechte Beständigkeit, so daß dadurch eine Alterung auftreten kann.
Der Erfindung liegt damit insbesondere die Aufgabe zugrunde, eine Leiterplatte von der eingangs angegebenen Art derart weiterzubilden, daß sie preisgünstig hergestellt werden kann, ein niedriges Gewicht hat und eine vergleichsweise einfache Bearbeitung ermöglicht, wobei insbesondere alle diese Teilaufgaben gleichzeitig gelöst werden sollen.
Ausgehend von der Leiterplatte von der eingangs genannten Art wird diese Aufgabe erfindungsgemäß durch die Merkmale des kennzeichnenden Teils des Anspruchs 1 gelöst.
Erfindungsgemäß wird somit die Verwendung von ausdehnungsgesteuerten Außenlagen mit einem gut wärmeleitenden kern für die LCCC-Technik kombiniert. Dadurch kann einerseits gezielt eine Steigerung der Wärmeabfuhr erreicht werden.
Die Kernschicht soll auf jeden Fall eine bessere Wärmeleitfähigkeit als übliche Polymermaterialien haben, also λ ≦λτ 0,004 W/cmK, daß der Temperaturausdehnungskoeffizient außen, d.h. also an der Oberfläche oder am Oberflächenbereich der Leiterplatte am geringsten ist und allgemein nur zur Mitte hin zunimmt.
Dadurch ergeben sich folgende Vorteile:
Der Einsatz des teueren, kompliziert zu bearbeitenden ausdehnungsgesteuerten Materials ist nur an der Obefläche oder am Oberflächenbereich der Leiterplatte erforderlich, wo dieses Material benötigt wird. Durch die Verwendung des wärmeleitenden Kerns wird eine ausgezeichnet Wärmeabfuhr gewährleistet und es wird gleichzeitig die Festigkeit und die Stabilität des gesamten Verbundes erhöht.
Da ferner erfindungsgemäß der Einsatz von Polymer-Verbundwerkkstoffen möglich wird, kann auch ein niedriges Gewicht erreicht werden.
Durch die Erfindung ist keine Beschränkung in der Dicke der Leiterplatte und da das teuere ausdehnungsgesteuerte Material nur sehr begrenzt eingesetzt werden muß, kann ein relativ kleiner Preisfaktor realisiert werden.
Durch die Erfindung können die Vorzüge der bisherigen Verfahren mit völlig neuen Aspekten vereint werden und es kann dadurch der verstärkte Einsatz der LCCC-Technologie gefördert werden.
Weitere vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Im folgenden wird die Erfindung anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher erläutert, deren
Fig. 1 ein Ausführungsbeispiel für eine im Schnitt dargestellte Leiterplatte gemäß der Erfindung zeigt und deren
Fig. 2 eine Schnittdarstellung durch eine Leiterplatte mit den Merkmalen der Erfindung zur Darstellung von deren thermisch bedingter Längenänderung zeigt.
In Fig. 1 ist ein Beispiel für eine erfindungsgemäß aufgebaute allgemein mit 1 bezeichnete Leiterplatte gezeigt. Die Leiterplatte 1 weist eine Kernschicht 2 aus einem gut wärmeleitenden Material auf, das bevorzugt aus den im folgenden Materialien ausgewählt ist:
I. Metalle und Metallverbundungen bzw. Metallegierungen
  • 1. Metalle: z.B. Kupfer, Aluminium, Stahl
  • 2. Metallverbunden: z.B. FeNi-Legierungen
  • 3. Metallische Verbundwerkstoffe:
    • z.B. Schichtverbundwerkstoffe, Faserverbundwerkstoffe, Teilchenverbundwerkstoffe, Durchdringungsverbundwerkstoffe
  • 4. Metalloxide: z.B. BeO, Al2O3, keramische Massen
  • 5. Metallnitride: z.B. Nitride von Elementen der III. Hauptgruppe des PSE
II. Wärmeleitende Polymere
  • 1. Metallgefüllte Polymere
  • 2. Kristalline Polymere
III. Generell alle Stoffe mit einer Wärmeleitfähigkeit über der Wärmeleitfähigkeit der Polymer-Glasfaser-Verbundwerkstoffe (
λ
≦λτ 0,004 W/cmK).
An die Kernschicht 2 schließt sich zu deren beiden Seiten jeweils eine Verbindungsschicht 3 an. Diese Schicht kann aus Polymeren bzw. allen zur adhäsiven Verbindung geeigneten Stoffen bestehen, wie z.B. Prepregs (B-stage), Haftfolien (auch glasfaserverstärkt), Acrylate, Epoxide, Polyimide, Epoxid-Polyimid-Mischungen, PTFE, FEP, Klebefolien, Flüssigkleber, Thermoplaste).
An die Verbindungsschicht 3 schließt sich nach außen jeweils eine Schicht 3 a aus einem Polymer-Glasfaser-Verbundwerkstoff, wie z.B. Epoxide, Polyimide, modifizierte Epoxide, modifizierte Polyimide, Epoxid-Polyimid-Mischungen, Thermoplaste, PES, PTFE oder einer Metallfolie an.
Jeweils nach außen an die Schicht 3 a anschließend ist eine Schicht 4 aus einem thermisch ausdehnungsgesteuerten Material (Verbundwerkstoff oder reines Substrat mit einem Ausdehnungskoeffizienten von 5 bis 10 · 10-6 · K-1 vorgesehen. Geeignete Materialien sind z.B. Polymer-Quarz, Polymer-Polyaramid, keramische Stoffe.
In Fig. 2 ist wiederum die Leiterplatte allgemein mit 1 bezeichnet. Sie enthält eine Kernschicht 2 aus einem gut wärmeleitenden Material, wie beispielsweise aus Aluminium. An den Kern 2 schließen sich nach beiden Flachseiten jeweils eine Schicht aus Polymer/Glas an, die allgemein mit 3 bezeichnet ist. Schließlich folgt als Außenschicht eine Polymer/ Polyaramid-Schicht, die allgemein mit 4 bezeichnet ist.
Bei der Ausführungsform läßt sich der Verlauf der Längsausdehnung nach der folgenden Formel ermitteln:
∆ℓ = ℓo × ∆T × α
Hierin bedeuten
∆ℓ = Längenänderung,
o = Ausgangslänge,
T = Temperaturdifferenz in °K, und
α = Längenausdehnungskoeffizient in 10-6 K-1.
Aus Fig 2 ist deutlich ersichtlich, daß die größte thermisch bedingte Längenänderung in der Kernschicht 2 auftritt. Zu den Außenschichten hin nimmt die thermisch bedingte Längenänderung ab, um schließlich ihren kleinsten Wert an der Außenseite der thermisch ausdehnungsgesteuerten Polymer/Polyaramidschicht zu erreichen.
In der folgenden Vergleichstabelle werden die durch die vorliegende Erfindung gegenüber den bekannten Verfahren erzielbaren Vorteile verdeutlicht:

Claims (11)

1. Leiterplatte für keramisches Chip-Träger-Material für die Applikation von integrierten Schaltungen (IC-Chips) nach der Leadless-Ceramic- Chip-Carrier-(LCCC)-Technik, wobei die mehrschichtige Leiterplatte thermisch ausdehnungsgesteuerte Werkstoffe aufweist, dadurch gekennzeichnet,
  • a) daß wenigstens eine Außenlage der Leiterplatte für keramisches Chip-Träger-Material einen thermisch ausdehnungsgesteuerten Werkstoff mit einem demjenigen des keramischen Chip-Träger-Materials wenigstens nahe kommenden Temperaturausdehnungskoeffizienten aufweist,
  • b) daß die Leiterplatte wenigstens eine Kernschicht aus einem gut wärmeleitenden Material aufweist und
  • c) daß gegebenenfalls zwischen der (den) einen thermisch ausdehnungsgesteuerten Werkstoff aufweisenden Außenlage(n) wenigstens eine weitere Schicht aus einem anderen Material vorgesehen ist.
2. Leiterplatte nach Anspruch 1, dadurch gekennzeichnet, daß die Wärmeleitfähigkeit der Kernschicht(en) größer als 0,004 W/cmK ist, zweckmäßig größer als 0,1 W/cmK, bevorzugt größer als 0,5 W/cmK ist.
3. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Kernschicht(en) aus Metall, wie z.B. Kupfer, Aluminium oder Stahl besteht.
4. Leiterplatte nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Kernschicht(en) Metallegierungen, z.B. FeNi-Legierungen aufweist bzw. aufweisen.
5. Leiterplatte nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Kernschicht(en) metallische Verbundwerkstoffe, z.B. Schichtverbundwerkstoffe, Faserverbundwerkstoffe, Teilchenverbundwerkstoffe, Durchdringungsverbundwerkstoffe, aufweist bzw. aufweisen.
6. Leiterplatte nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Kernschicht(en) Metallverbindungen wie Metalloxiden, z.B. BeO, Al2O3, wie keramischen Massen, oder wie Metallnitriden, wie z.B. Nitride von Elementen der III aufweist bzw. aufweisen.
7. Leiterplatte nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Kernschicht(en) wärmeleitende Polymere wie z.B. metallgefüllte Polymere oder kristalline Polymere aufweist bzw. aufweisen.
8. Leiterplatte nach einem der vorgehenden Ansprüche, dadurch gekennzeichnet, daß die einen thermisch ausdehnungsgesteuerten Werkstoff aufweisende(n) Außenlage(n) einen Temperaturausdehnungskoeffizienten im Bereich von 5 bis 10×10-6K-1, vorzugsweise im Bereich von 6 bis 8 × 10-6K-1 aufweist.
9. Leiterplatte nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die einen thermisch ausdehnungsgesteuerten Werkstoff aufweisende(n) Außenlage(n) Verbundwerkstoffe, wie z.B. Polymer-Quarz, Polymer-Polyaramid, keramische Stoffe oder reine Substrate aufweist bzw. aufweisen.
10. Leiterplatte nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zwischen der (den) einen thermisch ausdehnungsgesteuerten Werkstoff aufweisenden Außenlage(n) und der (den) Kernschicht(en) wenigstens eine Schicht aus einem kupferkaschierten Polymer- Glasfaser-Verbundwerkstoff oder einer Metallfolie vorgesehen ist.
11. Leiterplatte nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zwischen der (den) einen thermischausdehnungsgesteuerten Werkstoff aufweisenden Außenlage(n) und der (den) Kernschicht(en) wenigstens eine weitere Schicht aus einem zu adhäsiven Verbindungen geeigneten Werkstoff, insbesondere einem Polymeren, wie z.B. Prepregs (B-stage), Haftfolien, auch glasfaserverstärkt, Acrylate, Epoxide, Polyimide, Epoxid-Polyimid-Mischungen, PTFE, FEP, Klebefolien, Flüssigkleber, Thermoplaste vorgesehen ist.
DE19853522703 1985-06-25 1985-06-25 Leiterplatte mit keramischen chip-traeger-material Granted DE3522703A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19853522703 DE3522703A1 (de) 1985-06-25 1985-06-25 Leiterplatte mit keramischen chip-traeger-material

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19853522703 DE3522703A1 (de) 1985-06-25 1985-06-25 Leiterplatte mit keramischen chip-traeger-material

Publications (2)

Publication Number Publication Date
DE3522703A1 true DE3522703A1 (de) 1987-01-08
DE3522703C2 DE3522703C2 (de) 1991-01-24

Family

ID=6274145

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19853522703 Granted DE3522703A1 (de) 1985-06-25 1985-06-25 Leiterplatte mit keramischen chip-traeger-material

Country Status (1)

Country Link
DE (1) DE3522703A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1096558A2 (de) * 1999-10-28 2001-05-02 Murata Manufacturing Co., Ltd. Zusammengesetztes Laminat und seine Herstellung
US6675456B2 (en) * 2000-02-24 2004-01-13 Honeywell International Inc. Alignment plate with matched thermal coefficient of expansion method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3035749A1 (de) * 1980-09-22 1982-05-06 Siemens AG, 1000 Berlin und 8000 München Waermeableitende leiterplatten
DE3221199A1 (de) * 1981-06-05 1983-01-27 Hitachi, Ltd., Tokyo Halbleiteranordnung des isolierten typs

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3035749A1 (de) * 1980-09-22 1982-05-06 Siemens AG, 1000 Berlin und 8000 München Waermeableitende leiterplatten
DE3221199A1 (de) * 1981-06-05 1983-01-27 Hitachi, Ltd., Tokyo Halbleiteranordnung des isolierten typs

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Müller, H., Fügeverhalten von Leadless Chip Carrier auf Leiterplattensubstraten, Galvanotechnik, 76(1985), Nr. 5, S. 656-665 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1096558A2 (de) * 1999-10-28 2001-05-02 Murata Manufacturing Co., Ltd. Zusammengesetztes Laminat und seine Herstellung
EP1096558A3 (de) * 1999-10-28 2004-09-22 Murata Manufacturing Co., Ltd. Zusammengesetztes Laminat und seine Herstellung
US6984441B2 (en) 1999-10-28 2006-01-10 Murata Manufacturing Co., Ltd. Composite laminate and method for manufacturing the same
US6675456B2 (en) * 2000-02-24 2004-01-13 Honeywell International Inc. Alignment plate with matched thermal coefficient of expansion method

Also Published As

Publication number Publication date
DE3522703C2 (de) 1991-01-24

Similar Documents

Publication Publication Date Title
EP0926929B1 (de) Mehrlagen-Leiterplatte
DE69934674T2 (de) Methode zur herstellung von multifunktionellen mikrowellen-modulen aus fluoropolymer kompositsubstraten
EP3231261B1 (de) Leiterplatte mit einem asymmetrischen schichtenaufbau
EP2973687B1 (de) Elektronisches bauteil, verfahren zu dessen herstellung und leiterplatte mit elektronischem bauteil
DE102004021075B4 (de) Halbleiterbauelement mit anisotrop thermisch leitender Radiatorbasis und Verfahren zu seiner Herstellung
EP3231262B1 (de) Semiflexible leiterplatte mit eingebetteter komponente
DE2653271A1 (de) Substrat mit waermeableitung
EP2447235A1 (de) Metall-Keramik-Substrat sowie Verfahren zum Herstellen eines solchen Substrates
EP0338447A2 (de) Vorrichtung zur Wärmeabfuhr von Bauelementen auf einer Leiterplatte
DE4100145A1 (de) Substrat fuer die montage von integrierten schaltkreisen und es umfassendes elektronisches bauteil
DE10320838A1 (de) Verbundwerkstoff sowie elektrischer Schaltkreis oder elektrisches Modul
DE4020498A1 (de) Verbessertes verfahren zur herstellung von leiterplatten nach dem drahtschreibeverfahren
DE19819217B4 (de) Leiterplatte für eine elektronische Komponente
DE19634424C2 (de) Verfahren zur Herstellung eines Strombegrenzers mit einem Hochtemperatursupraleiter
EP1325673B1 (de) Leiterplatte sowie verfahren zum herstellen einer solchen leiterplatte und eines schichtverbundmaterials für eine solche leiterplatte
EP0451541B1 (de) Herstellung von mehrschichtigen Leiterplatten mit erhöhter Leiterbahnendichte
EP2108190B1 (de) Elektronisches bauelementmodul und verfahren zu dessen herstellung
DE10310646A1 (de) Package mit Substrat hoher Wärmeleitfähigkeit
DE3524482A1 (de) Laminiertes schaltungsmaterial
DE69728648T2 (de) Halbleitervorrichtung mit hochfrequenz-bipolar-transistor auf einem isolierenden substrat
DE3522703C2 (de)
DE10360866A1 (de) Anwendungsspezifische Vorrichtung zum Ableiten von Wärme aus mehreren elektronischen Komponenten
DE102013018379A1 (de) Substrataufbauschichten zum Erreichen einer feinen Entwurfsregel und einer erhöhten Gehäuse-Planparallelität
DE3731624A1 (de) Ausgleichsronde fuer leistungshalbleitermodule
DE19740330A1 (de) Trägerplatte für Mikrohybridschaltungen

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8127 New person/name/address of the applicant

Owner name: LEITRON LEITERPLATTEN LT GMBH, 7070 SCHWAEBISCH GM

D2 Grant after examination
8327 Change in the person/name/address of the patent owner

Owner name: ANGSTENBERGER, ALBERT LORENZ, DR., 7070 SCHWAEBISC

8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee