DE3519338A1

DE3519338A1 - Datenreorganisierungseinrichtung

Info

Publication number: DE3519338A1
Application number: DE19853519338
Authority: DE
Inventors: Eric Congleton Cheshire Baddiley
Original assignee: Fujitsu Services Ltd
Current assignee: Fujitsu Services Ltd
Priority date: 1984-06-02
Filing date: 1985-05-30
Publication date: 1985-12-05
Also published as: FR2565382B1; US4852065A; FR2565382A1; GB8414109D0

Description

Dipl.-lng. A. Wasmeier

PATENTANWÄLTE

Oipl.-lng. H. Graf

Zugelassen beim Europäischen Patentamt · Professional Representatives before the European Patent Office Patentanwälte Postfach 382 8400 Regensburg 1

An das

Deutsche Patentamt

Zweibrückenstraße 12

8000 München 2

D-8400 REGENSBURG GREFLINGER STRASSE 7 Telefon (0941) 5 4753 Telegramm Begpatent Rgb. Telex 6 5709 repat d

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I/p 11.915 Tag Date

28. Mai 1985 W/He

Anmelder: INTERNATIONAL COMPUTERS LIMITED,

ICL House, Putney, London SWl5 ISW England

Titel: "Datenreorganisierungseinrichtung"

Priorität: Großbritannien - Nr. 8414109 vom 2. Juni 1984

Erfinder: Eric Baddiley - Ingenieur

Konten: Bayerische Vereinsbank (BLZ 75020073) 5 839300 Postscheck München (BLZ 70010080) 89369-801 Gerichtsstand Regensburg

Datenreorganisierungseinrichtung

Die Erfindung bezieht sich auf Datenreorganisierungseinrichtungen nach dem Oberbegriff des Anspruches 1.

Die Erfindung bezieht sich insbes. auf das Reorganisieren von Bilddaten. Wenn Bilddaten verarbeitet werden, ist es häufig zweckmäßig, jedes Einzelbild in eine Anzahl von Teilbildern einer Größe zu unterteilen, die für die Bearbeitung geeigneter ist. Um die Daten jedoch zur Sichtanzeige zu bringen, ist es erforderlich, die Daten als eine Folge von Abtastlinien abzugeben. Dies erfordert ein Reorganisieren der Daten, da jedes Teilbild Teile einer Anzahl unterschiedlicher Abtastlinien enthält und umgekehrt jede Linie in eine Anzahl von unterschiedlichen Teilbildern aufgeteilt ist.

Dieser Datenreorganisierungsvorgang zur Umwandlung zwischen der Reihenfolge der Teilbilder und der Reihenfolge der Abtastlinien wird manchmal als Eckendrehung (corner turning) bezeichnet, da dieser Vorgang, wie noch beschrieben wird, äquivalent mit dem Einschreiben der Daten in einen dreidimensionalen Speicherraum als erster Satz von parallelen Ebenen und anschließend dem Auslesen aus dem Adressenraum als zweiter Satz von parallelen Ebenen rechtwinkelig zum ersten Satz ist.

Dieser Vorgang des Eckendrehens kann durchgeführt werden, indem ein Pufferspeicher mit einer Breite gleich dem Produkt der Größen der Eingabe- und Ausgabe-Datenwörter verwendet wird.. Unter der "Breite" (width) eines Speichers wird die Anzahl von Bitpositionen verstanden, die parallel zum Auslesen oder Schreiben zugegriffen werden kann. Wenn z.B. die Eingabe- und Ausgabedaten beide in Form von 32-Bit-Wörtern vorliegen, würde der Eckendrehungs-Pufferspeicher eine Breite gleich 32 χ 32 = 1024 (IK) Bitpositionen haben. Diese IK Bitpositionen sind logisch als eine Gruppe von 32 χ 32 organisiert. Eingabedatenwörter werden in die Reihen der Gruppe eingeschrieben und Abgabewörter werden aus den Spalten

ausgelesen, um die gewünschte Eckendrehung zu erhalten. Diese Methode der Eckendrehung erfordert jedoch einen sehr breiten Pufferspeicher, der seinerseits eine große Anzahl von Speicherkomponenten erforderlich macht. Wenn beispielsweise RAM-Komponenten mit einer Breite von vier Bits verwendet werden, sind insgesamt 256 derartiger Komponenten erforderlich, um einen Speicher mit einer Breite von IK Bits zu erzielen.

Aufgabe vorliegender Erfindung ist es, diese Schwierigkeit zu beheben und die erforderliche Anzahl von Speieherkomponenten zu reduzieren.

Gemäß der Erfindung wird eine Datenreorganisationseinrichtung vorgeschlagen, die gekennzeichnet ist durch

a) einen Pufferspeicher mit einer Breite gleich ρ χ q Bitpositionen, wobei diese Positionen logisch in Reihen und Spalten mit b-Bits pro Reihe und q-Bits pro Spalte angeordnet sind,

b) eine Multiplexervorrichtung zur Aufnahme einer Folge von Eingabedatenwörtern jeweils mit η χ ρ Bits und zur Umwandlung dieser Eingabewörter in eine Folge von p-Bitgruppen mit der η-fachen Taktgeschwindigkeit der Eingabewörter,

c) eine Eingabevorrichtung zum Einschreiben jeweils einer p-Bitgruppe in eine ausgewählte Reihe von Bitpositionen im Pufferspeicher,

d) eine Abgabevorrichtung zum Auslesen einer Folge von q-Bitgruppen aus ausgewählten Spalten von Bitpositionen in den Pufferspeicher, und

e) eine Demultiplexervorrichtung zum Zusammenfügen der q-Bitgruppen, die aus dem Pufferspeicher ausgelesen werden

, in m χ q Bitwörter mit einem m-tel der Taktgeschwindigkeit der q-Bitgruppen, wobei p, q, η und m ganze Zahlen größer als 1 sind.

Die Einrichtung nach der Erfindung behandelt Eingabe- und Abgabewörter von η χ ρ und m χ q Bits unter Verwendung eines Pufferspeichers, der nur eine Breite von ρ χ q Bits hat. Im

Vergleich hierzu würde die Grund-Eckendrehanordnung der vorbeschriebenen Art einen Pufferspeicher mit einer Breite von η χ ρ χ m χ q benötigen. Mit anderen Worten heißt dies, daß mit vorliegender Erfindung die erforderliche Breite des Pufferspeichers um einen Faktor von η χ m reduziert und eine entsprechende Einsparung in der Anzahl von Komponenten erreicht wird.

Diese Einsparung wird dadurch erreicht, daß die Taktgeschwindigkeit, mit der der Pufferspeicher arbeitet, im Vergleich zu den Eingabe- und Ausgabe-Taktgeschwindigkeiten vergrößert wird: Der Pufferspeicher muß η mal schneller arbeiten als die Eingabedaten beim Einschreiben in den Pufferspeicher und m mal schneller als die Ausgabedaten beim Auslesen. Dies ist jedoch ein günstiger Kompromiß, da die Geschwindigkeit des Pufferspeichers nur linear mit η (oder m) zunimmt, während die Breite des Pufferspeichers mit dem Produkt η χ m abnimmt.

Bei einer speziellen Ausführungsform der Erfindung, die nachstehend beschrieben wird, handhabt die Einrichtung Eingabe- und Ausgabe-Datenwörter mit 32 Bits unter Verwendung eines Pufferspeichers mit einer Breite von 64 Bits, d.h., daß ρ = q = 8 und η = m = 4. In diesem Fall wird die Breite des Pufferspeichers um einen Faktor 16 verglichen mit der vorbeschriebenen Grundanordnung reduziert, während die Geschwindigkeit des Pufferspeichers um einen Faktor 4 vergrößert wird.

Eine Datenreorganisierungseinrichtung nach der Erfindung wird nachstehend in Verbindung mit der Zeichnung anhand eines Ausführungsbeispieles erläutert. Es zeigt:

Fig. 1 ein Blockschaltbild der Einrichtung zur Verarbeitung von Bilddaten einschließlich einer Datenreorganisierungseinheit nach der Erfindung,

Fig. 2, 3 und 4 die Datenreorganisierungseinheit im einzelnen,

Fig. 5 ein schematisches Schaltbild des logischen Adressenraumes der Datenreorganisierungseinheit, und

Fig. 6 eine Modifizierung des Teiles der Reorganisierungseinheit.

Fig. 1 zeigt eine Einrichtung zur Verarbeitung von Bilddaten. Die Einrichtung weist einen Gruppenprozessor 10 auf, der aus 1.024 Verarbeitungselementen (PE) besteht, die miteinander in Reihen und Spalten zur Ausbildung einer 32 χ 32 Gruppe verbunden sind. Alle Verarbeitungselemente werden parallel betrieben, und zwar unter Steuerung eines einzigen Stromes von Steuerdaten aus einer gemeinsamen Steuereinheit (nicht dargestellt). Jedes Verarbeitungselement enthält eine Ein-Bit-Rechen- und Logikeinheit sowie einen 16KxI Bit-Speicher. Die Speicher im Gruppenprozessor bilden einen dreidimensionalen Speicher mit 16K individuell adressierbaren Ebenen, wobei jede Ebene aus einer Gruppe von 32 χ 32 Bits besteht, und zwar jeweils eines in jedem Verarbeitungselement. Jede ausgewählte Ebene kann über eine 32 Bit- Vielfachleitung 11 ausgelesen werden.

Einzelheiten des Gruppenprozessors 10 sind nicht Gegenstand der Erfindung und werden nicht näher erläutert. Der Gruppenprozessor 10 kann beispielsweise ähnlich dem nach US-PS 3.979.728 ausgebildet sein.

Eingabedaten für den Gruppenprozessor 10 können über eine Video-Eingabevorrichtung 12, z.B. eine Kamera, eingespeist werden und Abgabedaten aus dem Gruppenprozessor können in eine Videosichtanzeigevorrichtung 13 eingeführt werden.

Die Video-Eingabe- und Ausgabevorrichtungen behandeln die Bilddaten in Form einer Serie von Video-Einzelbildern. Jedes Einzelbild besteht aus 1.024 horizontalen Abtastlinien, jede Linie enthält 1.024 Bildelemente (pixels). Jedes Pixel kann als ein einzelnes Bit (für Schwarz-Weiß-Bilder) oder als eine Vielzahl von Bits (für Grauskala - oder Farbbilder) codiert sein. Der Einfachheit halber wird hier nur der Schwarz-Weiß-Fall betrachtet. Die Erfindung ist jedoch in gleicher Weise auf die Verarbeitung von Grauskala- oder Farbbildern geeignet.

Zur Verarbeitung ist jedes Einzelbild in eine Vielzahl von Teilbildern unterteilt, deren jedes aus einer Gruppe von 32 χ 3 2 Pixels besteht. Jedes dieser Teilbildern kann deshalb direkt auf der 32 χ 32 Gruppe von Verarbeitungselementen PE abgebildet werden, und zwar jeweils ein Pixel pro Verarbeitung sei ement. Aufeinanderfolgende Teilbilder werden in aufeinanderfolgenden Speicherebenen im Gruppenprozessor gespeichert, wodurch es möglich ist, auf einen beliebigen Teil des Bildes in der gewünschten Weise einzuwirken.

Eingabedaten aus der Video-Eingabevorrichtung 12 in den Gruppenprozessor 10 und Abgabedaten aus dem Prozessor in die Videosichtanzeigevorrichtung 13 durchlaufen eine Datenreorganisierungseinheit 14, die die Daten in noch zu beschreibender Weise so reorganisiert, daß sie zwischen dem Abtastlinien-Format, das von den Videovorrichtungen gefordert wird, und dem Teilbildformat, das von dem Gruppenprozessor gefordert wird, umgewandelt wird.

Datenreorganisierungseinheit

Die Fig. 2 zeigt die Datenreorganisierungseinheit 14 im einzelnen. Diese Einheit weist zwei Pufferspeicher 20, 21 auf, die abwechselnd zum Lesen und Schreiben verwendet werden, so daß eine Doppelpufferanordnung erzielt wird. Die Puffer werden durch ein Auswählsignal SEL so gesteuert, daß dann, wenn SEL = 1, der Pufferspeicher 20 zum Schreiben und der Pufferspeicher 21 zum Lesen ausgewählt wird, und wenn SEL = O, der Pufferspeicher 20 zum Lesen und der Pufferspeicher 21 zum Schreiben ausgewählt wird.

Jeder Pufferspeicher 20, 21 besteht aus sechzehn Speicherkomponenten 22 mit direktem Zugriff (RAM). Jeder RAM 22 enthält 512 individuell adressierbare Speicherplätze und hat vier Bitpositionen, d.h., daß jeder Speicherplatz vier Bits enthält, in die parallel eingeschrieben oder aus denen parallel ausgelesen werden kann. Mit anderen Worten heißt dies, daß jeder RAM eine Breite von vier Bits hat, und

deshalb besitzt jeder Pufferspeicher 20, 21 eine Gesamtbreite von 16 χ 4 = 64 Bitpositionen. Diese 64 Bitpositionen sind logisch in der dargestellten Weise als quadratische Gruppierung mit acht Reihen und acht Spalten organisiert. Alle RAMs im Pufferspeicher 20 werden parallel durch eine aus neun Bits bestehende Adresse AO - A8 adressiert, die einen der 512 Speicherplätze in jedem RAM auswählt. In ähnlicher Weise wird der Pufferspeicher 21 durch eine aus neun Bits bestehende Adresse A'0 - A'8 adressiert.

Die Datenreorganisierungseinheit 14 nimmt Eingabedatenwörter auf einem Pfad 23 mit einer Breite von 32 Bits entweder aus dem Gruppenprozessor 10 oder der Video-Eingabevorrichtung auf. Diese Wörter werden auf einen 8-Bit breiten Pfad 24 mit Hilfe eines Multiplexschalters 25 gemultiplext. Der Pfad 24 nimmt deshalb einen Strom von aus acht Bits bestehenden Bytes mit einer Taktgeschwindigkeit auf, die viermal so groß ist wie die der Eingabedatenwörter. Dieser Pfad ist parallel zu beiden Pufferspeichern 20, 21 geschaltet.

Der Pufferspeicher 20 weist einen Decodierer 26 auf, der wirksam gemacht wird, wenn SEL = 1, d.h., wenn der Pufferspeicher zum Schreiben ausgewählt wird. In ähnlicher Weise besitzt der Pufferspeicher 21 einen Decodierer 27, der wirksam gemacht wird, wenn SEL = 0. Der gerade wirksam gemachte Decodierer 26 oder 27 decodiert drei Steuerbits WO, Wl, W2, um ein Schreibsteuersignal zu erzeugen, das eine Reihe von Bitpositionen in dem zugeordneten Pufferspeicher auswählt (z.B. die Reihe, die in Fig. 2 mit X—X bezeichnet ist). Dies ergibt, daß das Eingabedatenbyte auf dem Pfad 24 in die ausgewählte Reihe eingeschrieben wird.

Nach Fig. 3 wird das Auslesen aus den Pufferspeichern 20, durch drei Bits SO, Sl, S2 gesteuert. Das Bit S2 wird zusammen mit dem Auswahlsignal SEL in einem Decodierer 30 decodiert, damit eines von vier Abgabesteuersignalen OEl OE4 wie folgt erzeugt wird:

S2	O	Abgabe	OEl
1	0E2
O	OE 3
1	OE 4

SEL
0
0
1
1

Die Signale OEl und 0E2 sind mit den Abgabesteueranschlüssen der beiden Spalten der RAMs im Pufferspeicher 20 verbunden und die Signale OE3 und OE4 sind an die Abgabesteueranschlüsse der beiden Spalten der RAMs im Pufferspeicher 21 gelegt. Die Datenausgänge der RAMs sind mit acht 4:1 Schaltern 31 verbunden, die durch die Bits SO, Sl gesteuert sind. Diese Schalter wählen aus jedem RAM eine Bitposition aus.

Somit ergibt sich, daß SEL einen der Pufferspeicher 20, 21 zum Auslesen, S2 eine Spalte von RAMs innerhalb dieses Puffers und SO, Sl eine Spalte von Bitpositionen (z.B. die, die durch X— X in Fig. 3 dargestellt ist) aus der ausgewählten Spalte von RAMs auswählt. Die Bits werden auf einen 8-Bit Abgabepfad 3 2 gelesen.

Der Pfad 32 ist parallel zu den Dateneingängen der vier 8-Bit Register 3 3 geschaltet. Diese Register werden nacheinander durch Signale aus einem Decodierer 34 so getaktet, daß jede Gruppe von vier aufeinanderfolgenden Bytes zu einem 32-Bit Wort zusammengefügt wird. Mit anderen Worten heißt dies, daß die Register 3 3 die Daten demultiplexen, wodurch sie aus einer Folge von 8-Bit Bytes in 32-Bitwörter mit einem Viertel der Taktgeschwindigkeit der Bytes umgewandelt werden. Der Ausgang der Register 3 3 wird entweder der Videosichtanzeige 13 oder dem Gruppenprozessor 10 zugeführt.

Nach Fig. 4 werden die Pufferspeicher 20, 21 durch zwei 12-Bit umfassende Zähler 40, 41 gesteuert. Die Bits eines jeden Zählers sind mit 0-11 beziffert, wobei Bit 0 das Bit geringster Bedeutung ist.

Die Bits 2, 3, 4, 5, 6, O_r 1, 10, 11 des Zählers 40 speisen eine Schreibadresse WAO - WA8 ein, während die Bits 7,8,9 die Steuersignale WO, Wl, W2 einfuhren. In ähnlicher Weise führen die Bits 2, 3, 4, 5, 6, 10, 11, O, 1 des Zählers 41 eine Leseadresse RAO - RA8 ein, während die Bits 7,8, 9 die Steuersignale SO, Sl, S2 einführen.

Die Lese- und Schreibadressen werden mit den Eingängen einer Schaltanordnung 42 verbunden, die durch das Signal SEL gesteuert wird. Wenn SEL =1, nimmt die Schaltanordnung die gezeichnete Position ein, so daß die Adresse AO - A8 für den Pufferspeicher 2 0 durch die Schreibadresse WAO - WA8 eingeführt wird, während die Adresse A Ό - A'8 für den Pufferspeicher 21 durch die Leseadresse RAO - RA8 eingeführt wird. Ist SEL = 0, wird die Schaltanordnung 42 so umgeschaltet, daß diese Verbindungen reversiert werden.

Die Bits WA5, WA6 ergeben auch die Steuerung für den Multiplexschalter 2 5 (Fig. 2), und die Bits RA7, RA8 die Steuerung für die Demultiplexregister 33 über den Decodierer 34 (Fig. 3).

Der Zähler 40 wird durch ein Taktsignal C EIN weitergeschaltet, der eine Frequenz gleich dem Vierfachen der Eingabedaten-Wortgeschwindigkeit hat. In ähnlicher Weise wird der Zähler 41 durch ein Taktsignal C AUS mit einer Frequenz weitergeschaltet, die das Vierfache der gewünschten Abgabedaten-Wortgeschwindigkeit ist.

Wenn der Zähler 40 seinen maximalen Zählwert (lauter Einsen) erreicht hat, hält er an und erzeugt ein Signal VOLL, das angibt, daß der Pufferspeicher, der gerade zum Schreiben verwendet wird, nunmehr voll ist. Wenn der Zähler 41 seinen maximalen Zählwert erreicht hat, hält er an und erzeugt ein Signal LEER, das angibt, daß der Pufferspeicher, der gerade zum Lesen verwendet wird, nun leer ist. Wenn diese beiden Signale echt sind, wird ein UND-Gatter 43 wirksam gemacht und dieses schaltet eine bistabile Schaltung 44 in ihren entge-

gengesetzten Zustand, so daß der Wert von SEL komplementiert wird. Damit wird die Rolle der beiden Pufferspeicher vertauscht, so daß der Puffer, in den gerade eingeschrieben worden ist, nunmehr zum Lesen ausgewählt wird und umgekehrt.

Das UND-Gatter 43 erzeugt auch ein LAST-Signal, das bewirkt, daß voreingestellte Werte aus zwei 5-Bits umfassenden Registern 45, 46 in Bits 7-11 der entsprechenden Zähler 40, 41 eingefüllt werden, wobei die übrigen Bits 0 - 6 auf Null rückgesetzt wird. Diese voreingestellten Werte ermöglichen der Reorganisierungseinheit, Wörter unterschiedlicher Größen zu behandeln, wenn dies erforderlich ist. Zur Verarbeitung von Eingabe- und Ausgabewörtern mit 32-Bits sind beide voreingestellten Werte Null, für kleinere Wortgrößen werden sie auf von Null abweichende Werte gesetzt.

Betrieb

Jeder Pufferspeicher 20, 21 enthält insgesamt 32K Bits (d.h. 16 RAMs, von denen jeder 512 χ 4 Bits hat). Die Bits werden als in logischer Weise in einem Würfel von 32 χ 32 χ 32 angeordnet angesehen, wie in Fig. 5 gezeigt ist (diese Figur bezieht sich auf den Pufferspeicher 20; der Pufferspeicher 21 ist ähnlich aufgebaut, mit der Ausnahme, daß er Adressenbits A*0 - A'8 anstelle von AO - A8 hat).

Die x-Dimension dieses Adressenraumes wird durch Bits SO, Sl, S2, A5, A6 adressiert, wobei Bits A5, A6 eine von vier vertikalen Schichten, und Bits SO, Sl, S2 eine vertikale Ebene von Bits innerhalb dieser Schicht bezeichnen. Die y-Dimension ist durch Bits AO - A4 adressiert. Die z-Dimension ist durch Bits WO, Wl, W2, A7, A8 adressiert, wobei Bits A7, A8 eine von vier horizontalen Schichten und Bits WO, Wl, W2 eine horizontale Bitebene innerhalb dieser Schicht bezeichnen.

Wenn Daten in den Pufferspeicher 20 eingeschrieben werden, wird jedes Byte horizontal in diesen Adressenraum parallel zur x-Achse in einen Speicherplatz eingeschrieben, der durch

AO - A8 und WO - W2 bezeichnet ist. Wie sich aus Fig. 4 ergibt, kommen beim Einschreiben in den Pufferspeicher 20 Bits A5, A6 aus dem Ende geringster Bedeutung des Zählers 40, Bits AO - A4 aus dem Mittelteil und Bits WO, Wl, W2, A7, A8 aus dem Ende höchster Bedeutung. Somit werden die Bits A5, A6 für jedes Byte so weitergeschaltet, daß aufeinanderfolgende Bytes in aufeinanderfolgende Byte-Speicherplätze in Richtung der x-Achse eingeschrieben werden. Ein vollständiges 32-Bit Wort wird deshalb in eine Reihe parallel zur x-Achse eingeschrieben. Die Bits AO - A4 werden für jedes Wort so weitergeschaltet, daß aufeinanderfolgende Wörter in aufeinanderfolgende Reihen in Richtung der y-Achse eingeschrieben werden. Eine vollständige 32 χ 32 Ebene von Daten wird deshalb parallel zu der xy-Ebene aufgebaut. Aufeinanderfolgende Datenebenen werden in Richtung der z-Achse eingeschrieben, wenn die Bits WO, Wl, W2, A7, A8 weitergeschaltet bzw. erhöht werden.

Beim Auslesen aus dem Pufferspeicher 20 wird jedes Byte vertikal parallel zur z-Achse in einen Speicherplatz eingeschrieben, der durch die Bits AO - A8 und SO - S2 bezeichnet ist. Wie sich aus Fig. 4 ergibt, werden beim Auslesen aus dem Pufferspeicher die Bits A7, A8 aus dem Ende geringster Bedeutung des Zählers 41, Bits AO - A4 aus dem mittleren Teil und Bits SO, Sl, S2, A5, A6 aus dem Ende höchster Bedeutung abgeleitet. Somit werden die Bits A7, A8 für jedes Byte so weitergeschaltet, daß aufeinanderfolgende Bytes aus aufeinanderfolgenden Byte-Speicherplätzen in Richtung der z-Achse ausgelesen werden. Ein vollständiges 32-Bit Wort wird deshalb aus einer Spalte parallel zur z-Achse ausgelesen. Die Bits AO - A4 werden für jedes Wort so weitergeschaltet, daß aufeinanderfolgende Wörter aus aufeinanderfolgenden Spalten in Richtung der y-Achse ausgelesen werden. Auf diese Weise wird eine vollständige Ebene von Daten parallel zur yz-Ebene ausgelesen. Aufeinanderfolgende Datenebenen in Richtung der x-Achse werden ausgelesen, wenn die Bits SO, Sl, S2, A5 und A6 weitergeschaltet werden.

Zusammenfassend werden somit Daten in den Pufferspeicher als eine Folge von Ebenen parallel zu der xy-Ebene eingeschrieben und dann als eine Folge von Ebenen parallel zur yz-Ebene (d.h. rechtwinkelig zu den ersten Ebenen) ausgelesen. Dies macht den Pufferspeicher in der Weise wirksam, daß er als ein Eckendrehungspuffer für die Reorganisierung von Daten wirkt.

Bei dem in Fig. 1 dargestellten System werden Daten aus dem Gruppenprozessor 10 durch den Speicher in Teilbildfolge aufgenommen und aufeinanderfolgende Teilbilder deshalb in den Pufferspeicher in aufeinanderfolgenden xy-Ebenen eingeschrieben. Wenn der Pufferspeicher voll ist, enthält er eine vollständige Reihe von Teilbildern, die aus 32 vollständigen Abtastlinien bestehen. Die Daten werden dann von aufeinanderfolgenden yz-Ebenen ausgelesen. Jede dieser Ebenen enthält die 1.024 Bits, die eine einzige Abtastlinie darstellen. Somit sind die Abgabedaten in der richtigen Reihenfolge zum Einführen in die Video-Sichtanzeige 13 ausgebildet. Die Arbeitsweise des Pufferspeichers ist ähnlich für Daten, die zwischen der Video-Eingabevorrichtung 12 und dem Gruppenprozessor 10 durchlaufen.

Generator mit variabler Folge

Die vorbeschriebene Anordnung kann dadurch modifiziert werden, daß die Zähler 40, 41 und der Schalter 42 durch zwei Generatoren mit variabler Adressenfolge, und zwar jeweils einen für jeden Pufferspeicher ersetzt werden. Fig. 6 zeigt den Generator für den Pufferspeicher 20, der für den Pufferspeicher 21 mit der Ausnahme identisch ist, daß er von dem inversen Wert von SEL gesteuert wird, und die Adressenbits A*0 - A'8 anstatt AO - A8 erzeugt.

Der Generator mit variabler Folge weist einen programmierbaren Nur-Lesespeicher (PROM) 60 und zwei Zähler 61, 62 auf, die zwei fünf Bits umfassende Zählungen A und B erzeugen. Der PROM besitzt 512 individuell adressierbare Speicherplätze, von denen jeder sechs Bit hält, die sechs Ausgangssignale X,

D, C, AE, BE und F ergeben. Bits C und D ergeben zwei ein einzelnes Bit umfassende Zählungen, die so miteinander kombiniert werden können, daß sie als eine 2-Bit Zählung wirken. Bit X wirkt als der Austrag für die 2-Bit Zählung. Bits AE und BE sind mit den Steuereingängen EN der Zähler 61, 62 so verbunden, daß immer dann, wenn eines dieser Bits echt ist, der entsprechende Zählwert A oder B bei dem nächsten Taktschlag weitergeschaltet wird. Bit F ergibt ein Ausgangssignal ENDE, das das Ende der Adressenfolge angibt.

Der Folgegenerator nimmt eine zwölf Bits umfassende Voreinstell-Startadresse aus einem Register 6 3 auf. Diese steuert die Länge der erzeugten Adressenfolge in gleicher Weise wie die Register 45, 46 in Fig. 4. Der Generator nimmt ferner eine 5-Bit-Folgezahl SEQ auf, die eine bestimmte Folge auswählt.

Der PROM 60 wird durch eine Adresse mit 90 Bits adressiert. Die ersten beiden Bits C' , D' dieser Adresse werden einem Zweiweg-Schalter 64 aufgegeben, der durch das Bit X gesteuert wird. Wenn X=O, nimmt der Schalter die gezeichnete Position ein und wählt damit Bits C, D. Wenn X=I, wird der Schalter in die entgegengesetzte Position gebracht und wählt damit zwei voreingestellte Bits aus dem Register 63 aus. Die nächsten beiden Adressenbits werden durch Ausführungssignale AC, BC aus den Zählern 61, 62 zugeführt. Die übrigen fünf Adressenbits werden über die Folgezahl SEQ eingespeist.

Die Austragsignale AC, BC werden ferner den Lastanschlüssen LD der entsprechenden Zähler 61, 62 so zugeführt, daß immer dann, wenn einer dieser Zähler überläuft, er mit voreingestellten Bits aus dem Register 63 erneut geladen wird.

Der Folgegenerator ergibt zwei Fünf-Bit-Zählungen A, B und zwei Einzelbitzählungen B und D. Durch entsprechendes Programmieren des PROM 60 können diese vier Zählungen auf verschiedene, unterschiedliche Weise zusammengesetzt werden, damit sie eine einzige Zählung mit 12 Bits ergeben. Beispielsweise kann es erwünscht sein, die Zählungen in der

Reihenfolge A_r D, C, B zusammenzufügen, wobei A die fünf Bits geringster Bedeutung der aus zwölf Bits bestehenden Zählung, und B die fünf Bits höchster Bedeutung ergibt.

Die Zählfolge kann dadurch erreicht werden, daß die ersten 16 Speicherplätze des PROM 6 0 so programmiert werden, wie in der nachstehenden Tabelle I angegeben.

	Eingaben	C'	D'	Tabelle I	BE	C	D	X	F
	BC	O	O		O	O	O	O	O
AC	O	O	1	Abgaben	O	O	1	O	O
O	O	1	O	AE	O	1	O	O	O
O	O	1	1	1	O	rH	1	O	O
O	O	O	O	1	O	O	O	O	O
O	1	O	1	1	O	O	1	O	O
O	1	1	O	1	O	1	O	O	O
O	1	1	1	1	O	1	1	O	O
O	1	O	O	1	O	O	1	O	O
O	O	O	1	1	O	1	O	O	O
1	O	1	O	1	O	1	1	O	O
1	O	1	1	1	1	O	O	1	O
1	O	O	O	1	O	O	1	O	O
1	1	O	1	1	O	1	O	O	O
1	1	1	O	1	O	1	1	O	O
1	1	1	1	1	1	O	O	1	1
1	1	1
1	1
	1

Aus dieser Tabelle ergibt sich, daß die Abgabe AE stets gleich 1 ist. Somit wird der Zähler 61 immer wirksam gemacht, so daß die Zählung A bei jedem Taktschlag weitergeschaltet wird. Dies ist erforderlich, da die Zählung A die Bits niedrigster Bedeutung der Zählfolge darstellt.

Wenn die Zählung A überfließt, ist AC echt und es ergibt sich aus Tabelle I, daß dies bewirkt, daß der Wert von D reversiert wird, d.h. jeder Speicherplatz mit AC = 1 hat D gleich

dem Komplement von D'. In ähnlicher Weise gilt dann, wenn sowohl AC als auch D' echt ist, daß der Wert von C reversiert wird. Dies ergibt, daß die beiden Bits C, D die Zählfolge 00, 01, 10, 11 durchlaufen, d.h., daß die Bits C, D eine 2-Bit Zählung ergeben, die durch den Austrag der Zählung A angetrieben werden.

Wenn AC, C' und D' alle echt sind, wird das Ausgangssignal BE erzeugt, und dies ergibt, daß der Zählwert B weitergeschaltet wird. Ferner wird das Signal X erzeugt, das bewirkt, daß die Signale C', D' aus den voreingestellten Eingängen anstelle von C und D ausgewählt werden; dadurch wird die Zählung C, D bei dem speziellen voreingestellten Wert erneut angefangen.

Wenn AC, BC, C' und D' alle echt sind, wird das Ausgangssignal F erzeugt, das das Ende der Folge anzeigt.

Fig. 6 zeigt ferner die Art und Weise, in der die Adressenbits AO - A8 für den Pufferspeicher 20 alle aus dem Ausgang des Folgegenerators abgeleitet werden. Die Adressenbits AO A4 werden aus dem Zähler 62 erhalten. Die Adressenbits A5, A6 und A7, A8 werden durch Schalter 65, 66 ausgewählt, die beide durch das Signal SEL gesteuert werden. Wenn SEL = 1, werden die Schalter in die gezeichnete Position gebracht, so daß A5 und A6 durch C und D, sowie A7, A8 durch die beiden Bits niedrigster Bedeutung des Zählers 61 eingespeist werden. Wenn SEL =0, werden die Schalter 65, 66 in die entgegengesetzte Position gebracht, so daß A5, A6 nunmehr vom Zähler 61 kommen und A7, A8 durch C und D eingespeist werden. Die drei Bits höchster Bedeutung des Zählers 61 ergeben die Bits WO, Wl, W2 und SO, Sl, S2.

Es liegt im Rahmen vorliegender Erfindung, die Pufferspeicher 20, 21 mit 16 χ 4 Gruppen von Bitpositionen anstelle von 8 χ 8 Gruppen zu organisieren. Dies ergibt höhere Geschwindgkeiten für die Datenübertragung in die Pufferspeicher oder aus den Pufferspeichern als in der entgegengesetzten Richtung.

Claims

Patentansprüche: ^ ζ 1 Q '■ί'} 8

1. Datenreorganisierungseinrichtung, gekennzeichnet durch

a) einen Pufferspeicher (20) mit einer Breite glei&h

ρ χ q Bitpositionen, wobei diese Positionen logisch in Reihen und Spalten mit ρ Bits pro Reihe und q Bits pro Spalte angeordnet sind,

b) eine Multiplexervorrichtung (25) zur Aufnahme einer Folge von Eingabedatenwörtern, deren jedes η χ ρ Bits hat, und zum Umwandeln dieser Datenwörter in eine Folge von p-Bitgruppen mit der η-fachen Taktgeschwindigkeit der Eingabewörter,

c) eine Eingabevorrichtung (26) zum Einschreiben einer jeden p-Bitgruppe in eine ausgewählte Reihe von Bitpositionen im Pufferspeicher,

d) eine Abgabevorrichtung (30, 31) zum Auslesen einer Folge von q-Bitgruppen aus ausgewählten Spalten von Bitpositionen im Pufferspeicher, und

e) eine Demultiplexereinrichtung (33, 34) zum Zusammenfü-

gen der q-Bitgruppen, die aus dem Pufferspeicher _tf

ausgelesen werden, in m χ q Bitwörter mit dem mten \

Teil der Taktgeschwindigkeit der q-Bitgruppen, wobei p, q, η und m ganze Zahlen größer als Eins sind.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Pufferspeicher eine Vielzahl von Speicherkomponenten mit direktem Zugriff (RAM) (22) aufweist, deren jedes eine Vielzahl von adressierbaren Speicherplätzen hat und jeder Speicherplatz eine Vielzahl von Bits enthält, die * parallel zugegriffen werden können, wobei die Anzahl von RAM-Komponenten multipliziert mit der Anzahl von Bits in jedem RAM-Speicherplatz gleich ρ χ q ist.

3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß alle RAM-Komponenten (22) im Pufferspeicher parallel adressiert sind, derart, daß ein entsprechender Speicherplatz in jeder RAM-Komponente ausgewählt wird.

4. Einrichtung nach Anspruch 3, gekennzeichnet durch eine Vorrichtung (40) zur Erzeugung einer Schreibadresse, eine Vorrichtung (41) zur Erzeugung einer Leseadresse, und eine Schaltvorrichtung (42) zum selektiven Aufgeben entweder der Schreibadresse oder der Leseadresse an die RAM-Komponenten im Pufferspeicher.

5. Einrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Multiplexervorrichtung (25) durch einen vorbestimmten Teil der Schreibadresse gesteuert ist.

6. Einrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Demultiplexervorrichtung (33, 34) durch einen vorbestimmten Teil der Leseadresse gesteuert ist.

7. Einrichtung nach einem der Ansprüche 4 - 6, dadurch gekennzeichnet, daß die Vorrichtung (41) zur Erzeugung der Schreibadresse einen ersten Zähler aufweist, wobei vorbestimmte Bits (WAO - WA8) dieses Zählers die Schreibadresse ergeben, und weitere Bits (WO - W2) dieses

/ Zählers ein Steuersignal zur Auswahl der Reihe von

Bitpositionen ergeben, in die die p-Bitgruppe eingeschrieben werden soll.

8. Einrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Vorrichtung (41) zur Erzeugung der Leseadresse einen zweiten Zähler aufweist, wobei vorbestimmte Bits (RAO -RA8) dieses Zählers die Leseadresse ergeben, und weitere Bits (SO - S2) dieses Zählers ein Steuersignal zur Auswahl der Spalte von Bitpositionen ergeben, aus welchen die q-Bitgruppe ausgelesen werden soll.

9. Einrichtung nach einem der Ansprüche 1 - 8, gekennzeichnet durch einen zweiten Pufferspeicher (21), der in Verbindung mit dem ersten Pufferspeicher (20) so arbeitet, daß eine Doppelpufferspeicheranordnung erzielt wird,

bei der Daten in den ersten Pufferspeicher eingeschrieben werden, während sie aus dem zweiten Pufferspeicher ausgelesen werden und umgekehrt.

10. Einrichtung nach Anspruch 9 in Abhängigkeit von Anspruch 4, dadurch gekennzeichnet, daß die Schaltvorrichtung (42) so betätigbar ist, daß die Schreibadresse einem der Pufferspeicher und die Leseadresse dem anderen Pufferspeicher aufgegeben wird.

11. Einrichtung nach Anspruch 10, gekennzeichnet durch eine Vorrichtung (43, 44) zur Betätigung der Schaltvorrichtung in der Weise, daß das Aufgeben der Lese- und Schreibadressen in die Pufferspeicher bei einer Anzeige reversiert wird, die ergibt, daß eine vorbestimmte Anzahl von p-Bitgruppen in den Pufferspeicher eingeschrieben worden ist, der gerade durch die Schreibadresse adressiert ist, und eine vorbestimmte Anzahl von q-Bitgruppen aus dem anderen Pufferspeicher ausgelesen worden ist.