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Wortsynchronisationsverfahren in einem digitalen
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Nachrichtenübertragunqssystem Die Erfindung betrifft ein Verfahren
gemäß dem Oberbegriff des Patentanspruchs 1.
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Zur Mehrfachausnutzung von digitalen Ubertragungskanälen werden in
der Zeitmultiplextechnik den ursprünglichen Signalen in zyklischer Reihenfolge bestimmte
Zeitabschnitte eines gemeinsamen Signalkanales zugeordnet. Dies setzt jedoch voraus,
daß man die ursprünglichen Signale nicht mehr zeitkontinuierlich verarbeitet. Es
werden ihnen vielmehr Signalproben entnommen und diese durch zeitliche Verschachtelung
gebündelt. Aus diesen Signalproben lassen sich auf der Empfangsseite des Übertragungskanals
die ursprünglichen Signale verzerrungsfrei zurückgewinnen, wenn die Folgefrequenz
der Probeentnahme größer ist als das Doppelte der in einem Signal enthaltenen höchsten
Frequenz (Abtasttheorem). Ein in dieser Weise erzeugtes Signal ist z.B. das Pulscodemodulation
(PCM)-Zeitmultiplexsignal. Bei der Pulscodemodulation wird in bekannter Weise eine
Wertquantisierung am analogen Signal vorgenommen. Als sogenanntes Primärsignal wird
also in einer Sendestation eine Folge von Codewörtern gebildet. Das Primärsignal
enthält im allgemeinen mehrere (z.B. 30 beim PCM 30-Multiplexgerät, siehe Siemens
Zeitschrift 48, 1974, Beiheft "Nachrichtenübertragungstechnik", Seiten 272 bis 274)
im Zeitmultiplex codierte PCM-Sprachsignale, sowie ein Kennzeichensignal und eine
Rahmenkennung.
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Zur gemeinsamen Ubertragung von zwei Primärsignalen auf einem Übertragungskanal
sind Bündelungsverfahren bekannt (siehe Siemens Zeitschrift 48, 1974, Beiheft 1,Nachrichtenübertragungstechnik",
Seiten 261 und 262). Bei einem solchen Bündelungsverfahren werden zwei Primärsignale
mit geringer Kanalzahl zu einem Sekundärsignal mit hoher Kanalzahl zusammengefaßt.
Im allgemeinen sind die beiden Primärsignale zueinander plesiochron, das heißt sie
weisen gegeneiander ein geringe Phasenverschiebung auf. Um zueinander plesiochrone
Primärsignale in Bündeln zusammenzufassen und zur Empfangsseite zu übertragen, muß
die Bitfolgefrequenz des Sekundärsignals mindestens so groß sein wie die maximale
Summe der Bitfolgefrequenzen der einzelnen Primärsignale. Liegen die Bitfolgefrequenzen
der einzelnen Primärsignale unterhalb der halben Bitfolgefrequenz des Sekundärsignales,
so werden eine Reihe von Bitplätzen im Sekundärsignal von den einzelnen Primärsignalen
nicht benötigt. Die nicht ausgenutzten Bitplätze müssen dabei empfangsseitig eliminiert
werden, damit die einzelnen Primärsignale auf der Empfangsseite wieder fehlerfrei
ausgegeben werden können. Dazu ist eine entsprechende Information von der Sendestation
zur Empfangsstation zu übertragen, die zusätzlich in das Sekundärsignal eingefügt
werden muß. Darüber hinaus wird in das Sekundärsignal noch eine Information eingefügt,
die es der das Sekundärsignal empfangenen Station ermöglicht, sich auf den Pulsrahmen
des Sekundärsignals zu synchronisieren.
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Durch diese Zusatzinformation erhöht sich die Bitrate des Sekundärsignals
geringfügig über den genannten Mindestwert. Derartige Verfahren sind als Impulsstopfverfahren
oder positive stuffing bekannt.
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Für mit plesiochronen Datentakten arbeitende Sytemkonzepte ist es
notwendig, daß in der Empfangsstation aus dem Sekundärsignal die Phasenlage der
zueinander plesiochronen Primärsignale zurückgewonnen werden kann.
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Hierzu ist es bekannt (DE-OS 32 01 965), daß die Zusatzinformation
eines der beiden Primärsignale die momentane Phasenbeziehung zwischen den beiden
zueinander plesiochronen Datentakten als binäres Phasenwort enthält.
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Im folgenden wird anhand von Fig. 1 der Aufbau eines ersten Primärsignals
PSl (Zeile 1), eines zweiten Primärsignals PS2 (Zeile 4), sowie eines Sekundärsignals
SS (Zeile 6) beschrieben. Das erste Primärsignal PSl enthält beispielsweise mit
jeder ansteigenden Flanke einer zweiten Taktimpulsfolge T2 (Zeile 3) von 32 kHz
ein erstes Synchronisier-Bit SYl für die Rahmenkennung. Zwischen jeweils zwei ersten
Synchronisier-Bits SYl liegen vier erste Datenworte DW1. Zwischen jeweils zwei ersten
Datenworten DWl liegt ein Zusatz-Bit ZB.
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Zu jeder ansteigenden Flanke einer ersten Taktimpulsfolge Tl (Zeile
2) von 128 kHz ist also im ersten Primärsignal PS1 eine Zusatzinformation eingebaut,
das heißt ein Synchronisier-Bit SY1 oder ein erstes Zusatz-Bit ZB.
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Das zweite Primärsignal PS2 weist zu jeder abfallenden Flanke einer
dritten Taktimpulsfolge T3 (Zeile 5) von 16 kHz ein zweites Synchronisier-Bit SY2
für die Rahmenkennung auf. Zu jeder ansteigenden Flanke der dritten Taktimpulsfolge
T3 weist das zweite Primärsignal PS2 ein sog. Stopf-Bit ST auf. Zwischen jeweils
einem Stopf-Bit ST und einem zweiten Synchronisier-Bit SY2 liegen vier zweite Datenworte
DW2. Zwischen jeweils zwei zweiten Datenworten DW2 liegen ein erstes, zweites, drittes
Phaseninformations-Bit PBl, PB2, PB3. Die Numerierung der Phaseninformations-Bits
PB1 bis PB3 ist hierbei so gewählt, daß das erste Phaseninformations-Bit PBl den
kürzesten zeitlichen Abstand zum Stopf-Bit ST, und das dritte Phaseninformations-Bit
PB3 den kürzesten zeitlichen Abstand zum zweiten Synchronisier-Bit SY2 aufweist.
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Zwischen einem zweiten Synchronisier-Bit SY2 und Stopf-Bit ST liegen
jeweils ebenfalls vier zweite Datenworte DW2. Zwischen jedem dieser zweiten Datenworte
DW2 liegt jeweils ein viertes Phaseninformations-Bit PB4. Die Zusatzinformation
im zweiten Primärsignal PS2 besteht aus dem Stopf-Bit ST, dem zweiten Synchronisier-Bit
SY2, den vier Phaseninformations-Bits PBl bis PB4, die jeweils zu einer ansteigenden
Flanke der ersten Taktimpulsfolge T1 auftreten.
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Das Sekundärsignal SS entsteht durch bitweise Verschachtelung des
ersten und des zweiten Primärsignals PSl, PS2. Hierbei wurden die bitweise verschachtelten
Datenwörter DWl, DW2 als drittes Datenwort DW3 bezeichnet.
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Mit einem üblichen Verfahren (siehe Siemens, telcom report 2 (1979)
Beiheft 'Digital-Übertragungstechnik", S. 59-64) kann über die ersten Synchronisier-Bits
SYl des ersten Primärsignals PS1 die zweite Taktimpulsfolge T2, das heißt die Rahmensynchronisation
gewonnen werden.
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Aufgrund der Rahmensynchronisation ist es möglich, das Sekundärsignal
SS wieder in die beiden Primärsignale PSl, PS2 aufzutrennen. Es ist nun weiter wichtig,
in der Empfangsstation die Zusatzinformation des zweiten Primärsignals PS2, das
heißt das Acht-Bitwort bestehend aus dem Stopf-Bit ST, den drei Phaseninformtions-Bits
PBl bis PB3, dem zweiten Synchronisier-Bit SY2, und dem dreimal auftretenden vierten
Phaseninformations-Bit PB4, wieder zu gewinnen.
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Der Erfindung liegt die Aufgabe zugrunde, für die Empfangsseite eines
digitalen Ubertragungskanals ein Wortsynchronisationsverfahren anzugeben, mit dem
die Zusatzinformationsworte aus einem Primärsignal schnell und sicher gegenüber
Störungen gewonnen werden, das gebündelt mit einem anderen Primärsignal als Sekundärsignal
übertragen wurde.
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Diese Aufgabe wird erfindungsgemäß durch die im Patentanspruch 1 angegebenen
Merkmale gelöst.
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Ein Vorteil des erfindungsgemäßen Verfahrens liegt darin, daß keine
weitere Zusatzinformation übertragen werden muß.
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Durch die Bildung eines Zeitmeßfensters ist das erfindungsgemäße Verfahren
störsicher.
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Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten
Ausführungsbeispieles erläutert. Dabei zeigen: Fig. l den bekannten Aufbau eines
durch Bit-Verschachtelung aus zwei Primärsignalen entstehenden Sekundärsignals,
und Fig. 2 eine Schaltungsanordnung zur Gewinnung der Zusatzinformation aus einem
der Primärsignale.
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Bei der in Fig. 2 dargestellten Schaltungsanordnung wurden die Takteingänge
der Bauelemente mit dem üblichen Symbol, sowie die Ausgänge derselben mit Q bzw.
der inverse Ausgang mit Q bezeichnet.
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Die in Fig. 2 dargestellte Schaltungsanordnung weist einen Taktgeber
TG auf, der eine zweite Taktimpulsfol ge T2 mit 32 kHz abgibt. Diese zweite Taktimpulsfolge
T2 ist hierbei in üblicher Weise über die Rahmenkennung des ersten Primärsignals
PSl gewonnen worden.
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Die zweite Taktimpulsfolge T2 liegt an einer Teilerstufe T an. In
der Teilerstufe T wird die Frequenz der zweiten Taktimpulsfolge T2 halbiert, und
an einem Ausgang Q eine Taktimpulsfolge T31, und an einem Ausgang 9 eine weitere
Taktimpulsfolge T32 abgegeben.
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Die Taktimpulsfolgen T31, T32 weisen eine Frequenz von 16 kHz auf,
und sind zueinander invers.
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Das zweite Primärsignal PS2 liegt an einem Eingang O eines D-Flipflops
DF (Verzögerungsflipflop) an, an dessen Takteingang die zweite Taktimpulsfolge T2
anliegt. Von einem Ausgang Q des D-Flipflops DF werden zyklisch das zweite Synchronisierbit
SY2 und das Stopf-Bit ST, die in der Zusatzinformation des zweiten Primärsignals
PS2 enthalten sind, abgegeben.
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In Fig. 2 sind Zähler Zl bis Z3 als Teile einer Bewertungsschaltung
dargestellt, die beispielsweise durch Bausteine SN 74163 realisiert sind. Diese
Zähler weisen Eingänge A bis D auf, die alle mit einem der logischen "O" entsprechenden
Potential verbunden sind. Die Zähler Zl bis Z3 weisen weiter jeweils einen Zählbefehlsefngang
ZE (enable T, enable P), einen Ladebefehlseingang LE (load), einen Rücksetzbefehlseingang
RE (clear), einen Ausgang QD, sowie einen Ubertragsausgang UA (ripple carry output)
auf.
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Der Ausgang Q des D-Flipflops DF ist mit den Zählbefehiseingängen
ZE des ersten und des dritten Zählers Z3 verbunden. Der Zählbefehlseingang ZE des
zweiten Zählers Z2 ist mit einem der logischen 1 entsprechenden Potential verbunden.
Am Takteingang des ersten Zählers Zl liegt die Taktimpulsfolge T31 an. An den Takteingängen
des zweiten und dritten Zählers Z2, Z3 liegt die weitere Taktimpulsfolge T32 an.
Der Ausgang QD des ersten Zählers Z1 ist mit einem Setzeingang S eines RS-Flipflops
RF, und über einen ersten Inverter I1 mit dem Ladebefehlseingang LE des ersten Zählers
Z1 verbunden. Der Ubertragausgang ÜA des zweiten Zählers Z2 ist über einen zweiten
Inverter I2 mit den Rücksetzbefehlseingängen RE der Zähler Z1 bis Z3 verbunden.
Der Ausgang QD des dritten Zählers Z3
ist mit einem Rücksetzeingang
R des RS-Flipflops RF, und über einen dritten Inverter I3 mit dem Ladebefehlseingang
LE des dritten Zählers Z3 verbunden.
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Ein Ausgang Q des RS-Flipflops RF ist mit einem Eingang eines Exklusiv-Oder-Verknüpfungsgliedes
EO verbunden, an dessen anderen Eingang die vom Ausgang Q der Teilerstufe T abgegebene
Taktimpulsfolge T31 anliegt. Vom nicht näher bezeichneten Ausgang des Exklusiv-Oder-Verknüpfungsgliedes
EO wird die dritte Taktimpulsfolge T3 abgegeben.
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Im folgenden wird die Wirkungsweise der in Fig. 2 dargestellten Schaltungsanordnung
beschrieben.
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Vom D-Flipflop DF werden in zyklischer Reihenfolge das zweite Synchronisierbit
SY2 und das Stopf-Bit ST abgegeben. Das zweite Synchronisierbit SY2 besitzt definitionsgemäß
immer einen der logischen 1 entsprechenden Wert.
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Das Stopf-Bit ST besitzt in 98 % der Fälle einen der logischen "O"
entsprechenden Wert. Hierzu wird auf der Sendeseite dafür gesorgt, daß das Stopf-Bit
ST mit einer logischen "O" besetzt wird, außer zu den Zeitpunkten, zu denen zu übertragende
Daten eine logische 1 erfordern.
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Die Auswertung des in den meisten Fällen auf logisch "O" gesetzten
Stopf-Bits ST, neben der Auswertung des zweiten Synchronisierbits SY2, erhöht die
Störsicherheit und ermöglicht einen einfachen Aufbau der Schaltungsanordnung.
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Ohne diese sendeseitige Maßnahme müßte bei diesen Forderungen ein
zusätzliches Bit übertragen werden.
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Wie in Fig. 1 dargestellt, sind durch die ansteigenden Flanken der
zweiten Taktimpulsfolge T2 im zweiten Primärsignal PS2 das Stopf-Bit ST und das
zweite Synchronisierbit SY2 markiert. Diese Mehrdeutigkeit,
die
durch Halbierung der Frequenz der zweiten Taktimpuls folgte T2 gewonnene dritte
Taktimpulsfolge T3 aufweist, muß durch das Wortsynchronisationsverfahren beseitigt
werden. Durch das Wortsynchronisationsverfahren muß aus den beiden Taktimpulsfolgen
T31 und T32 diejenige ausgewählt werden, die beim Auftreten des zweiten Synchronisierbits
SY2 im zweiten Primärsignal PS2 eine abfallende Flanke aufweist (siehe Fig. 1, Zeilen
4 und 5). Bei dem in Fig. 2 dargestellten Beispiel ist dies die weitere Taktimpulsfolge
T32.
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Der erste Zähler Zl zählt, wenn zu jeder ansteigenden Flanke der Taktimpulsfolge
T31 an seinem Zählbefehlseingang ZE das zweite Synchronisierbit SY2, d.h. ein der
logischen 1 entsprechender Wert anliegt. Hierdurch werden die zweiten Synchronisierbits
SY 2 aufsummiert. Nach der Aufnumerierung von acht zweiten Synchronisierbits SY2
gibt der Ausgang QD des ersten Zählers Zl einen der logischen 1 entsprechenden Wert
an den Setzeingang S des RS-Flipflops RF. Hierdurch wird bewirkt, daß das RS-Flipflop
RF über seinen Ausgang Q einen der logischen 1 entsprechenden Wert an den einen
Eingang des Exklusiv-Oder-Verknüpfungsgliedes EO gibt.
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Auf Grund dieser Einstellung des RS-Flipfops RF wird die am anderen
Eingang des Exklusiv-Oder-Verknüpfungsgliedes EO anliegende Taktimpulsfolge T31
invertiert und als dritte Taktimpulsfolge T3 abgegeben. Die logische "l" am Ausgang
QD des ersten Zählers Zl wird über den ersten Inverter Il als logische "0" auf den
Ladebefehlseingang LE dieses Zählers gegeben. Hierdurch wird bewirkt, daß auf Grund
der Eingangsbeschaltung des ersten Zählers Z1, der Ausgang QD wieder auf ein der
logischen "O" entsprechenden Wert gesetzt wird.
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In diesem obenbeschriebenen Fall zählt der dritte Zähler
Z3
praktisch nicht, da an seinem Zählbefehlseingang ZE mit 98 %-iger Wahrscheinlichkeit
zu jeder ansteigenden Flanke der weiteren Taktimpulsfolge T32 eine logische "O"
anliegt. Hier werden also die Stopf-Bits ST aufsummiert.
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Der zweite Zähler Z2 dient zur Bildung eines Meßfensters.
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Er zählt mit jeder ansteigenden Flanke der weiteren Taktimpulsfolge
T32 fort. Nach sechzehn ansteigenden Flanken ist an seinem Ubertragsausgang UA ein
der logischen 1 entprechendes Potential abgreifbar. Dieses liegt über dem zweiten
Inverter I2 als logische "O" an den Rücksetzbefehlseingängen RE der Zähler Zl bis
Z3 an, wodurch diese nach jeweils sechzehn Zählimpulsen zurückgesetzt werden. Diese
Maßnahme dient der Störsicherheit.
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In einem anderen hier nicht dargestellten Fall, sind die Taktimpulsfolge
T31 und die weitere Taktimpulsfolge T32 vertauscht. In diesem Fall zählt der erste
Zähler Zl praktisch nicht, da zu jeder ansteigenden Flanke an seinem Takteingang
an seinem Zählbefehlseingang ZE eine logische "O" anliegt, die vom Stopf-Bit ST
herrührt.
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Andererseits zählt in diesem Fall der dritte Zähler Z3, da zu jeder
ansteigenden Flanke an seinem Takteingang an seinem Zählbefehlseingang ZE eine vom
zweiten Synchronisierbit SY2 herrührende logische 1 anliegt. Nach acht Zählimpulsen
wird von seinem Ausgang QD eine logische 1 an den Rücksetzeingang R des RS-Flipflops
RF gegeben. Hierdurch wird bewirkt, daß über den Ausgang Q des RS-Flipflops RF eine
logische "O" an den einen Eingang des Exklusiv-Oder-Verknüpfungsgliedes EO gegeben
wird. Aus diesem Grund wird die am anderen Eingang anliegende Taktimpulsfolge T31
nicht invertiert
als dritte Taktimpulsfolge T3 abgegeben. Die logische
11111 am Ausgang QD des dritten Zählers Z3 wird invertiert über den dritten Inverter
I3 als logische "O" an den Ladebefehlseingang LE des dritten Zählers Z3 gegeben.
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Hierdurch wird der Ausgang 9D wieder auf die logische ItO" gesetzt.
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Einer der Zähler Zl bzw. Z3 bewertet bzw. summiert die logischen "Nullen"
des Stopf-Bits ST, einer der Zähler Z3 bzw. Zl bewertet die logischen "Einsen" des
zweiten Synchronisierbits SY2. Sobald einer der Zähler Zl bzw. Z3 bis beispielsweise
acht gezählt hat, wird das RS-Flipflop RF auf den entsprechenden Wert gesetzt und
über das Exklusiv-Oder-Verknüpfungsglied EO die Taktimpulsfolge T31 entsprechend
gepolt als dritte Taktimpulsfolge T3 abgegeben. Der zweite Zähler Z2 dient zur Realisierung
eines Zeitmeßfensters. Wenn innerhalb von sechzehn Perioden der weiteren Taktimpulsfolge
T2 nicht einer der Zähler 1 bzw. Z3 bis acht gezählt hat, so werden alle Zähler
Zl bis Z3 zurückgesetzt. Hierdurch wird die geforderte Störsicherheit der Wortsynchronisierung
erreicht.
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2 Patentansprüche 2 Figuren
Bezugszeichenliste PSl,
2 erstes, zeites Primärsignal SS Sekundärsignal DW1-3 erstes-drittes Datenwort SYl,
2 erstes, zweites Synchronisierbit ZB, ST Zusatzbit, Stopfbit PBl-4 erstes-viertes
Phaseninformationsbit Tl-T3 erste-dritte Taktimpulsfolge T31, 32 Taktimpulsfolge,
weitere Taktimpulsfolge DF D-Flipflop RF RS-Flipflop' TG Taktgeber T Teilerstufe
Zl-Z3 erster-dritter Zähler ZE Zählbefehlseingang RE RUcksetzbefehlseingang LE Ladebefehlseinang
UA Ubertragsausgang I1-I3 erster-dritter Inverter S, R Setz, Rücksetzeingang EO
Exklusiv-Oder-Verknüpfungsglied
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