DE3439018A1 - Verfahren zur herstellung von halbleiterelementen - Google Patents

Verfahren zur herstellung von halbleiterelementen

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Description

Verfahren zur Herstellung von Halbleiterelementen
BESCHREIBUNG
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung von Halbleitern, wobei ein Wafer verwendet wird, das man aus einem in Scheiben geschnittenen Siliziumeinkristall, der nach der Czochralski-Methode gezogen wurde, erhält. Im speziellen bezieht sich die Erfindung auf ein Verfahren, bei der eine bloßgelegte Zone (denuded zone) frei von metallischen oder ähnlichen Verunreinigungen und Kristalldefekten auf der Oberflächenschicht des Wafers gebildet wird,woraufhin auf der bloßgelegten Zone (denuded zone) ein Halbleiterelement gebildet wird.
Ein herkömmliches Verfahren zur Ausbildung einer bloßgelegten Zone (denuded zone) auf der Oberflächenschicht eines Silizium-
Wafers weist ein Aufheizverfahren auf, das sich eine Sauerstoff ausfällung in 1 bis 3 Schritten zunutze macht. Ein solches Aufheizverfahren wird z.B. in "Intrinsic Gettering by Oxide Precipitate Induced Dislocations in Czochralski Si", by T.Y. Tan, App. Phys. Letters, vol. 30, No. 4, 1977, P. 175 P. 176, "A Study on Intrinsic Gettering in CZ Silicon Crystals: Evaluation, Thermal History Dependence, and Enhancement", by H. Tsuya et al., J. Electrochem. Soc., vol. 129, No. 2, 1982, P. 374 - P. 379; Japanische Patentschrift Nr. 52329/ 1983; Japanische Patentschrift Nr. 3375/1983; und Japanische Offenlegungsschrift Nr. 128037/1982 behandelt.
-A-
Im folgenden wird der Prozeß der Bildung einer bloßgelegten Zone (denuded zone) anhand eines Beispieles der herkömmlichen Methode, die zwei Schritte beinhaltet, erläutert.
Im ersten Schritt wird das Wafer bei verhältnismäßig geringer Temperatur von 600-80O0C in einer N2~Gasatmosphäre (im allgemeinen wird N„ als reaktionsträges Gas verwendet) für eine lange Zeitdauer von 8 bis 45 Stunden getempert, wodurch überschüssige Zwischengitter-Sauerstoffelemente Oi sich in dem gesa .ten Wafer abscheiden. Dann wird der Wafer in einem zweiten Schritt bei einer Temperatur von 10000C in einer N? oder 0?-Gasatmosphäre getempert. In dem zweiten Schritt wird der Sauerstoff Oi aus dem Wafer herausdifundiert, wodurch Fehlstellen verschwinden, so daß eine bloßgelegte Zone (denuded zone) gebildet wird, während Kristalldefekte hoher Dichte in das Innere der bloßgelegten Zone (denuded zone) eingelagert werden.
Die bloßgelegte Zone (denuded zone), die auf diese Weise gebildet wurde, wird zur Herstellung eines Halbleiterelementes hoher Qualität verwendet. Die Kristalldefekte hoher Dichte auf der inneren Schicht dienen ebenfalls als "Getter" für metallische Verunreinigung, so daß die Funktion des Halbleiters nicht gemindert wird. Je näher die inneren Kristalldefekte der Oberfläche sind (um so geringer ist die Dicke der bloßgelegten Zone (denudes zone)), um so effektiver ist der "Getter-Effekt". Werden die inneren Kristalldefekte jedoch zu nahe der Oberfläche gebildet, so wird die Wahrscheinlichkeit erhöht, daß diese Defekte auch in dem Element eingeschlossen sind, wodurch das Element im Gegensatz dazu in ungünstiger Weise beeinflußt wird. Folglich ist es wichtig, die Dicke der bloßgelegten Zone (denuded zone) und die Dichte der inneren
Kristalldefekte, die als "Getter" dienen, zu steuern.
In Übereinstimmung mit der herkömmlichen Methode der Bildung einer bloßgelegten Zone (denuded zone) wird die Dicke der bloßgelegten Zone (denuded zone) und die Dichte der inneren Kristalldefekte jedoch von der Ausgangskonzentration des Sauerstoffes, der Existenz von Defekten und ähnlichem in einem Silizium -Wafer beeinflußt. Im speziellen wird sich sogar im Falle gleicher Sauerstoffkonzentration eine unterschiedliche bloßgelegte 1 jne ausbilden und in Abhängigkeit von dem jeweiligen Fall wird auch keine bloßgelegte Zone (denuded zone) gebildet.
Aufgabe der Erfindung ist es, ein Verfahren zur Herstellung von Halbleiterelementen bereitzustellen, das durch den Schritt der Bildung einer bloßgelegten Zonenschicht mit einer gewünschten Steuerung der Dicke auf den Silizium - Wafer gekennzeichnet ist.
Diese Aufgabe wird durch ein Verfahren zur Herstellung von Halbleiterelementen gelöst, bei dem ein Wafer, das man aus einem in Scheiben geschnittenen Siliziumeinkristall erhält, der mit der Czochralski-Methode gezogen wurde, in einem Temperaturbereich von 60O0C bis 8000C in einer Atmosphäre, die ein reaktionsträges Gas oder eine geringe Menge Sauerstoff enthält, für ungefähr 2 bis 6 Stunden getempert, damit Sauerstoff auf dem gesamten Wafer abgeschieden wird, woraufhin das Wafer in einem Temperaturbereich von 10000C bis HOO0C in einer Was-
serdampfatmosphäre die Chlor enthält, für mehr als 1 Stunde getempert wird, so daß sich ein Oxidfilm auf der Oberfläche des Wafers bildet, wodurch sich eine bloßgelegte Zone (denuded zone) unter dem Oxidfilm bildet, während Kristalldefekte, die als "Getter" für Verunreinigungen wie Metall dienen, sich in der inneren Schicht bilden.
Entsprechend dem erfindungsgemäßen Verfahren kann eine bloßgelegte Zone (denuded zone) von gesteuerter Dicke gebildet werden, ohne daß diese von der Ausgangsdicke der Kristalldefekte und der Sauerstoffkonzentration des Wafers beeinflußt wird.
Weiter·.; Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigen:
Fig. 1 ein Diagramm, das ein Beispiel des Aufheizverfahrens gemäß des Herstellungsverfahrens der Erfindung darstellt;
Fig. 2A und 2B
schematische Ansichten eines Ausschnittes des Silizium-
Wafers bei den hauptsächlichen Stufen der Herstellung bei einer Ausführungsform des Verfahrens zur Herstellung von Halbleiterelementen gemäß der Erfindung;
Fig. 3 ein Diagramm, das die Beziehung zwischen der Fehlstellendichte D und der Temperatur T des Tempervorganges bei dem ersten Schritt der relativ niedrigen Temperatur darstellt;
Fig. 4 ein Diagramm, das die Beziehung zwischen der Schichtungsfehlerdichte Dp und der Temperatur T des Tempervorganges bei dem zweiten Schritt der relativ hohen Temperatur darstellt;
Fig. 5 ein Diagramm, das den Wechsel des Zustandes des
Wafers darstellt, mit den Parametern für die HC/. Konzentration D„ und die Oxidationstemperatur T;
Fig. 6 eine schematische Teilansicht des Silizium — Wafers einer anderen Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung eines Ha]bleiterelementes;
Fig. 7 ein Diagramm, das die Wirkung, bei Anwendung der Erfindung auf einen Bildsensor, hoher Integrationsdichte beschreibt;
und
Fig. 8 ein Diagramm, das die Wirkung, bei Anwendung der Erfindung auf einen dynamischen Speicher hoher Integrationsdichte, beschreibt.
Fig. 1 ist ein schematisches Diagramm, das den Aufheizvorgang entsprechend der Ausführungsform der Erfindung darstellt. Bezogen auf die Figur gibt die Ordinate die Temperatur des Aufheizvorganges in Grad Celsius an und die Abszisse die Vorgangszeit.
Bei dem ersten Schritt I des Aufheizvorganges wird ein Wafer , das die Kristalldefekte des Ziehvorganges enthält, bei einer verhältnismäßig niedrigen Temperatur von 7000C in der Atmosphäre eines reaktionsträgen Gases wie N_ für mehr als 2 Stunden und vorzugsweise für ungefähr 4 Stunden getempert. Fig. 2A
ist eine schematische Teilansicht, die die interne Struktur des Wafers nach dem oben beschriebenen ersten Schritt zeigt. Wie dargestellt, werden Oi-Fällprodukte 2 in dem gesamten Wafer 1 aufgrund des Verfahrens nach Schritt I erzeugt.
Dann wird in einem zweiten Schritt II das Wafer in einem Zustand, wie in Fig. 2A gezeigt, einem Oxidationsprozeß (HC/-Naßoxidation) bei einer verhältnismäßig hohen Temperatur von ca. 105O0C und einer feuchten Atmosphäre, die HCi enthält, unterworfen. Fig. 2B ist eine schematische Teilansicht, die das Innere des Wafers nach dem oben beschriebenen Schritt II zeigt. Wie dargestellt, wird ein Oxidfilm 3 auf der Oberfläche des Wafers 1 gebildet, während eine bloßgelegte Zonenschicht 4 (denuded zone) sich unter dem Oxidfilm 3 bildet. Andererseits werden Schichtungsfehler 5a bis 5d und Verlagerungen 6 durch die Oxidation gebildet, mit den Oi-Fällprodukten als Kern, in einer Schicht die weiter innen liegt als die oben beschriebene bloßgelegte Zonenschicht (denuded zone).
Der dritte Schritt III ist lediglich ein optionaler Schritt der anschließend im Detail beschrieben wird und der in dem Fall angewendet wird, wo eine weitere Erhöhung der Dicke der bloßgelegten Zonenschicht (denuded zone) ohne Erhöhung der Dicke des Oxidfilmes des Wafers , wie in Fig. 2B gezeigt, notwendig ist.
Fig. 3 stellt ein Diagramm dar, das die Beziehung zwischen der Temperatur T (Grad Celsius) des Tempervorganges der vergleichsweise niedrigen Temperatur und d- r Fehlstellendichte D- in der vorgeschriebenen Temj.· :>rzei t z· igt. In der Figur wird durch eine gestrichelte Kurve P die Dichte der Schichtungs-
fehler gezeigt, und wie zu erkennen ist,wird ein hoher Wert im Temperaturbereich von 6OO°C bis 8000C erreicht. Eine durchgezogene Kurve Pp zeigt die Verlagerungsdichte und wie zu erkennen ist, werden im Temperaturbereich von 6000C bis 9000C viele Verlagerungen erzeugt. Deshalb werden z.B. im ersten Schritt I des Verfahrens bei einer vergleichsweise niedrigen Temperatur Schichtungsfehler und Verlagerungen sicher bei z.B. 7000C eingeleitet. In Schritt I wird Np-Gas verwendet, obgleich He-Gas oder Ar-Gas oder N?-Gas mit einer geringen Menge Op-Gas ebenfalls verwendet werden könnte.
Fig. 4 stellt ein Diagramm dar, das die Beziehung zwischen der Temperatur T des Oxidationsheizverfahrens bei einer vergleichsweise hohen Temperatur und der Fehlstellendichte D„ in der vorbestimmten Verfahrenszeit zeigt. In der Figur zeigt die durchgezogene Kurve S1 ein Ergebnis des Verfahrens in einer trockenen Oxidationsatmosphäre, während die unterbrochene Kurve S2 das Ergebnis in der Naßoxidationsatmosphäre zeigt. Wie zu erkennen ist, wurden Schichtungsfehler, wie in 5a bis 5d in Fig. 2B markiert, häufiger in der nassen Atmosphäre als in der trockenen Atmosphäre erzeugt, und die Fehlstellendichte zeigt ein Maximum zwischen 10000C und HOO0C. Der Grund dafür ist, daß die Schichtungsfehler bei einer zu hohen Temperatur zurückgehen, um dann ganz zu verschwinden, wobei diese Tendenz bei einer trockenen Atmosphäre stärker ausgeprägt ist. Folglich muß, damit die Fehlstellen, die als "Getter" dienen, vollständig eingefügt werden, und um die in dieser Ausführungsform diskutierte bloßgelegte Zonenschicht (denuded zone) zu erhalten, eine nasse Oxidationsatmosphäre von 11500C in Schritt II verwendet werden.
Fig. 5 ist eine graphische Darstellung, die den Wechsel im
Zustand des Wafers mit der HC/-Konzentration D„ (Prozent) und der Oxidationstemperatur (Grad Celsius) als Parameter zeigt. Die durchgezogenen Kurven 7d und 8d sind auf das Verfahren in einer trockenen Oxidationsatmosphäre bezogen, und die unterbrochenen Kurven 7w und 8w entsprechen der nassen Atmosphäre. In der trockenen Oxidationsatmosphäre wird in dem Bereich rechts von oder oberhalb der durchgezogenen Kurve 8d die Wirkung von HCJL übermäßig stark, wobei dadurch Ungleichmäßigkeiten auf der Oberfläche des Wafers entstehen. Andererseits treten im Bereich um die Kurve 7d und die horizontale und vertikale Achse auf der Oberfläche des Wafers keine Ungleichmäßigkeiten auf, obgleich keine "Getterwirkung" aufgrund ungenügender innerer Fehlstellen erreicht wird. Wird das Wafer im Bereich zwischen den Kurven 7d und 8d bearbeitet, so entstehen keine Ungleichmäßigkeiten auf der Oberfläche und es ist eine "Getterwirkung" vorhanden. Das gleiche gilt für die HC/-Naßoxidation, die durch die unterbrochene Kurve dargestellt wird, wobei nur im Bereich, der durch die Kurven 7d und 8d definiert ist, die "Getterwirkung" sich zeigt, ohne daß Ungleichmäßigkeiten auf der Oberfläche des Wafers entstehen. Der Bereich bevorzugter Bedingungen in dem oben beschriebenen Naßoxidationsaufheizverfahren liegt in einem Temperaturbereich der kleiner ist oder in dem die HC£-Konzentration geringer als im Fall der trockenen Atmosphäre ist. Speziell im Temperaturbereich von 10000C bis HOO0C, in dem Schichtungsfehler in dem Wafer in geeigneter Weise erzeugt werden, ergibt sich eine "Getterwirkung", ohne daß dabei Ungleichmäßigkeiten auf der Oberfläche des Wafers entstehen, durch Naßo>idation mit einer HC£-Konzentration von 1 % bis 60 %.
Die Dicke der bloßgelegten Zonenschicht (denuded zone) wird
vergrößert, wenn die HC/-Naßoxidationszeit länger und der Oxidfilm dicker ist; um jedoch eine wirksame Getterwirkung zu erhalten, existiert eine optimale Dicke. Um auf der bloßgelegten Zonenschicht (denuded zone) solche Elemente wie CMOS, Farbbildsensoren, bipolare Transistoren (die Tempern bei hoher Temperatur für die Herstellung notwendig machen) zu bilden, wird die bloßgelegte Zonenschicht (denuded zone) durch Tempern bei hoher Temperatur vergrößert und der Oxidfilm 3, der in Schicht II gebildet wird, sollte dicker als ungefähr Ο,5μηι sein (mehr als ungefähr eine Stunde bei 10500C). Sollen jedoch Elemente wie NMOS gebildet werden, die kein Tempern bei hoher Temperatur in der bloßgelegten Zonenschicht (denuded zone) notwendig machen, so wird in Schritt II der Oxidfilm 3 von ungefähr 1 μπι gebildet, so daß eine bloßgelegte Zonenschicht (denuded zone) größerer Dicke eingeführt werden sollte.
Ein Mechanismus zur beschleunigten Bildung der bloßgelegten Zonenschicht (denuded zone) in der WCJi- Oxidati on wird im folgenden erklärt. Im speziellen zieht HC/ überschüssigen Sauerstoff Oi von der Oberfläche des Wafers mit, dadurch wird die Entstehung von Verlagerungen und Schichtungsfehlern verhindert, und zusätzlich wird ein Schrumpfen und Verschwinden der Schichtungsfehler hervorgerufen. Folglich sind, je näher die Schichtungsfehler im Wafer der Oberfläche sind (5a, 5b in Fig. 2B), solche um so kleiner im Zentrum (5c, 5d in Fig. 2B) .
Fig. 6 ist eine schematische Teilansicht, die die interne Struktur des Silizium - Wafers entsprechend einer anderen Ausführungsform der Erfindung zeigt. In der zu besprechenden
Ausführungsform wird, nachdem ein Wafer einer Struktur wie in Fig. 2B gezeigt in Übereinstimmung mit den Schritten I und II in Fig. 1 erreicht wurde, dann ein Verfahren nach einem optionalen Schritt III angewendet, um die Dicke der bloßgelegten Zonenschicht (denuded zone) zu vergrößern, ohne die Dicke des Oxidfilmes 3 zu vergrößern. Bei dem zusätzlichen Schritt wird eine geringere Dicke des Oxidfilme. gewünscht, um den Oxidfilm 3 in dem folgenden Prozeß der Elementausbildung nutzen zu können, wobei der Schritt für den Fall vorteilhaft ist, bei dem eine große Dicke der bloßgelegten Zonenschicht (denuded zone) erreicht werden soll. In dem oben beschriebenen zusätzlichen Schritt III wird das Wafer bei einer hohen Temperatur von«L250°C in einer Atmosphäre von reaktionsträgem Gas wie N?-Gas für mehr als ungefähr vier Stunden getempert. Als Ergebnis difundiert der Sauerstoff Oi aus der Oberfläche des Wafers 1 aus und, wie in Fig. 6 gezeigt, kann die Dicke der bloßgelegten Zonenschicht (denuded zone) weiter vergrößert werden ohne die Dicke des Oxidfilmes 3 zu vergrößern. In einem solchen Fall wachsen die Schichtungsfehler an, und es werden mehr Verlagerungen erzeugt.
Fig. 7 ist ein Diagramm, das ein Beispiel eines Vergleiches der Verbesserung in der Charakteristik und der Ausbeute eines Bildsensors hoher Integrationsdichte zeigt, der unter Anwendung des HCj£-Naßoxidationsprozesses entsprechend der Erfindung hergestellt wurde, im Vergleich mit einem herkömmlichen ohne innere "Getterwirkung". Der Kreis über der Position X0 auf der horizontalen Achse stellt dies für herkömmliche hohe Integrationsdichten dar, und der Kreis über der Position X-entspricht hoher Integrationsdichte entsprechend der Erfindung. Die linke Ordinate Y1 zeigt ein "Übergangsleck" (junction
leak) (PA) und die rechte Ordinate gibt die Ausbeute, die man mit der Erfindung erhält, wieder, wobei das Kriterium für die herkömmliche Art 100 % ist. Das "Übergangsleck" wird durch einen ausgefüllten Kreis wiedergegeben, während die Ausbeute durch einen unausgefüllten Kreis dargestellt wird. Das "Übergangsleck" des Bildsensors hoher Integrationsdichte entsprechend der Erfindung wird verringert, wie aus der unterbrochenen Linie mit dem Pfeilsymbol R- zu erkennen ist, verglichen mit dem herkömmlichen, wobei die Ausbeute des Wafertests 5 verbessert wurde, wie aus der durchgezogenen Linie mit Pfeilsymbol Rp zu erkennen ist. Ein letzter Test nach der Fertigstellung des Bildsensors hoher Integrationsdichte weist eine starke Verbesserung auf, was mit der durchgezogenen Linie mit Pfeilsymbol R„ gezeigt wird.
Fig. 8 stellt ein Diagramm ähnlich dem von Fig. 7 dar, wobei dieses ein Beispiel eines Vergleiches der Verbesserung in der Charakteristik und der Ausbeute eines dynamischen Speichers hoher Integrationsdichte zeigt, der e tsprechend der Erfindung hergestellt wurde, verglichen mit einem herkömmlichen. Entsprechend der Erfindung wird das "Übergangsleck" verringert, wie anhand der unterbrochenen Linie mit Pfeilsymbol R. gezeigt wird, und die Ausbeute nach dem Test, bezogen auf die "Refresh-Zeit", wird, wie in der durchgezogenen Linie mit Pfeilsymbol R5 dargestellt, verbessert und die Ausbeute nach dem Wafertest wird, wie in der durchgezogenen Linie mit Pfeilsymbol R_ dargestellt, verbessert.
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Claims (5)

  1. PATENTANWALT DIPL.-PHYS. LUTZ H. PRÜFER · D-8OOO MÜNCHEN 9O
    FO 50-3155 P/Ka/hu
    Mitsubishi Denki Kabushiki Kaisha, Tokyo / Japan
    Verfahren zur Herstellung von Halbleiterelementen
    PATENTANSPRÜCHE
    ι j. . .'Verfahren zur Herstellung eines Halbleiterelements, bei "äTem ein Wafer durch In-Scheiben-Schneiden eines mittels der Czochralski-Methode gezogenen Siliziumeinkristalls gewonnen wurde, wobei das Wafer eine Anzahl von Kristallfehlstellen und Sauerstoff aufweist,
    gekennzeichnet durch eine erste Wärmebehandlung, die den Schritt zum Tempern des Wafers für mehr als zwei Stunden in einer Atmosphäre eines reaktionsträgen Gases oder eines reaktionsträgen Gases mit einer kleinen Menge Sauerstoff einschließt, wodurch Sauerstoff in das Wafer abgeschieden wird, und
    eine zweite Wärmebehandlung nach der ersten Wärmebehandlung, die eine Oxidation des Wafers für mehr als eine Stunde in einei Temperaturbereich von 10000C bis HOO0C in einer Atmosphäre von Wasserdampf der Chlorgas enthält, das Bilden eines Oxid-
    PATENTANWALT DIPL PHYS LUTZH PRÜFER D 8000 MÜNCHEN ΘΟ HARTHAUSER STR 2Sd TEL. (0 89) 640
    films auf der Oberfläche des Wafers und das Bilden einer bloßgelegten Zone unter dem Oxidfilm, während Kristallfehlstellen, die als innere Getter dienen, in die Schicht eingeführt werden, einschließt.
  2. 2. Verfahren nach Anspruch 1,
    gekennzeichnet durch eine dritte Wärmebehandlung nach der ersten und zweiten Wärmebehandlung, mit Tempern des Wafers in einem Temperaturbereich von 115O0C bis 12500C in einer Atmosphäre reaktionsträgen Gases für mehr als fünf Stunden, wodurch die Dicke der bloßgelegten Zone vergrößert wird, ohne daß dabei die Dicke des Oxidfilms auf dem Wafer vergrößert wird.
  3. 3. Verfahren nach Anspruch 1 oder 2,
    dadurch gekennzeichnet, daß das umgebende Gas für die erste Wärmebehandlung aus einer Gruppe, bestehend aus N2, He, Ar und solchen, die eine geringe Menge Sauerstoff enthalten, ausgewählt wird.
  4. 4. Verfahren nach Anspruch 1,
    dadurch gekennzeichnet, daß das Chlorgas in der Atmosphäre für die zweite Wärmebehandlung in Form von HCt bereitgestellt wird.
  5. 5. Verfahren nach Anspruch 2,
    dadurch gekennzeichnet, daß das umgebende Gas für die dritte Wärmebehandlung aus einer Gruppe, bestehend aus N2, He und Ar, ausgewählt wird.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3837270A1 (de) * 1987-11-18 1989-06-01 Intersil Inc Integrierte cmos-schaltung und verfahren zum herstellen derselben
DE19609107A1 (de) * 1995-03-09 1996-09-12 Toshiba Ceramics Co Siliciumwafer mit gesteuerter BMD-Konzentration im Innern und mit guter DZ-Schicht sowie Verfahren zu seiner Herstellung

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63198334A (ja) * 1987-02-13 1988-08-17 Komatsu Denshi Kinzoku Kk 半導体シリコンウエ−ハの製造方法
US4843037A (en) * 1987-08-21 1989-06-27 Bell Communications Research, Inc. Passivation of indium gallium arsenide surfaces
US4868133A (en) * 1988-02-11 1989-09-19 Dns Electronic Materials, Inc. Semiconductor wafer fabrication with improved control of internal gettering sites using RTA
US4981549A (en) * 1988-02-23 1991-01-01 Mitsubishi Kinzoku Kabushiki Kaisha Method and apparatus for growing silicon crystals
US5096839A (en) * 1989-09-20 1992-03-17 Kabushiki Kaisha Toshiba Silicon wafer with defined interstitial oxygen concentration
JPH0472735A (ja) * 1990-07-13 1992-03-06 Mitsubishi Materials Corp 半導体ウエーハのゲッタリング方法
US5066359A (en) * 1990-09-04 1991-11-19 Motorola, Inc. Method for producing semiconductor devices having bulk defects therein
IT1242014B (it) * 1990-11-15 1994-02-02 Memc Electronic Materials Procedimento per il trattamento di fette di silicio per ottenere in esse profili di precipitazione controllati per la produzione di componenti elettronici.
CA2064486C (en) * 1992-03-31 2001-08-21 Alain Comeau Method of preparing semiconductor wafer with good intrinsic gettering
US5401669A (en) * 1993-05-13 1995-03-28 Memc Electronic Materials, Spa Process for the preparation of silicon wafers having controlled distribution of oxygen precipitate nucleation centers
US5352615A (en) * 1994-01-24 1994-10-04 Motorola, Inc. Denuding a semiconductor substrate
JP2874834B2 (ja) * 1994-07-29 1999-03-24 三菱マテリアル株式会社 シリコンウェーハのイントリンシックゲッタリング処理法
US5478762A (en) * 1995-03-16 1995-12-26 Taiwan Semiconductor Manufacturing Company Method for producing patterning alignment marks in oxide
US5795809A (en) * 1995-05-25 1998-08-18 Advanced Micro Devices, Inc. Semiconductor wafer fabrication process including gettering utilizing a combined oxidation technique
JPH11168106A (ja) * 1997-09-30 1999-06-22 Fujitsu Ltd 半導体基板の処理方法
KR20010031444A (ko) * 1998-08-31 2001-04-16 와다 다다시 실리콘 단결정 웨이퍼의 제조방법 및 실리콘 단결정 웨이퍼
JP2000294549A (ja) 1999-02-02 2000-10-20 Nec Corp 半導体装置及びその製造方法
JP2002184779A (ja) * 2000-12-13 2002-06-28 Shin Etsu Handotai Co Ltd アニールウェーハの製造方法及びアニールウェーハ
US7081422B2 (en) 2000-12-13 2006-07-25 Shin-Etsu Handotai Co., Ltd. Manufacturing process for annealed wafer and annealed wafer
TW541581B (en) * 2001-04-20 2003-07-11 Memc Electronic Materials Method for the preparation of a semiconductor substrate with a non-uniform distribution of stabilized oxygen precipitates
JP4617751B2 (ja) * 2004-07-22 2011-01-26 株式会社Ｓｕｍｃｏ シリコンウェーハおよびその製造方法
JP6118765B2 (ja) * 2014-07-03 2017-04-19 信越半導体株式会社 シリコン単結晶ウェーハの熱処理方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3997368A (en) * 1975-06-24 1976-12-14 Bell Telephone Laboratories, Incorporated Elimination of stacking faults in silicon devices: a gettering process
JPS5345177A (en) * 1976-10-06 1978-04-22 Fujitsu Ltd Production of semiconductor device
JPS57117245A (en) * 1981-01-12 1982-07-21 Toshiba Corp Manufacture of semiconductor substrate

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
"Appl. Phys. Lett.", Bd. 29, Nr. 3, 1. August 1976S. 136-138 *
"J. of Appl. Phys.", Bd. 48, Nr. 9, Sept. 1977, S. 4001-4003 *
JP-Z: Japanese Journal of Applied Physics, Vol.23,No.1, 1984, S. L9 - L11 *
US-Z: Solid State Technology, Aug.1983, S.137-142 *
US-Z: Solid State Technology, July 1983, H.7, S. 97-101 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3837270A1 (de) * 1987-11-18 1989-06-01 Intersil Inc Integrierte cmos-schaltung und verfahren zum herstellen derselben
DE19609107A1 (de) * 1995-03-09 1996-09-12 Toshiba Ceramics Co Siliciumwafer mit gesteuerter BMD-Konzentration im Innern und mit guter DZ-Schicht sowie Verfahren zu seiner Herstellung
DE19609107B4 (de) * 1995-03-09 2006-07-27 Toshiba Ceramics Co., Ltd. Verfahren zum Herstellen von Siliziumwafern

Also Published As

Publication number Publication date
JPH026223B2 (de) 1990-02-08
JPS60133734A (ja) 1985-07-16
DE3439018C2 (de) 1990-12-06
US4661166A (en) 1987-04-28

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