DE3437006A1

DE3437006A1 - Anordnung zur variablen verzoegerung von nf-signalen

Info

Publication number: DE3437006A1
Application number: DE19843437006
Authority: DE
Inventors: Reinhard 7900 Ulm Grünes
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1984-10-09
Filing date: 1984-10-09
Publication date: 1986-04-10

Description

Anordnung zur variablen Verzögerung von NF-Signalen Die Erfindung betrifft eine Anordnung nach dem Oberbegriff des Anspruchs 1.
Bei bestimmten Funk- und Leitungsnetzen, insbesondere bei Gleichwellenfunknetzen, ist es erforderlich, analoge NF-Signale (Sprache und Daten) um 5 oder 10 #s bis zu ca.
20 ms zu verzögern. Vorteilhafterweise soll die Einstellung in 5 oder 10 #s-Schritten über den gesamten Bereich möglich soin.
Nach dem Stand der Technik erfolgt die Verzögerung der NF-Signale durch angezapfte Leitungsnachbildungen mit den Nachteilen, daß - bei etwas längeren Verzögerungszeiten der Ferritspulen- und Kondensatorenaufwand räumlich sehr groß und sehr teuer (Spulen!) wird; - der Amplituden- und der Gruppenlaufzeitfrequenzgang bei längerer Verzögerung zusätzlich entzerrt werden muß, wenn schnelle Daten X 2,4 B/s übertragen werden (Aufwand!); - die Übertragungs-Eingenschaften von der Umgebungstemperatur (-25° C bis +550 C) beeinflußt werden, und durch Verstärker die Verluste in der Leitungsnachbildung ausgeglichen werden müssen; - die Einstellung der Verzögerung nicht ganz einfach ist (eine Anzahl von Brücken müssen geschaltet werden); - die Verzögerungszeit nicht durch einen Mikroprozessor gesteuert werden kann.
Oder die NF-Verzögerung erfolgt durch eine Eimerkettenschaltung, die folgende Nachteile besitzt: - wegen der oberen Grenzfrequenz des Taktes für die Eimerkette beträgt die minimal einstellbare Verzögerungszeit bereits ca. v 500 ps; - eine dekadische Einstellung in z. B. 10 us-Schritten ist nur teilweise, bzw. für einen größeren Einstellbereich nur mit zusätzlichem Aufwand (Frequenzteiler) möglich; - bei langen Verzögerungszeiten wird die Taktfrequenz für die Eimerkette niedrig und erfordert größeren Aufwand für den Tiefpaß, der den Takt von dem NF-Signal trennt.
Aufgabe der Erfindung ist es, eine Anordnung der eingangs genannten Art anzugeben, die einfach und billig im Aufbau ist, leicht über einen großen Bereich in wählbarer Schrittweite und Länge der Verzögerungszeit einstellbar und durch Mikroprozessor steuerbar ist.
Die Aufgabe wird durch die im Patentanspruch 1 gekennzeichneten Merkmale gelöst. Die Unteransprüche beschreiben vorteilhafte Ausgestaltungen der Erfindung.
Die Prfindung wird im folgeiideii anhand eines in der Figur dargestellten Ausführungsbeispiels näher erläutert.
Das analoge NF-Signal gelangt über einen einfachen Tiefpaß TP auf eine Abtast/Halte-Schaltung S/H. Dort wird es mit einem Takt von z. B. 100 kHz abgetastet, gespeichert, in einem nachfolgenden Analog/Digitalwandler A/D digitalisiert (8 bit) und in einen Schreib-Lese-Speicher RAM eingelesen. Die Adressen für die Speicherplätze werden von einer Kette von Zählern Z erzeugt.
Die Verzögerung des Signals erfolgt durch eine wählbare Speicherdauer im RAM. Über Schalter oder durch digitale Steuerung mittels eines Mikroprozessors wird eine gewünschte Zählerendstellung N an der Zählerkette eingestellt. Nach Erreichen dieser Zählerendstellung werden alle Zähler Z automatisch wieder auf Null gesetzt. Die Zählerstellungen 0 bis N und damit entsprechende RAM-Adressen werden zyklisch mit dem Takt (100 kHz) durchlaufen. Ein auf einem Speicherplatz eingelesener Signalwert wird im nächsten Zyklus ausgelesen, bevor ein neuer Wert auf diesen Platz eingeschrieben wird, und wird an einen Digital/Analogwandler D/A gegeben. Die Verzögeruhig des NP'-Signals beträgt also N x Periodendauer des Taktes.
Der genaue zeitliche Ablauf ist folgender: 1. Zählerstand und damit RAM-Adresse um eins fortschreiben; 2. Signalwert (der im vorherigen Zyklus eingelesen worden war) aus dem RAM auslesen und an den Digital/Analogwandler geben; 3. neuen Signalwert abtasten, digitalisieren und auf den adressierten Speicherplatz im RAM einschreiben; 4. Zählerstand wieder um eins fortschreiben, usw..
Im RAM sind entsprechend der gewählten Verzögerungszeit immer nur die Speicherplätze 0 bis N belegt. Die Periodendauer des Taktes legt die Schrittweite der variablen Verzögerungszeit fest. Die Speicherkapazität des RAM in Verbindung mit der Taktfrequenz legt die längstmögliche Verzögerung fest. Im Ausführungsbeispiel mit einer Taktfrequenz von 100 kHz und einem (2024 x 8)-RAM beträgt die Schrittweite somit 10 ps und die längstmögliche Verzögerungszeit 2024 x 10 ps = 20,24 ms.
Die notwendige Zeitverschiebung zwischen dem Auslesen (Leseansteuerung Rd) und Einschreiben (Schreibansteuerung Wr) des RAM wird von einer einfachen Steuerschaltung erzeugt, die an den Takt gekoppelt ist. Im Ausführungsbeispiel besitzt der A/D-Wandler einen Tri-State-Ausgang und der D/A-Wandler Latches am Eingang, damit am RAM einfach ein- und ausgelesen werden kann. (Das Aus- und Einlesen erfolgt über die gleichen RAM-Anschlüsse.) Die erfindungsgemäße Anordnung weist folgende Vorteile auf: - Es ist keine Grundverzögerung vorhanden, wie dies bei einer Eimerkettenschaltung der Fall ist.
- Leichte Einstellung der Verzögerung mittels Schalter, oder mittels Mikroprozessor über ein Parallel-Port, oder bei einer festen Verzögerung durch ein programmiertes Prom.
Wegen der digitalen Verarbeitung des NF-Signals wird der Amplituden- und Gruppenlaufzeitfrequenzgang durch die Länge der eingestellten Verzögerung nicht beeinflußt.
Ebenso ist der Einfluß der Umgebungstemperatur gering, (wirkt primär nur auf den A/D-Wandler und S/H ein).
Bei Verwendung eines anderen RAM, z. B. 256 x 8 oder 4048 x 8 mit einer entsprechenden Anzahl Zählern, kann die einstellbare Verzögerungszeit entsprechend verkürzt oder verlängert werden.
Ebenso kann bei einer anderen Taktfrequenz von z. B.
50 kHz oder 200 kHz die Verzögerungsschrittweite auf z. B. 20 ps bzw. 5 ps geändert werden. Bei einem RAM (2024 x 8) ergibt eine Taktfrequenz von 50 kHz eine einstellbare Verzögerung von 20 s bis 40,48 ms und bei 200 kHz von 5 ps bis 10,12 ms.
Wegen des großen Frequenzabstandes zwischen dem NF-Signal (max. 3,4 kHz) und der Taktfrequenz von z. B. 100 kHz reicht ein einfacher Tiefpaß 2. Grades aus, oder es können Bessel-Tiefpässe verwendet werden. Damit wird eine Beeinflussung der Gruppenlaufzeit an der oberen NF-Bandbreite vermieden.
- Leerseite -

Claims

Patentansprüche t. Anordnung zur variablen Verzögerung analoger NF-Signale, gekennzeichnet durch folgende Merkmale: - das NF-Signal wird mit einem vorgegebenen Takt abgetastet (S/H), in einem Analog/Digitalwandler (A/D) digitalisiert, und in einem Schreib-Lese-Speicher (RAM) eingeschrieben; - die Adressen für die Speicherplätze des Schreib-Lese-Speichers (RAM) werden von einer Kette von Zählern (Z) erzeugt, deren Zählerendstand wählbar ist; - die Zähler (Z) laufen zyklisch mit dem vorgegebenen Takt zwischen der Stellung Null und dem wählbaren Zählerendstand; - ein auf einem Speicherplatz des Schreib-Lese-Speichers (RAM) eingeschriebener Signalwert wird nach einem Zählzyklus ausgelesen, wenn die Kette von Zählern (Z) die entsprechende Adresse erzeugt, und an einen Digital/Analogwandler (D/A) gegeben, bevor innerhalb derselben Taktperiode ein neuer Signalwert auf den freigewordenen Speicherplatz eingeschrieben wird.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Analog/Digitalwandler (A/D) einen Tri-state-Ausgang (T5) aufweist.
3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Digital/Analogwandler (D/A) Latches im Eingang t#ufwt',is t: