DE3420824A1

DE3420824A1 - Peripheres steuersystem

Info

Publication number: DE3420824A1
Application number: DE19843420824
Authority: DE
Inventors: Conrad Nepean Ontario Lewis
Original assignee: Mitel Corp
Current assignee: Microsemi Semiconductor ULC
Priority date: 1983-06-29
Filing date: 1984-06-05
Publication date: 1985-01-03
Also published as: GB2142505A; GB8404202D0; FR2548506B1; GB2142505B; ES8600596A1; CA1203876A; ES530124A0; MX157982A; IT8419529A0; IT1175331B; FR2548506A1; US4616360A; JPS6025399A

Description

Peripheres Steuersystem

Die Erfindung betrifft ein peripheres Steuersystem bei einer Signalübermittlungsanlage mit einem peripheren Steuerprozessor, dem Steuersignale für die an das periphere Steuersystem angeschlossenen Periphereinheiten über einen Parallelbus von einem Hauptsteuersystem zugeführt «/erden.

Bei digitalen Telefonsystemen u/erden die Sprachsignale oder andere Datensignale, wie beispielsweise Signale von Rechnern zwischen den Periphereinheiten umgesetzt in PCM-kodierte Signale. Bei den Periphereinheiten kann es sich um analoge Telefone, digitale Telefone, Rechnerterminals, Tongeneratoren usw. handeln. Im Falle eines analogen Telefons ist ein Kodierer-Dekodierer zwischengeschaltet. Die Periphereinheiten können hierbei nicht

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intelligent sein, d.h. sie haben passive oder keinerlei Steuereinheiten oder es kann sich um intelligente Einheiten handeln, die ihr eigenes Steuersystem besitzen.

Derartige Telefonsysteme weisen ein Hauptsteuersystem auf, das ein Schalter- bz\i/. Koppelfeld umfaßt, bei dem die Signale zwischen den Periphereinheiten im Zeitmultiplexverfahren aufgeteilt werden.

Um die Steueraufgaben des Hauptsteuersystems zu vermindern, ist es bekannt, zwischen dem Hauptsteuersystem und den Periphereinheiten periphere Steuersysteme vorzusehen, welche durch ihren eigenen Steuerprozessor gesteuert werden. Das Hauptsteuersystem steht hierbei in Verbindung mit dem peripheren Steuerprozessor, der seinerseits das periphere Steuersystem überwacht. Der periphere Steuerprozessor hat hierbei die Aufgabe, den Schaltzustand der Periphereinheitenzu überwachen, sowie Signalpfade für Daten- und Steuersignale zu errichten.

Die peripheren Steuersysteme sind auf verschiedene Weise aufgebaut. Deren Merkmale werden später im einzelnen beschrieben.

Es besteht die Aufgabe, das periphere Steuersystem so zu verbessern, daß seine Zuverlässigkeit insbesondere im Hinblick auf einen Ausfall einer Periphereinheit erhöht und der Verdrahtungsaufwand vermindert wird.

Gelöst wird diese Aufgabe durch die kennzeichnenden Merkmale des Anspruches 1. Vorteilhafte Ausgestaltungen sind den Unteransprüchen entnehmbar.

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Der Stand der Technik und ein Ausführungsbeispiel werden nachfolgend anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm eines bekannten peripheren Steuersystems;

Fig. 2 ein Blockdiagramm eines weiteren

bekannten peripheren Steuersystems;

Fig. 3 ein Blockdiagramm des neuen peripheren Steuersystems;

Fig. 4 ein Blockdiagramm des beim peripheren Steuersystems verwendeten DX-Schalters und

Fig. 5 der Schaltungsaufbau des peripheren Steuersystems.

Die Fig. 1 zeigt ein bekanntes peripheres Steuersystem. Ein peripherer Steuerprozessor 1 steht über Kanäle oder Zwischenleitungen in Verbindung mit einer zentralen Steuereinheit und kommuniziert mit den Peripherschaltkreisen über einen Parallelbus 3. Diese Art der Verbindung ist relativ kostengünstig und der Softwareaufwand nicht sehr groß.

Tritt jedoch bei einem Peripherschaltkreis ein Fehler auf, der auf den Bus wirkt, dann kann der gesamte Bus unbrauchbar werden. Obwohl also dieses System relativ kostengünstig

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und einfach im Aufbau ist, ist dessen Zuverlässigkeit nicht sehr groß.

Eine zweite Art eines peripheren Steuersystems zeigt Fig. 2. In diesem Fall steht ein peripherer Steuerprozessor 1 über einen Multiplexer/Demultiplexer 4 in Verbindung mit den Peripherschaltkreisen 2. Bei diesem System u/ird die Verbindung zwischen dem Multiplexer/Demultiplexer 2 zu jedem Peripherschaltkreis hergestellt durch einzelne Serienleitungen, d.h. mindestens eine Serienleitung für jeden Schaltkreis. Demgemäß werden bei diesem System mehrere hundert Serienleitungen benötigt.

Dieses System ist zuverlässiger als das zuvor beschriebene System mit einem Parallelbus, jedoch ist ein hoher Verkabelungsaufwand erforderlich, der umso größer ist, je mehr Peripherschaltkreise verwendet werden. Dies führt zu erheblichen Kosten und außerdem zu dem Nachteil, daß ein Übersprechen auftreten kann. Die Verwendung eines Multiplexers/Demultiplexers führt zu einer Kostenerhöhung und benötigt eine komplizierte Software.

Bei den zuvor erwähnten Systemen tritt der weitere Nachteil auf, daß der periphere Steuerprozessor kontinuierlich mit der Übermittlung von Steuer- und Überwachungssignalen zus-ätzlich zur normalen Signalübermittlung befaßt ist.

Diese Nachteile werden mit dem vorliegenden System überwunden. Dieses System ist relativ kostengünstig und weist eine hohe Zuverlässigkeit auf. Der Ausfall eines Peripher-

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Schaltkreises hat keinerlei Einfluß auf die Arbeitsweise der übrigen Peripherschaltkreise. Zusätzlich ist der Verkabelungsaufwand relativ gering.

Das vorliegende System ist aufgebaut unter Verwendung von sogenannten DX-Schaltern, die aus einer Kombination eines Zeit- und Raumkoppelvielfachs bestehen. Der DX-Schalter kombiniert ein Zeitmultiplexkoppelfeld mit einem Raummultiplexkoppelfeld, bei welchem die Schaltzeit unterteilt ist in Datenkanäle und bei welchem Daten gespeichert werden können, bis sie ausgegeben und/oder durch neue Daten ersetzt werden. Bei einer Anordnung von sechs DX-Schaltern können insgesamt 768 Peripherschaltkreise gesteuert werden.

Bei dem vorliegenden System handelt es sich also um ein peripheres Steuersystem zur digitalen Signalschaltung unter Einschluß eines Geräts zum Empfang peripherer Steuersignale über einen Parallelbus vom Schaltsystem, einer Mehrzahl von Serienleitungen, von denen jede in Kanäle unterteilte Zeitmultiplexsignale überträgt und einem Schaltgerät zur Umsetzung von Signalen vom Parallelbus in bestimmte Kanäle einer bestimmten Leitung zur Übermittlung an Periphereinheiten, wobei jeder Periphereinheit ein bestimmter Kanal in einer Leitung zugeordnet ist und die Anzahl der Periphereinheiten ein Mehrfaches der Anzahl der Leitungen ist.

Das System kann auch in umgekehrter Richtung betrieben werden. Hierbei werden von den Periphereinheiten Überwachungssignale in bestimmten Kanälen der Leitungen

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empfangen, umgesetzt und dem Parallelbus zugeführt. Zusätzlich kann eine gleiche Schaltmatrix Informationssignale zwischen zeitmultiplexen Serienleitungen und anderen zeitmultiplexen Serienleitungen übermitteln, welche mit einer Informationsschaltmatrix des Hauptsteuersystems verbunden sind. Beide Periphermatrixen stehen unter der Steuerung des einzigen Periphersteuerschaltkreises. Die Schaltmatrixen sind bevorzugt eine Kombination eines Zeitmultiplex- und Raummultiplexkoppelfeldes.

Die Fig. 3 zeigt den Prinzipaufbau des Systems. Ein peripherer Steuerprozessor 1 steht mit dem Peripherschaltkreisen 5 in Verbindung über DX-Schalter 6. Der periphere Steuerprozessor ist mit nur u/enigen DX-Schaltern 6 über einen Parallelbus verbunden. Die DX-Schalter 6 sind mit den Peripherschaltkreisen 5 verbunden über in beide Richtungen betriebene Zwischenleitungen. Jeder Peripherschaltkreis besteht aus einer gedruckten Leiterplatte, in welcher bis zu 16 Peripherleitungsschaltkreise enthalten sind, von denen jeder einen Peripheranschluß bildet. Demzufolge entspricht die Anzahl der Steuerleitungen von den DX-Schaltern zu den peripheren Schaltkreisen der Anzahl der Leiterplatten und nicht der Anzahl der Periphereinheiten. Jede Leitung ist zeitaufgeteilt, weist also beispielsweise Kanäle auf. Jedem Kanal ist hierbei eine Periphereinheit zugeordnet. Für 768 periphere Leitungsschaltkreise, von denen jeder einen Peripheranschluß aufweist, sind also lediglich 32 Steuerleitungen erforderlich und nicht wie beim Stand der Technik 769 oder 1536 Leitungen oder ein langer Parallelbus. Es entsteht auf diese Weise ein zuverlässiges Steuersystem, für das nur eine billige Software

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erforderlich ist. Die Gefahr des Übersprechens tritt hierbei nicht auf. Der periphere Steuerprozessor 1 steht über eine Zu/ischenleitung in Verbindung mit dem digitalen Hauptsteuersystem.

Im gezeigten Ausführungsbeispiel steht jeder DX-Schalter in Verbindung mit acht separaten Peripherschaltkreisen. Sechs DX-Schalter stehen somit in Verbindung mit 48 Peripherschaltkreisen. Falls jeder Peripherschaltkreis 16 Anschlüsse für jeweils eine Periphereinheit aufweist, so können auf diese Weise 768 Periphereinheiten gesteuert u/erden. Es kann sich hierbei um einfache oder intelligente Periphereinheiten handeln. Die DX-Schalter und die Peripherschaltkreise sind in Bezug auf Steuerdaten, die zu den Periphereinheiten gelangen, transparent.

Falls eine Periphereinheit ausfällt, dann wird lediglich der .zugehörige Anschluß betroffen. In ungünstigen Fällen kann ein Maximum von 16 Anschlüssen betroffen sein. Falls ein DX-Schalter ausfällt, dann ist üblicherweise lediglich ein Peripherschaltkreis oder ein Maximum von Peripherschaltkreisen betroffen, die mit diesem DX-Schalter verbunden sind.

Der Ausfall eines einzigen Peripherschaltkreises führt also nicht zum Ausfall aller Peripherschaltkreise, wie dies bei dem System nach Fig. 1 der Fall ist. Auch ist die Zuverlässigkeit im Vergleich zu dem System nach Fig. größer. Die DX-Schalter kontrollieren automatisch die Signalausgangswege zu den verschiedenen Periphereinheiten. Eine Vielzahl von Überu/achungsfunktionen können so-

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mit beim peripheren Steuerprozessor 1 entfallen. Der periphere Steuerprozessor kann somit andere Aufgaben übernehmen oder ist in der Lage, sehr viele Periphereinheiten zu überwachen.

Jeder DX-Schalter stellt ein Bauteil dar zum Anlegen paralleler Steuerdaten in Serienausgangsleitungen und zum Empfang von Serieneingangsdaten, welche auf Parallelleitungen geschaltet werden, wobei die Parallelleitungen verbunden sind mit dem peripheren Steuerprozessor 1.

Der Aufbau eines derartigen DX-Schalters ist beschrieben in der Patentanmeldung 32 32 600.9-31.

Der Aufbau eines DX-Schalters wird nachfolgend anhand der Fig. 4A und 4B erläutert.

Gemäß Fig. 4A sind mehrere Eingangsleitungen, beispielsweise die acht Leitungen PCMINO bis PCMIN7 mit einem Eingangsdatenmanipulator verbunden, welcher aus zwei Abschnitten 101A und 101B besteht. In diesen acht Leitungen treten Zeitmultiplexeingangssignale auf. Die in jeder Eingangsleitung auftretenden Daten, die für eine Periphereinheit bestimmt sind,werden im Serienformat empfangen, wobei die Zeitfolge der Daten in Rahmen aufgeteilt ist, wobei jeder Rahmen unterteilt ist in 32 Kanäle und jeder Kanal unterteilt ist durch acht Bits, die ein Datenwort umfassen. In den Manipulatoren 101A und 101B werden die Eingangssignale jedes Kanals vom Serienformat in ein Parallelformat umgesetzt. Die resultierende Signalfolge wird über eine 8 Bit Parallelleitung von jedem Manipulator dem Dateneingang D von zwei einander entsprechenden Datenspeicher 102A und 102B zugeführt, die zusammen nachfolgend

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als Speicher 102 bezeichnet werden. Die Zeitfolge der Speicherung dieser Daten im Datenspeicher 102 wird gesteuert durch die Eingabesteuerkreise 103A und 103B, die ihrerseits gesteuert werden über zwei Leitungen SDMW und C244, über welche Taktsignale von einem Taktgenerator 118 (Fig. 4B) zugeführt werdee. Die getrennten Datenspeicher können natürlich wie die Eingangsdatenmanipulatoren und die Eingabesteuerschaltkreise jeweils zu einem gemeinsamen Schaltkreis kombiniert sein. Der Datenspeicher weist beispielsweise 286 mal 8 Bits zur Speicherung eines Rahmens von jeder der acht Eingangsleitungen· auf, von denen jede seriell Daten mit 2,048 Megahertz übermittelt.

Es sei erwähnt, daß Aufbau und Wirkungsweise der Schaltung nach den Figuren 4A und 4B im Einzelnen beschrieben ist in der DE-OS 32 32 600.

Der Ausgangsanschluß Q des Datenspeichers 102 ist über eine 8 Bit Parallelleitung über noch zu beschreibende Schaltkreise mit einem Ausgangsdatenmanipulator 104 verbunden, der die parallel angeordneten Daten in Seriendaten umsetzt. Der Manipulator 104 wird durch Taktsignale am Eingangsanschluß I/P und an den Ausgangsanschlüssen 0/P gesteuert.

Eine 8 Bit Parallelausgangsleitung 105 verbindet den Manipulator 104 mit drei Schaltzuständen aufweisenden Schaltern oder Treibern 106, deren Ausgänge mit einer Gruppe von 8 Ausgangsleitungen PCMOUTO bis PCM0UT7 verbunden sind, in denen die Zeitmultiplexausgangssignale auftreten.

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Ein Verbindungsspeicher.mit 256 mal 11 Bits ist unterteilt in einen 8 Bit Teil 107A und in einen 3 Bit Teil 107B, deren Dateneinganganschlüsse D für 8 Parallelbits über die Leitung CD (7 - 0) mit einem Steuerschnittstellenschaltkreis 117 (Fig. 4b) verbunden sind der eine Datenquelle darstellt und verbunden ist mit einem nichtdargestellten Mikroprozessor. Die 8 Parallelbits verarbeitenden Adresseneingänge AD des Verbindungsspeichers sind verbunden mit dem Ausgang eines 2 : 1 Multiplexers 108, der.zwei 8 Bit Paralleleingänge aufweist. Einer der Eingänge ist unterteilt in zwei Gruppen, von denen eine zum Empfang von Adressen über fünf Parallelleitungen A (4 - 0} und die andere zum Empfang von Adressen über drei Parallel leitungen CAR (2 - 0) dient, die über den Schnittstellenschaltkreis 117 mit einem Mikroprozessor verbunden sind. Der andere 8 Bit Paralleleingang ist über die Leitung CMRAC (7 - 0) mit einem Taktgenerator verbunden. Die Eingabesteuerschaltkreise 109A und 109B sind mit ihren Ausgängen verbunden mit den Eingabesteueranschlüssen W der Verbindungsspeicher 107A und 107B. Die Eingabesteuerschaltkreise werden durch Eingangstaktsignale in den Leitungen CCMLBW, SCR/CT und CLK244 gesteuert.

Die 8- und 3-Bit Parallelausgangsleitungen von den Ausgängen Q der Verbindungsspeicher 107A und 107B sind verbunden mit Verbindungsspeicherdatenregister HOA und HOB. Die Ausgangsleitungen der Verbindungsspeicher 107A und 107B sind weiterhin verbunden mit den Eingangsanschlüssen CMD (7 - 0)und CMD (10 - 8) des Schnittstellenschaltkreises 117 und damit mit dem Mikroprozessor.

Die an die AusgangsanschVüsse Q der Datenspeicher 102A und 102B angeschlossenen Leitungen führen zu den Eingängen DMD (7 - 0) des Schnittstellenschaltkreises 117 und damit zum Mikroprozessor.

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Der 8-Bit Ausgang des Verbindungsspeicherdatenregisters HOA ist verbunden mit einem entsprechenden 8 Bit Paralleleingang der Multiplexer 110 und 111. Der zweite 8 Bit Eingang des Multiplexers 110 ist verbunden mit dem Ausgang des Datenspeichers 102 und der 8 Bit Parallelausgang des Multiplexers 110 ist verbunden mit dem Eingang des Ausgangsdatenmanipulators 104, der eine Umsetzung der Seriendaten in Paralleldaten bewirkt. Sieben der acht Parallelausgangsbits des Multiplexers 111 sind mit dem Adresseneingang AD des Datenspeichers 102 verbunden, während das achte Bit über einen Inverter 119 mit dem Ausgangssteuereingang 0/E des Datenspeichers 102B und direkt mit dem Eingang 0/E des Datenspeichers 102A verbunden ist. Ein zweiter 8 Bit Paralleleingang des Multiplexers 111 ist verbunden mit dem Adressenausgang A (4 - 0) und dem Speicheradressenausgang CAR (2 - 0) des Schnittstellenschaltkreises 117. Zusätzlich ist ein 7 Bit Paralleleingang über die Leitungen DMWAC (6 - 0) mit einem Taktgenerator 118 verbunden.

Die Ausgangsbits 8-10 des Verbindungsspeicherdatenregisters HOB liegen am 3 Bit Paralleleingang CMDRlO des Oder-Gatters 112 an. Ein zweiter Eingang dieses Gatters 112 ist verbunden mit dem Anschluß CAR 7 des Schnittstellenschaltkreises 117. Der Ausgang des Oder-Gatters 112 ist verbunden mit dem Eingangssteueranschluß 110, wodurch einer der beiden Eingänge dieses Multiplexers angesteuert wird.

Die Ausgangsleitungen des Verbindungsspeicherdatenregisters HOB mit den Bits 8 und 9 sind verbunden mit dem Eingang eines Zeitregisters 113. Diese Bits gehen durch den logischen Schaltkreis 120 hindurch und eine 1 Bit Ausgangsleitung ist verbunden mit dem Eingang eines Serien-Parallelkonverters 114. Der das Bit 9 leitende Ausgang des

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Zeitregisters 113 mit der Bezeichnung XC dient zur Steuerung eines externen Schaltkreises. Die Leitungen CAR 6 und CAR 5 des Schnittstellenschaltkreises 117 sind mit dem logischen Schaltkreis 120 verbunden.

Die Serienbits am Ausgang des Verbindungsspeicherdatenregisters 110 werden im Konverter 114 in ein Parallelformat umgesetzt und gelangen in einer 8 Bit Parallelform vom Ausgang Q des Konverters 114 an ein Ausgangstreibersteuerregister 115 . Die Ausgangsleitungen CDC (7 - 0) vom Register 115 , in welchen die Ausgangstreibersteuersignale auftreten, sind verbunden mit den entsprechenden Eingängen eines Ausgangseinschaltsteuerlogikschaltkreises 116. An diesen Schaltkreis 116 ist angeschlossen eine Ausgangstreibereinschalteingangsleitung ODE , welche mit einem externen Schaltkreis verbunden ist und über welche der drei Schaltzustände aufweisende Treiber von einem externen Schaltkreis in einen bestimmten Schaltzustand geschaltet werden kann. Die Ausgangsleitungen des Logikschaltkreises

116 sind mit den Steuereingängen des Ausgangstreibers 106 verbunden.

Die Verbindung zwischen dem Schnittstellenschaltkreis

117 gem. Fig. 4B und einem nicht dargestellten Mikroprozessor erfolgt über die Leitungen E, R/W, MR, CE, die Adressenbusleitungen A (5 - 0) und die Datenbusleitungen D (7 - 0). Die Eingänge zum Schnittstellen-Schaltkreis 117 sind die acht Ausgabedatenleitungen DMD (7 - 0) für den Datenspeicher, die 11 Ausgabedatenleitungen CMD (7- 0) und CMD (10 - 8) für den Verbindungsspeicher. Die Ausgänge vom Schnittstellenschaltkreis 117 sind die Eingabeeinschaltleitungen CCMLBW und CCMHBW

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Für den Verbindungsspeicher, fünf Adressenbitleitungen A (4 - 0), die Steueradressenregisterbits CAR (2 - 0), die Steueradressenregisterbits (7 - 5) zum Festlegen der Daten- und Verbindungsspeicheradressen und acht Leitungen CD (7 - 0), die die Eingangsdaten des Verbindungsspeichers festlegen.

Im Betrieb u/erden Eingangssignale der Leitungen PCMINO PCMIN7 vom Eingangsdatenmanipulator 101 vom Serienformat in ein Parallelformat umgewandelt. Die Paralleldaten werden sodann in einen Sprachspeicher, entsprechend dem Datenspeicher 102, eingegeben. Ein Adressenspeicher, gebildet vom Verbindungsspeicher 107, speichert die Adressen derjenigen Datenwörter, welche auszulesen sind und welche vom Datenmanipulator 104 vom Parallelformat in ein Serienformat umgewandelt werden. Die nunmehr im Serienformat vorliegenden Datenwörter werden direkt den Ausgangsleitungen PCMOUTO - PCM0UT7 zugeführt.

Der zuvor beschriebene Schaltkreis stellt also eine Kombination einer Zeit- und Raumaufteilung dar von PCM-kodierten Sprach- und Datensignalen für und von den Periphereinheiten.

Ein Mikroprozessor hat sowohl einen Lesezugriff zum Datenspeicher 102 als auch einen Lese- und Eingabezugriff zum Verbindungsspeicher 107. Wenn also der Datenspeicher 102 einen Rahmen von 8 Bit Worte speichert, die von den acht Serieneingangsleitungen zugeführt wurde, kann irgendeine dieser Daten vom Mikroprozessor abgelesen werden. Dies bewirkt durch den Ausgang des Datenspeichers 102, der über die Leitungen DMD (7 - 0) mit dem Schnittstellenschaltkreis 117 verbunden ist. Auf diese Weise können die den Eingangs-

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leitungen PCM zugeführten Signale vom Mikroprozessor abgelesen werden. Steuersignale von Periphereinheiten können über den DX-Schalter direkt dem Mikroprozessor zugeführt werden, von u/o sie zur Hauptsteuerung des Systems gelangen.

Der Mikroprozessor gibt über die Datenleitungen CD (7 - 0) Daten in den V/erbindungsspeicher 107 ein und zwar in Adressen, welche über die Leitungen A (4 - 0) und CAR (2 - 0) festgelegt sind. Diese Leitungen sind verbunden mit dem Multiplexer 108. Der Mikroprozessor liest die Inhalte des Verbindungsspeichers über die Leitungen CMD (7 - 0) ab, v/elche vom Ausgang des Verbindungsspeichers 107A zu den entsprechenden Eingängen des Schnittstellenschaltkreises 117 führen.

Der Mikroprozessor kann auch direkt in die Ausgangsleitungen PCMOUTO - PCM0UT7 eingeben. Signale vom Verbindungsspeicher werden zeitweilig gespeichert im Datenregister 110. Die ersten 8 Bits vom Ausgang des Verbindungsspeicherdatenregisters HOA in den Leitungen CMDR (7 -0) M/erden an einen der Paralleleingangsanschlüsse des Multiplexers 110 angelegt, während die Ausgangsbits des Datenspeichers 102 an den anderen Eingangsanschluß angelenkt werden. Da das Bit 10 vom Datenregister HOB mit dem Bit in der Leitung CAR vom Schnittstellenschaltkreis bestimmt, welche der beiden Gruppen von Eingängen des Multiplexers 110 dort ausgegeben werden, um dann vom Datenmanipulator 104 an die Ausgangsleitungen PCM ausgegeben zu werden, ist es klar, daß der Mikroprozessor anstelle der PCM-Wörter vom Datenspeicher 102 seine eigenen Signale an die Ausgangsleitungen abgeben kann. Die Ausgangsleitungen PCMOUT führen an den peripheren Schnittstellen oder in einigen Fällen zu Hauptsteuerkoppel-

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vielfach. Datensignale von der Hauptsteuerung können also über die Periphersteuerung den Periphereinheiten zugeführt werden, ohne daß dabei Zwischenleitungen belegt werden würden, die zum Aufbau eines Rufs zum Systemschalter benutzt werden.

Eingangssignale von den Eingangsleitungen , die in Datenspeicher 102 gespeichert sind, können vom Ausgang des Datenspeichers 102 über die Leitungen DMD (7 - 0) direkt über den Schnittstellenschaltkreis 117 an den Mikroprozessor ausgelesen werden können.

Die im Datenspeicher 102 gespeicherten Signale werden normalerweise an die PCM Ausgangsleitungen und in Zeitschlitzen abgegeben, deren Adressen festgelegt werden durch Signale, welche im Verbindungsspeicher 107A gespeichert sind. Diese werden über das Verbindungsspeicherdatenregieter HOA und die 8 Bit Parallelleitungen CMDR (7 - 0) in den Multiplexer 111 eingegeben. Zusätzlich kann der Mikroprozessor spezielle vom Datenspeicher 102 auszugebende Worte bestimmen über die Speicheradressenleitungen CAR (2 - 0) und A (4 - 0), die mit dem Multiplexer 111 verbunden sind. Ein drittes dem Multiplexer 111 zugeführtes Signal ist das Taktsignal der Leitung DMWAC (6 - 0) vom Taktgenerator 118 (Fig. 4B).

Der Mikroprozessor gibt die 11 Bit Worte (Bits 0 - 10) in den Verbindungsspeicher 107A und 107B ein und zwar in Adressen, welche bestimmt sind durch Signale in den Leitungen CAR (2 - 0) und A (4 - 0) zu Zeiten, welche bestimmt sind durch die Eingabesteuerlogikschaltkreise 109A und 109B, welche Eingabebefehle an die zugeordneten

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Speicher ausgeben. Das Bit 10 des Verbindungsspeichers wird dazu verwendet, daß entweder der Datenspeicher oder die Bits 7-0 des Verbindungsspeichers als Quelle für die 8 Bit Worte herangezogen werden, welche über die Serienausgangsleitungen abgesandt werden sollen. Abhängig vom Zustand des Bits 10 bilden entweder die Bits 7 - U das Wort, das über die Leitungen CMDR (7-0) und den Multiplexer 110 dem Ausgangsdatenmanipulator zugeführt werden oder es wird eines der 256 Worte von jeweils 8 Bits ausgelesen, welche im Datenspeicher gespeichert sind, um während der entsprechenden Kanalzeit an die entsprechenden Ausgangsleitungen ausgegeben zu werden. Wie schon zuvor erwähnt, geht das Bit 10 durch das Oder-Gatter 112 hindurch, das den Zustand des Multiplexers ändert und somit die entsprechende Datenquelle definiert, welche zum Ausgangsdatenmanipulator 104 hindurchgelassen wird.

Das Bit 9 des Verbindungsspeichers wird dazu verwendet, einen externen Schaltkreis zu steuern. Dieses Bit wird empfangen vom Verbindungsspeicherdatenregister HOB und wird im Zeitregister 113 in Bezug auf das Taktsignal C488 bezüglich seiner Phase korrigiert und liegt an der Leitung CX zur Steuerung des externen Schaltkreises an.

Das Bit 8 geht vom Verbindungsspeicherdatenregister HOB durch das Zeitregister 113 und den Logikschaltkreis hindurch zum Konverter 114. Die aufeinanderfolgenden Bits werden im Konverter 114 in acht parallele Bits umgewandelt, welche im Ausgangstreibersteuerregister 115 gespeichert werden. Das Ausgangssignal wird an den Ausgangseinschaltsteuerlogikschaltkreis 116 gelegt, von wo es den Gattern des Ausgangstreibers 106 zugeführt wird. Auf diese Weise

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wird die Übermittlung und werden die Ausgangsimpedanzzustände der drei Schaltzustände aufweisenden Treiber für die entsprechenden Ausgangsleitungen festgelegt.

Ist das Bit 10 gleich O, dann bestimmen die Bits 7-0 des Verbindungsspeichers, welches Datenspeicherwort über die Serienausgangsleitungen auszugeben ist. Auf diese Weise wird ein Bezug hergestellt zwischen der Speicherstelle des Verbindungsspeichers und der Kanalzeit, entsprechend der Speicherstelle des Verbindungsspeichers. Ist also das Bit 10 gleich 0, dann stellen die Bits 7-0 ein Adressensignal" dar, welches über die Leitung CMDR (7 - 0) über den Multiplexer 111 an den Eingang AD des Datenspeichers 102 gelangt.

Beträgt jedoch das Bit 10 gleich 1, dann bilden die Bits 7-0 des Verbindungsspeichers ein Datenwort, welches über eine Serienausgangsleitung auszugeben "ist, welche einer Speicherstelle des Verbindungsspeichers entspricht zu einer dieser Verbindungsspeicherstelle entsprechenden Kanalzeit. Dieses Wort geht wie vorbeschrieben durch den Multiplexer 110 hindurch.

Der Mikroprozessor liest somit die Serieneingangsleitungen vom Datenspeicher ab ohne selbst bezüglich des Rahmens, Kanals, der Bitzeit und der Serien-Parallelumsetzung betroffen zu sein. Durch Eingabe in den Verbindungsspeicher kann der Mikroprozessor über die Serienausgangsleitungen Datenworte übermitteln, ohne selbst bezüglich des Zeitpunktes und der Parallel-Serien-Umsetzung betroffen zu sein.

Der DX-Schalter kann somit zwischen eingehenden und ausgehenden Kanälen von irgendeiner ankommenden auf irgend-

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eine ausgehende Leitung Signale schalten, und kann Daten an einen Mikroprozessor übermitteln oder Daten von einem Mikroprozessor empfangen und Daten in irgendeinem ausgehenden Kanal eingeben. Der Mikroprozessor kann weiterhin innerhalb des DX-Schalters die Schaltwege steuern.

Nachfolgend wird Bezug genommen auf Fig. 5. Hierbei ist vorausgesetzt,daß eine periphere Schnittstellenschaltkreisplatte, sowohl Ruf- bzw. Sprechsignale (PCM Informationssignalu/ege) als auch Wege zu peripheren Schnittstellensteuerschaltkreisen oder Steuerschaltkreisen von peripheren Baueinheiten selbst umfaßt. Die in zwei Richtungen arbeitenden Datenleitungen DATAIN 0-23 und DATAOUT 0-23 sind mit Steuerschaltkreisen von peripheren Schnittstellenschaltkreisen verbunden. Die in zu/ei Richtungen arbeitenden Signalübermittlungsleitungen PCS 0-23 und CCS 0-23 sind mit PCM Informationsübermittlungsanschlüssen der peripheren Schnittstellenschaltkreise verbunden. Die nachfolgend beschriebene periphere Schaltermatrix konzentriert 48 in zwei Richtungen betriebene PCM Leitungen mit 32 Kanälen von der Peripherseite in 8 oder 16 in zwei Richtungen betriebene Leitungen von 32 Kanälen, welche zum Hauptschaltkreis führen.

Der periphere Schaltprozessor 29 von Fig. 5B ist über den Steuerbus 25 an den Schaltkreis nach Fig. 5A angeschlossen. Dieser Steuerbus 25 besteht gem. der Fig. 5A aus den Datenleitungen DO - 7, den Adressenleitungen Al - 10 und den Leitungen C244, PP, LDS, R/W, CS", CDID und C125, (Taktimpuls, Rahmenimpuls, Last, Eingabe/Ausgabe, Chipwahl und Taktimpuls) sowie der Datenbestätigungsleitung DACK und der Einschaltleitung ARRAY.

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Der periphere Schaltprozessor erzeugt Programmsignale zur kontinuierlichen Abtastung der peripheren Schnittstellenplatten durch die DX-Schalter. Diese Leiterplatten sind an Leitungen der Peripherseite der DX-Schalter angeschlossen. Durch die Verwendung von Gruppen von DX-Schaltern ergibt sich eine neue Abtastvi/eise.

Die Steuersignale des peripheren Schaltprozessors auf dem vorerwähnten Steuerbus gehen durch die Puffer 35 und 36 hindurch und werden im Dekoder 37 dekodiert und in den Datenbus ausgegeben, der bezeichnet ist mit DXEN (DX Einschaltschalter), DLLB (Datenrückleitungsschleife), ORWR und CIDRD (Plattenidentifikationsablesung). Die Leitung DXEN und andere Leitungen vom peripheren Schaltprozessor verknüpfen den Schnittstellenschaltkreis und den Taktgenerator von jedem der drei 8 mal 8 DX Schalter 38, 39 und 40. Die Datenleitungen DO-7 sind über den Puffer 41, der in zwei Richtungen betrieben wird, verbunden mit der Steuerschnittstelle der drei DX-Schalter. Die Dateneingangsleitungen vom peripheren Schnittstellenschaltkreis DATAINO - 7, DATAIN8 - 15 und DATAIN16 - 23 sind verbunden mit einem Phaseneingang des Multiplexers 42, der drei Ausgänge aufweist, von denen jeder mit einem DX-Schalter verbunden ist. Der Anschluß erfolgt dort an die Eingänge PCMINO - 7. Die Ausgangsleitungen PCMOUTO - 7 der drei DX-Schalter sind verbunden mit drei Eingängen eines Puffers 43, dessen drei Ausgänge verbunden sind mit den Datenausgangsleitungen DATAOUTO - 7, DATA0UT8 - 15 und ÜATAÜUT16 - 23 zu peripheren Schnittstellenschaltkreisen. Demgemäß wird eine in zwei Richtungen betriebene Übermittlungssammelleitung errichtet zwischen dem peripheren Schalt-

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prozessor 29 der Fig. 5B und den Dateneingangs- und Datenausgangsleitungen zu den peripheren Schnittstellenschaltkreisen über drei DX-Schalter 38, 39 und 40.

Im Betrieb gibt der periphere Schaltprozessor ein Signal ab, welches in den Verbindungsspeicher eingegeben wird und sodann in den Datenspeicher der drei DX-Schalter, die Abtastsignale auf die Datenausgangsleitungen zu den peripheren Schnittstellenschaltkreisen abgeben über die zeitaufgeteilten PCM-Serienleitungen DATAOUT 0 - 23. Wird beispielsweise bei .einem Nebenstellenapparat der Telefonhörer abgenommen, dann u/ird ein bestimmtes Formatüberwachungssignal vom Peripherschaltkreis empfangen über einen der Kanäle der Dateneingangsleitungen DATAINO - 23, den Multiplexer 42 und wird gespeichert im Datenspeicher des entsprechenden DX-Schalters. Die Inhalte der Datenspeicher der DX-Schalter werden dem peripheren Schaltprozessor 29 zugeführt über die Datenspeicherausgangsleitung DMD. Diese Daten werden dann über den Puffer 41 dem Steuerbus 25 zugeführt werden. Der Prozessor 29 übergibt die Daten dem Senderempfänger 28 zur Übermittlung über eine Serienleitung zum Hauptsteuerkreis.

Auf diese Weise tastet der periphere SchaltprozessDr kontinuierlich die den Periphereinheiten zugeordneten Kanäle bezüglich einer Änderung ihres Zustandes ab oder bezüglich von Mitteilungen von einem intelligenten Periphergerat.

Vorausgesetzt, der periphere Schaltprozessor 29 hat ein Signal erfaßt, welches im Datenspeicher von einem DX-Schalter 38 bis 40 gespeichert ist, und das anzeigt, daß bei

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einem bestimmten Peripherapparat der Hörer abgenommen wurde, dann stellt er eine Mitteilung zusammen und speichert diese in einem Softwarepuffer zur Übermittlung über das Sende-Empfangsgerät 28 und eine Serienleitung an den Hauptsteuerschaltkreis.

Es ist zu erwähnen, daß der periphere Schaltprozessor die Steuerschnittstelle zu den DX-Schaltern 38, 39 und 40 dazu benutzt hat, an die PCM Leitungen von diesen DX-Schaltern Abtaststeuermitteilungen zu übermitteln. Da den Periphereinheiten jeweils Kanäle und Leitungen zugeordnet sind, kann das spezielle Abtastsignalformat und das Mitteilungsformat des Peripherzustandes jeweils im gewünschten Format aufgebaut sein. Beispielsweise kann das Format gebildet werden durch ein erstes Bit, das über die Art der Mitteilung Auskunft gibt, ein Steuerbit, das als letztes Bit auftritt und das Teile enthält bezüglich des Protokolls und Protokollsteuerbits, während die restlichen Bits die Mitteilung bilden, wie beispielsweise die Adressen des Senders und Empfängers, ein Funktionscode, Datenbits und eine Prüfsumme usw.. Die Mitteilung weist typischerweise 18 Bits auf und umfaßt einen oder mehrere Funktionscodes, welche eine numerische Darstellung der auszuführenden Funktion bestimmen und eine Anzahl von Datenbits, damit diese Funktion als Parameter verwendet werden kann. Die Anzahl der dem Funktionscode folgenden Bits wird durch den Code selbst angezeigt, d.h. ein Code kann einzeigen, daß drei Datenbits folgen, während ein anderer Code anzeigt, daß überhaupt keine Daten folgen.

Es ist zu erwähnen, daß die Datenausgangsleitungen DATAOUTO - 23 vom Puffer 43 verbunden sind mit den Eingangsanschlüssen zweiter Phase des Multiplexers 42.

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Der Multiplexer 42 gibt also die Signale entweder der Phase A oder der Phase B aus und wird eingeschaltet über ein Signal vom Datenrückkopplungsregister 44, dem Datensignale über den Puffer 41 von einem Eingangssignal zugeführt werden, welches vom peripheren Schaltprozessor dekodiert wurde. Wenn ein bestimmtes Signal vom Datenrückkopplungsregister 44 empfangen wird, bewirkt dieses, daß der Multiplexer 42 die Ausgangsleitungen des Puffers 43 auf den Phaseneingang B des Multiplexers 42 durchschaltet. Hierdurch wird die .Möglichkeit geschaffen, daß ein Signal, daß entweder vom peripheren Schaltprozessor 29 oder von einem peripheren Schnittstellenschaltkreis empfangen u/ird, zurückgeführt und im Datenspeicher der DX-Schalter 38 bis 40 gespeichert werden kann. Diese Steuerung kann verwendet werden für Überprüfungen, Festhalten von Daten im lokalen Speicher zur wiederholten Übermittlung usw..

Ein Signal vom Parallelbus 24 in der Leitung ARRAY wird weiterhin über einen Inverter 45 an einen Datenleitungssteuerschaltkreis 46 angelegt, dessen Ausgang mit dem Puffer 43 verbunden ist und somit den Zustand jeder durch den Puffer 43 hindurchgehenden Sammelleitung steuert, die zu den Peripherschaltkreisen führen.

Bei dem peripheren Steuersystem werden Informationssignale auch übermittelt zwischen Periphereinheiten und dem Hauptsteuersystem über eine kleine Anzahl von Zeitmultiplexleitungen. Die mit dem Peripherschaltkreisen verbundenen Leitungen sind die Leitungen PCS ü-23 zur Übermittlung von Signalen an diese Peripherschaltkreise, während die ankommenden Leitungen von den Peripherschaltkreisen mit CCSI 0-23 bezeichnet sind. Die zum Hauptschaltsystem und

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Signale von dort übermittelnden Leitungen sind mit PCSI 0-15 bezeichnet. Die Leitungen, welche Signale dem Hauptschaltsystem übermitteln, sind mit CCSO 0-15 bezeichnet. Signale, welche vom peripheren Schaltprozessor empfangen u/erden, bewirken den Aufbau von zeit- und raumaufgeteilten Zwischenleitungen zwischen den Kanälen der PCM Eingangsleitungen CCSI 0-23 durch eine Anordnung von DX-Schaltern 254 zu bestimmten Kanälen der Ausgangsleitungen CCSO U - 15. Die Ausgangsleitungen liegen jeweils an einem Puffer 56. Die Eingangsleitungen CCSI U-23, deren Kanäle zur Aufnahme eines PCM Sprachsignals, eines Wählsignals usw. von einer Periphereinheit dienen, sind über Eingangspuffer 57, Rückkopplungsmultiplexer 58 mit einer der PCM Eingangsleitungen der Matrix der DX-Schalter 54 verbunden. Nach Empfang eines Signals über den peripheren Prozessor werden die DX-Schalter 54 veranlaßt, einen bestimmten Eingangskanal einer der Leitungen CCSI ü-23 _Zu verbinden mit einem bestimmten Ausgangskanal der Leitungen CCSO 0 - 15. Die Steuersignale werden hierbei im Verbindungsspeicher der DX-Schalter gespeichert. Die Informationssignale werden gespeichert in Datenspeicher der DX-Schalter 54, wie vorstehend beschrieben.

Wird der peripheren Steuereinheit einSignal zugeführt, um eine zeit- und raumaufgeteilte Leitung zwischen den Eingangsleitungen PCSI 0-15 und den Ausgangsleitungen PCSO 0-23 über die DX-Schalter 55 aufzubauen, dann wird wie vorbeschrieben vorgegangen. Die PCM Eingangsanschlüsse der DX-Schalter sind hierbei über die Multiplexer 59 verbunden mit den Eingangsleitungen PCSI 0 - 15. Die PCM Ausgangsanschlüsse der DX-Schalter 55 sind über Ausgangspuffer 50 mit den Ausgangsleitungen PCSO 0-23 verbunden. Die einzelnen Kanäle dieser Leitungen bilden hierbei die Leitungen

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zu den Periphereinheiten.

Auf diese Weise kann ein Informationssignalweg hergestellt werden zwischen einer Periphereinheit, beispielsweise zwischen einem Telefonapparat bei abgenommenem Hörer durch die DX-Schalter 54 zu irgendeiner der Ausgangsleitungen CCSO 0-15 und von dort zur Hauptsteuerschaltung. In gleicher Weise kann eine Verbindung hergestellt werden zwischen irgendeiner der Serieneingangsleitungen PCSI 0-15 durch einen der DX-Schal-ter 55 über eine der Ausgangsleitungen 0 - 23 zu einer Periphereinheit und zwar über einen der Ausgangskanäle.

Die Schalter 54 und 55 bilden Zeit- und Raummultiplexkoppelfelder und weisen somit eine Konzentrationsfunktion auf, sowie eine Kanalleitungs- und Multiplexschaltfunktion. Im zuvor beschriebenen Steuerteil wird eine wesentliche Verminderung der Anzahl der zu den Periphereinheiten führenden Leitungen erreicht.

Die über die Leitung zu den Peripherschaltkreisen zu übermittelnden Datensignale als auch die von den Peripherschaltkreisen zugeführten Datensignale werden zeitweilig in Speichern der DX-Schalter gespeichert. Die Ein- und Ausgabe dieser Datensignale wird innerhalb der DX-Schalter gesteuert durch Verwendung eines eigenen Mikroprozessors. Die Software kann hierdurch überschaubar gehalten werden.

Da der Bestimmungscode der Periphereinheiten für jeden Kanal in jedem der DX-Schalter gespeichert ist, dann kann der Peripherprozessor, nach dem einmal diese Daten in den

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DX-Schaltern aufgenommen sind andere Aufgaben übernehmen. Hierdurch u/ird die Uerarbeitungszeit vermindert. Bei bekannten Systemen ist der periphere Prozessor etvi/a 40 % der Zeit damit beschäftigt, diese Daten jeweils auf den neuesten Stand zu bringen. Somit werden auch die Kosten wesentlich vermindert.

Die Anzahl der zu den Periphereinheiten führenden Leitungen ist gering infolge der Zeitmultiplexverarbeitung in Kanälen für eine Gruppe von Leitungen. Das Übersprechen wird hierdurch wesentlich vermindert und die Zuverlässigkeit erhöht.

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Claims

DipL-Ing. '"

Patentanwalt

ReUingenstraße 8 · Postfach 260

D-8900 Augsburg 31

Telefon 0821/36015+36016

Telex 53 3 275

Postscheckkonto: München Nr. 1547 89-801 ΑΠΠΙ.: Mitel Corporation

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ch-u/s

Ansprüche

1ΛPeripheres Steuersystem bei einer Signalübermittlungsanlage mit einem peripheren Steuerprozessor, dem Steuersignale für die an das periphere Steuersystem angeschlossenen Periphereinheiten über einen Parallelbus von einem Hauptsteuersystem zugeführt u/erden, dadurch gekennzeichnet , daß die Steuersignale des Parallelbus durch mindestens einen Schalter (6) in in Kanäle aufgeteilte Zeitmultiplexsignale umgesetzt u/erden, die über Serienzwischenleitungen Peripherschaltkreisen (5) zugeführt werden, an welche die Periphereinheiten angeschlossen sind, wobei jeweils ein Kanal einer Periphereinheit zugeordnet ist.
2. Peripheres Steuersystem nach Anspruch 1, dadurch gekennzeichnet, daß der Schalter (6) aus einer Kombination einer Zeit- und Raummultiplexmatrix besteht, die einen Eingang für den Parallelbus und mehrere Zeitmultiplexausgangsleitungen aufweist.
3. Peripheres Steuersystem nach Anspruch 2, dadurch gekennzeichnet, daß der Schaltermatrix ein Speicher zur Speicherung der Steuersignale und ein Mikroprozessor zur Steuerung der Schaltermatrix

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zugeordnet ist, die Steuersignale vom Speicher abgelesen und in den Periphereinheiten zugeordnete Kanäle und den Kanälen zugeordnete Zwischenleitungen eingegeben werden.
4. Peripheres Steuersystem nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet , daß Überwachungssignale von den Peripherschaltkreisen als in Kanäle aufgeteilte Zeitmultiplexsignale über die Serienzwischenleitungen dem Schalter (6) zugeführt werden, wobei jeweils ein Kanal einer Periphereinheit zugeordnet ist und der Schalter (6) die Überwachungssignale umsetzt und dem Parallelbus zuführt, von wo sie einer Steuereinheit zugeführt werden.
5. Peripheres Steuersystem nach Anspruch 4, dadurch gekennzeichnet , daß mit dem Parallelbus ein Senderempfänger verbunden ist, der die über Serienleitungen von der Steuereinheit zugeführten Signale dem Parallelbus zuführt und vom Parallelbus zugeführte Signale auf die Serienleitung gibt.
6. Peripheres Steuersystem nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet , daß von und zu den Periphereinheiten Überwachungs- und Informationssignale übermittelt werden, diese Übermittlung durch ein kombiniertes peripheres Zeit- und Raummultiplexkoppelfeld erfolgt und zwischen dem Koppelfeld und den Periphereinheiten Zwischenleitungen verlaufen, von denen jede zeitmultiplexe Seriendatenübertragungskanäle aufweist, über welche die Überwachungs- und Informations-

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signale einer Gruppe von Periphereinheiten zugeführt «/erden, von denen jede einem Kanal zugeordnet ist.
7. Peripheres Steuersystem nach Anspruch 6, dadurch gekennzeichnet, daß dem peripheren Koppelfeld Senderempfänger für die Überwachungssignale, ein Prozessor für die Steuerung des Koppelfeldea, ein Parallelbus zwischen Koppelfeld, Senderempfänger und Prozessor zugeordnet sind und die Übermittlung der Überwachungssignale zu/ischen Senderempfänger und Periphereinheiten über das Koppelfeld und den Bus unter der Steuerung des Prozessors erfolgt.
8. Peripheres Steuersystem nach Anspruch 7, dadurch gekennzeichnet , daß die Informationssignale über- Zwischenleitungen, die zeitmultiplexe Seriendatenübermittlungskanäle aufweisen, zu/ischen dem peripheren Koppelfeld und einem Informationssignalkoppelfeld ausgetauscht werden.
9. Peripheres Steuersystem nach Anspruch 8, dadurch gekennzeichnet, daß das Koppelfeld in zu/ei Zeit- und Raummultaplexunterkoppelfelder unterteilt ist, eines der Unterkoppelfelder zwischen den Zwischenleitungen und einer Vielzahl von zeitmultiplexen Seriendatenübermittlungszwischenleitungen zur Schaltung der Informationssignale geschaltet ist, dieses Unterk'oppelfeld einen Parallelbusschnittstellenschaltkreis zum Steuerteil aufweist, über welchen Steuersignale zur Steuerung dieses Unterkoppelfeldes übermittelt werden, das andere Unterkoppelfeld ebenfalls einen Parallelbus-

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Bchnittstellenschaltkreis aufweist, der mit dem Steuerteil über den Parallelbus verbunden ist und dieses andere Unterkoppelfeld weiterhin mit mehreren zeitmultiplex en Serienüberwachungsdatenübermittlungszwischenleitungen verbunden ist, über welche die Überwachungssignale zwischen den Periphereinheiten und dem Senderempfänger unter der Steuerung des Steuerteils übermittelt werden.
10. Peripheres Steuersystem nach Anspruch 9, dadurch gekennzeichnet , daß das eine Unterkoppelfeld aus einer Kombination von zeit- und raummultiplexen Datenschaltern besteht, einschließlich einem Speicher zur Speicherung der Informationssignale einem Speicher zur Speicherung von Koppelfeldsteuer- und anderen Signalen, die über den Parallelbusschnittstellenschaltkreis zugeführt werden, wobei die gespeicherten Informationssignale zyklisch abgelesen und in bestimmte Zwischenleitungen und bestimmte Zeitkanäle eingegeben werden, welche durch die gespeicherten Steuersignale bestimmt sind.
11. Peripheres Steuersystem nach Anspruch 10, dadurch gekennzeichnet, daß die Datenschalter bestimmte der anderen Signale in bestimmte Zwischenleitungen und bestimmte Zeitkanäle eingeben, welche durch die gespeicherten Steuersignale bestimmt sind.
12. Peripheres Steuersystem nach Anspruch 10 oder 11, dadurch gekennzeichnet , daß das andere Unterkoppelfeld aus Zeit- und Raummultiplexschaltern besteht, einschließlich einem Speicher zur

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Speicherung der Steuer- und Überwachungssignale, die über den Parallelbusschnittstellenschaltkreis zugeführt werden, wobei diese gespeicherten Überwachungssignale abgelesen und in bestimmte Zwischenleitungen bei bestimmten Zeitkanälen eingegeben werden, welche durch die gespeicherten Steuersignale bestimmt sind.
13. Peripheres Steuersystem nach Anspruch 12, dadurch gekennzeichnet, daß die Überwachungssignale von den Periphereinheiten abgelesen, gespeichert und zu Zeitpunkten dem Parallelbus zugeführt werden, welche durch die gespeicherten Steuersignale bestimmt sind.