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Integrierte CMOS-Schaltung mit erhöhter Widerstands-
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fähigkeit gegen Latch-Up-Effekt Die Erfindung betrifft eine integrierte
Halbleiterschaltung, speziell eine Verbesserung bei einer integrierten Komplementär-MOS-Schaltung
(nachfolgend als"CMOS IC" bezeichnet) CMOS-ICs sind in letzter Zeit stark verbreitet,
da sie nur wenig elektrische Energie verbrauchen und mit Speisespannungen innerhalb
eines weiten Bereichs versorgt werden können.
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Ein CMOS-IC setzt sich aus einem p-Kanal-MOS-Transistor (nachfolgend
"p-MOST" benannt) und einem n-Kanal-MOS-Transistor (nachfolgend als "n-MOST benannt)
zusammen, die auf einem einzigen Substrat ausgebildet sind. Ein sogenannter "Latch-Up-Effekt",
der CMOS-ICs eigen ist, wird durch einen parasitären Bipolar-Transistor hervorgerufen,
der sich zwischen einer p- und einer n-Diffusionsschicht, welche den p- und den
n-MOST bilden, ausgebildet ist. Diese Erscheinung ist für CMOS-ICs von großem Nachteil,
da sie zu deren Zerstörung führt. Ein Vorschlag, mit dem Latch-Up-Effekt (unbeabsichtigtes
Sperren) fertig zu werden, ist in der offengelegten japanischen Patentanmeldung
Nr. 52-11870 gegeben.
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Fig. 1 der Zeichnung stellt ein Schaltbild der kleinsten Einheit einer
CMOS-Schaltung dar. Die CMOS-Schaltungseinheit
besteht aus einem
p-MOST A mit Source 101 und Drain 102 und einem n-MOST B mit Source 103 und Drain
104. Source 101 des p-MOST A ist mit der Speiseklemme VDD verbunden, während Source
103 des n-MOST B mit der Speiseklemme Vss verbunden ist. Die MOSTs A und B sind
beide mit ihren Gate-Elektroden mit der Eingangsklemme IN verbunden. Die Drain-Elektroden
102 und 104 beider MOSTs A und B sind miteinander verbunden und stellen die Ausgangsklemme
OUT dar.
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Fig. 2 zeigt einen Schnitt durch den Aufbau eines gewöhnlichen CMOS-IC
mit Schaltung nach Fig. 1. Der CMOS-IC besteht aus einem n -Halbleitersubstrat 105
mit einer Störstellendichte von 1014 bis 1015 Atomen pro cm3, in dem sich eine p
-Insel 106 mit Störstellendichte von 1016 Atomen /cm3 befindet, die eine Diffusionstiefe
zwischen einigen Mikron bis über 10 Mikron hat. Darüber befinden sich Isolierschichten
107, eine Metallelektrode 108, eine p -Kontaktschicht 109 für den Anschluß der Speisungsklemme
Vss mit einer Störstellendichte von 10 Atomen/cm3 und einer Diffusionstiefe von
einigen Zehntel Mikron bis einigen + Mikron und eine n -Kontaktschicht 110 zum Anschluß
der Spei-19 sungsklemme VDD mit einer Störstellendichte von 1019 Atomen /cm3 und
einer Diffusionstiefe von einigen Zehnteln Mikron bis einigen Mikron. Der p-MOST
A ist aus einer dotierten p -Diffusionsschicht, welche auf einer Hauptfläche des
Halbleitersubstrats 105 ausgebildet ist und als Source 101 dient, mit einer Störstellendichte
von 1019 Atomen/cm3 und einer Diffusionstiefe von einigen Zehntel Mikron bis einigen
Mikron, einer dotierten p+-Diffusionsschicht, welche als Drain-Elektrode 102 dient,
mit einer Störstellendichte von 1019 Atomen/cm3 und einer Diffusionstiefe von einigen
Zehntel Mikron bis einigen Mikron und einer Gate-Elektrode zwischen Source 101 und
Drain 102 durch die Isolierschicht 107 formiert. Der n-MOST B besteht aus einer
dotierten n -Diffusionsschicht, die auf der p -Insel 106 formiert ist und als Source
103 dient und eine Störstellendichte
von 10 Atomen/cm3 und einer
Diffusionstiefe von einigen Zehnteln Mikron bis einigen Mikron besitzt, einer dotierten
n -Diffusionsschicht als Drain 104 mit Störstellendichte von 1019 Atomen/cm3 und
einer Diffusionstiefe von einigen Zehnteln Mikron bis einigen Mikron und einer Gate-Elektrode,
die zwischen Source 103 und Drain 104 durch die Isolierschicht 107 formiert ist.
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Dieses CMOS-IC besitzt parasitäre bipolare Transistoren und Widerstände,
die zu einem Latch-Up-Effekt führen, wie mit gestrichelten Linien in Fig. 2 dargestellt.
Diese parasitären Elemente sind folgende: ein PNP-Transistor 1 zwischen Source-Bereich
101, Substrat 105 und Inselbereich 106; ein PNP-Transistor 2 zwischen Drain-Bereich
102, Substrat 103 und Inselbereich 106; ein NPN-Transistor 3 zwischen Source-Bereich
103, Inselbereich 106 und Substrat 105; ein NPN-Transistor 4 zwischen Drain-Bereich
104, Inselbereich 106 und Substrat 105. Außer anderen Elementen befindet sich im
Halbleitersubstrat 105 bis zur Speiseklemme VDD ein Widerstand 5, im Source-Bereich
101 ein Widerstand 106, im Inselbereich 106 bis zur Speiseklemme Vss ein Widerstand
7 und im Source-Bereich 103 ein Widerstand 8. Fig. 3 stellt ein Schaltbild der mit
gestrichelten Linien in Fig. 2 angegebenen parasitären Elemente dar.
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Die Funktion des CMOS-IC im Zeitpunkt eines Latch-Up wird nun in Verbindung
mit den Figuren 2 und 3 beschrieben.
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Wenn der Ausgangsklemme OUT ein negativer Spannungsstoß zugeführt
wird, fließt zwischen der p -Insel 106 und dem n -dotierten Drain-Bereich 104 ein
Vorwärtsstrom, wodurch der NPN-Transistor 4 leitend gemacht wird. Ein um den Verstärkungsfaktor
hFE4 des NPN-Transistors 4 verstärkter Strom fließt vom Substrat 105 zur Drain-Elektrode
104, wobei dieser Strom von der Speisungsklemme VDD über den Transistor 5 gespeist
wird. Der Strom spannt den Basis-
Emitter-Ubergang des PNP-Transistors
1 vor, so daß letzterer leitend wird. Es fließt dann ein Strom von der Speisungsklemme
VDD über den Widerstand 6, den PNP-Transistor 1 und den Widerstand 7 zur Speisungsklemme
Vss. Dieser Strom spannt den NPN-Transistor 3 vor, so daß im PNP-Transistor ein
Basis-Strom gezogen wird. Auch wenn die negative Spannungswelle an der Ausgangsklemme
erlischt, fließt weiterhin zwischen den Speisungsklemmen VDD und Vss wegen der Thyristorkonstellation
des PNP-Transistors 1 und des NPN-Transistors 3 ein großer Strom. Dieser Strom bleibt
solange bestehen, bis das Element zerstört ist.
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Wenn an der Ausgangsklemme OUT ein positiver Stoß spannungsimpuls
auftritt, fließt zwischen Drain 102 und Substrat 105 ein Vorwärtsstrom und macht
den PNP-Transistor 2 leitend.
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Ein um den Verstärkungsfaktor hFE2 des PNP-Transistors 2 verstärkter
Strom fließt zwischen p -Insel 106 und p -dotiertem Drain 102 und fließt durch den
Widerstand 7 zur Speisungsklemme Vss. Dieser Strom spannt den Basis-Emitter-Übergang
des NPN-Transistors 3 so vor, daß er leitend wird, und es fließt von der Speisungsklemme
VDD über den Widerstand 5, den NPN-Transistor 3 und den Widerstand 8 zur Speisungsklemme
Vss ein Strom. Der PNP-Transistor 1 wird dann durch diesen Strom vorgespannt, so
daß ein Basisstrom zum NPN-Transistor 3 zugeführt wird. Auch wenn die positive Stoßspannung
an der Ausgangsklemme verschwindet, bleibt ein großer Stromfluß zwischen den Speisungsklemmen
VDD und Vss wegen der Thyristoranordnung des PNP-Transistors 1 und des NPN-Transistors
3 bestehen. Dieser Strom fließt solange, bis das Element zerstört ist.
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Wie beschrieben, lassen sich die parasitären bipolaren Transistoren
im CMOS-IC wegen seines Aufbaus nicht beseitigen, so daß der Nachteil des T,atch-Up-Effekts
hingenommen werden muß.
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Ein neuerer Vorschlag, diesen Latch-Up-Effekt zu vermeiden, ist in
Fig. 4 dargestellt, indem eine n -Schicht 105 14 15 mit einer Störstellendichte
von 10 bis 10 Atomen/cm3 auf einem n+-Halbleitersubstrat hoher Dichte durch epitaxiales
Wachsen aufgebracht ist. Die anderen Teile unterscheiden sich nicht von denen in
Fig. 3. Der Versuch basiert auf der Bemühung, die Dichte des Halbleitersubstrats
zu erhöhen, um dadurch die Dichte der Basis der parasitären bipolaren PNP-Transistoren
1 und 2 zu vergrößern, damit soviele Träger wie möglich in der Basis rekombiniert
werden können. Die Verstärkungsfaktoren hFE der PNP-Transistoren 1 und 2 werden
dadurch verringert, wodurch die Widerstandsfähigkeit gegen Latch-Up-Effekt ansteigt.
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Mit der in Fig. 4 gezeigten Konstruktion jedoch erhöht sich die Wahrscheinlichkeit,
daß wegen der n -Diffusionsschicht 105 mit niedriger Störstellendichte auf dem n
-Halbleitersubstrat 111 hoher Störstellendichte die hohe + n -Störstellendichtemitder
diffundierten p -Insel 106 in Kontakt kommt, wodurch zwischen dem Inselbereich 106
und + dem n -Substrat mit hoher Störstellendichte 111 die dielektrische Festigkeit
vermindert ist. Zwar sind die Verstärkungsfaktoren hFE der PNP-Transistoren 1 und
2 herabgesetzt, doch sind die Längen der Basen der NPN-Transistoren 3 und 4 wegen
der angestiegenen hohen n -Störstellendichte vermindert, was zur Folge hat, daß
die Verstärkungsfaktoren hFE größer geworden sind.
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Eine Lösung wäre, die Epitaxialschicht 105 ausreichend dick zu machen,
um zu verhindern, daß eine leitende Verbindung zwischen der hohen n -Dichte und
dem Inselbereich 106 besteht. Es fließen dann Ströme durch einen Pfad von der p
-Source 101 zur p +-Drain 102, zur n -Drain 102, zur n- -Schicht 105, zur p- -Insel
106 und durch einen Pfad von der p+-Source 101 zur p+-Drain 102, zum n+-Substrat
111,
zum p -Inselbereich 106. Der durch den ersteren Pfad fließende Strom wird in seinem
Anteil größer und macht den Verstärkungsfaktor hFE des PNP-Transistors größer.
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Mit der Erfindung sollen die vorstehend aufgeführten Schwierigkeiten
beseitigt werden. Ihr liegt deshalb die Aufgabe zugrunde, eine CMOS-IC-Vorrichtung
mit höherer Widerstandsfähigkeit gegen Latch-Up-Effekt zu schaffen. Der CMOS gemäß
der Erfindung enthält eine begrabene Schicht derselben Leitfähigkeitstype wie das
Halbleitersubstrat, jedoch mit höherer Störstellendichte als letzteres. Die begrabene
Schicht ist so angeordnet, daß sie mit einem Inselbereich der zu ihr entgegengesetzten
Leitfähigkeitstype keinen Kontakt hat, wodurch die Verstärkungsfaktoren hFE der
parasitären bipolaren Transistoren verringert werden können, ohne daß zwischen Substrat
und Inselbereich die dielektrische Festigkeit abnimmt.
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In der Zeichnung sind folgende Darstellungen wiedergegeben: Fig. 1
ein Schaltbild einer Minimaleinheit eines CMOS-Kreises; Fig. 2 ein Vertikalschnitt
durch einen herkömmlichen CMOS-IC mit Schaltungsanordnung gemäß Fig. 1, in welchem
die parasitären Elemente angedeutet sind; Fig 3 ein aus den parasitären Elementen
nach Fig. 2 bestehendes Schaltbild; Fig. 4 einen Vertikalschnitt einer herkömmlichen
Vorrichtung, bei der der Versuch gemacht ist, den Latch-Up-Effekt zu beseitigen,
mit eingezeichneten parasitären Elementen;
Fig. 5 bis 7 Schnitte
durch drei Ausführungsbeispiele von CMOS-ICs gemäß der ErfindungmitDarstellung der
parasitären Elemente.
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In allen Zeichnungsfiguren haben einander entsprechende Teile gleiche
Bezugszeichen.
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Es wird nun ein erstes Ausführungsbeispiel der Erfindung anhand der
Fig. 5 erläutert. Dieses Ausführungsbeispiel unterscheidet sich von den herkömmlichen
durch eine diffundierte, begrabene n -Schicht 112, die mit dem p -Inselbereich 106
keine Berührung hat und an einer Stelle angeordnet ist, die sich nicht unmittelbar
unterhalb des Inselbereichs 106 befindet. Die begrabene Schicht 112 kann dadurch
erhalten werden, daß eine diffundierte n -Schicht von hoher 19 Störstellendichte,
z. B. 10 Atome/cm3, an einer gewünschten Position auf einer Hauptoberfläche des
n -Halbleitersubstrats 105 formiert wird und durch epitaxiales Aufwachsen eine n
-Schicht 105a von im wesentlichen derselben Dichte wie das Substrat 105 (1014 bis
1015 Atome/cm3) auf dessen Hauptoberfläche 105b hergestellt wird, wobei dann die
diffundierte n -Schicht als vergrabene Schicht 112 dient. Diese vergrabene Schicht
112 besitzt eine oberseitige Fläche 112a und eine unterseitige Fläche 112b, die
voneinander einen Abstand von einigen Mikron haben. Die übrigen Teile der Halbleitervorrichtung
unterscheiden sich vom Beispiel nach Fig. 2 nicht.
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Die vergrabene diffundierte n -Schicht 112 besitzt für den CMOS-IC
verschiedene Vorteile. Wenn auf die Ausgangsklemme OUT ein positiver Stoßspannungsimpuls
kommt, steigt gewöhnlich der in den Kollektor des PNP-Transistors 2 einfließende
Strom an (d.h. der Verstärkungsfaktor hFE des PNP-Transistors 2 ist groß), und der
Basisstrom des NPN-
Transistors 3 nimmt zu, was zum Latch-Up-Effekt
führt.
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Ist eine diffundierte, vergrabene n -Schicht 112 mit der dargestellten
Position angeordnet, sind Dichten der Basen der PNP-Transistoren 1 und 2 erhöht,
so daß wesentlich mehr Träger rekombiniert werden können und dadurch die Ströme
kleiner werden. Daraus ergibt sich, daß die Verstärkungsfaktoren hFE verringert
und der Widerstand gegen Latch-Up-Effekt vergrößert sind.
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Da die vergrabene Schicht 112 in einer Lage nicht unmittelbar unterhalb
des Inselbereichs 106 angeordnet ist, besteht keine Gefahr, daß der hochdichte n
-Bereich auch beim Aufsteigen den p -Inselbereich 106 berührt, so daß die dielektrische
Festigkeit zwischen dem Inselbereich 106 und dem Substrat 105 nicht geschwächt ist.
Die Verstärkungsfaktoren hFE sind nicht verringert, da die Längen der Basen der
NPN-Transistoren 3 und 4 unverändert bleiben.
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Fig. 6 zeigt den erfindungsgemäßen CMOS-IC in einer zweiten Ausführungsform.
In diesem CMOS-IC befindet sich ein p -Inselbereich 106, dessen untere Fläche 106a
sich im Halbleitersubstrat 105a befindet und von einer Hauptfläche der n -Schicht
105a einen Abstand hat, wobei die Störstellendichte des p -Inselbereichs 106 10
Atome/cm3 beträgt und der Bereich eine Diffusionstiefe von einigen Mikron bis über
zehn Mikron hat, während eine Hauptfläche + 105b der n -Schicht 105a von einer vergrabenen
n -Schicht 112 unmittelbar unterhalb des p-MOST A und ohne Berührung zum Inselbereich
106 durchsetzt wird, wobei die vergrabene n -Schicht 112 eine Störstellendichte
von 1019 Atomen/cm3 oder mehr hat. Die Oberseite 112a und die Unterseite 112b der
vergrabenen n -Schicht 112 haben voneinander einen Abstand von einigen Mikron, und
die Unterseite 112b liegt praktisch in derselben Ebene wie die unterseitige Fläche
106a des Inselbereichs 106. Im übrigen sind
identische Teile des
IC von Fig. 6 mit denselben Bezugszeichen wie in Fig. 5 versehen. Der Halbleiter
IC nach Fig. 6 ist genauso vorteilhaft wie derjenige nach Fig. 5 Trifft nämlich
ein positiver Spannungs stoß auf die Ausgangsklemme OUT, dann steigt der in den
Kollektor des PNP-Transistors 2 fließende Strom an (d.h., der Verstärkungsfaktor
hFE des PNP-Transistors 2 ist groß), und der Basisstrom des NPN-Transistors 3 erhöht
sich, was zu einem Latch-Up-Effekt führt. Mit der vergrabenen diffundierten + n
-Schicht 112, die zum p -Inselbereich 106 keine Berührung hat, werden die Dichten
der Basen der PNP-Transistoren 1 und 2 erhöht, so daß mehr Träger rekombiniert werden
können, wodurch die Ströme kleiner werden. Dadurch werden die Verstärkungsfaktoren
hFE verringert, was eine Steigerung der Widerstandsfähigkeit gegen Latch-Up-Effekt
bedeutet.
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Der n -Bereich hoher Dichte kann, auch wenn er ansteigt, den p -Inselbereich
106 nicht berühren, so daß die dielektrische Festigkeit zwischen dem Inselbereich
106 und dem Substrat 105 nicht geschwächt ist. Die Verstärkungsfaktoren hFE sind
nicht vermindert, da die Basislängen der N'PN-Transistoren 3 und 4 unverändert bleiben.
Da die vergrabene Schicht hoher Dichte im Basisbereich eines PNP-Transistorens näher
zum Emitterbereich liegt, als dies bei der herkömmlichen Anordnung gemäß Fig. 4
der Fall ist, werden im Basisbereich mehr Träger rekombiniert, was zu einer weiteren
Verminderung der Verstärkungsfaktoren hFE der parasitären PNP-Transistoren führt.
Der Aufbau gemäß Fig. 6 läßt sich wirtschaftlicher herstellen als der nach Fig.
4 oder Fig. 5, weil die Epitaxialschicht dünner als bei letztgenannten sein kann.
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In Fig. 7 ist ein weiteres Ausführungsbeispiel einer CMOS-IC-Vorrichtung
gemäß der Erfindung dargestellt. Dieser
CMOS-IC enthalt eine zweite
vergrabene diffundierte p -Schicht 113, die unmittelbar unterhalb des Inselbereichs
136 ausgebildet ist und mit ihrer oberseitigen Fläche 113a innerhalb des Inselbereichs
106 liegt, während sich die unterseitige Fläche 113b im Halbleitersubstrat 105 befindet.
Die zweite vergrabene Schicht 113 besitzt eine Störstellendichte von 1019 Atomen/cm3,
also höher als im Inselbereich 106. Die Abstände der oberen und unteren Fläche 113a
bzw. 113b der zweiten vergrabenen Schicht 113 voneinander betragen einige Mikron.
Im übrigen sind die Teile in der Fig. 7 denen in der Fig. 5 gleich und tragen deshalb
dieselben Bezugszeichen.
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Der Halbleiter-IC nach Fig. 7 weist dieselben Vorzüge wie die Vorrichtung
nach Fig. 5 auf. Trifft auf die Ausgangsklemme OUT ein positiver Spannungsstoß,
so erhöht sich der in den Kollektor des PNP-Transistors 2 fließende Strom (d.h.,
der Verstärkungsfaktor hFE des PNP-Transistors 2 ist groß), und der Basisstrom des
NPN-Transistors 3 steigt, was zu einem Latch-Up-Effekt führt. Wegen der vergrabenen
diffundierten n -Schicht 112, die keinen Kontakt zum p -Inselbereich 106 hat, sind
die Dichten der Basen der PNP-Transistoren 1 und 2 vergrößert, so daß mehr Träger
rekombiniert werden können und dadurch die Ströme kleiner werden. Damit werden die
Verstärkungsfaktoren hFE verringert, und der Widerstand gegen Latch-Up-Effekt steigt.
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Die Die hohe n -Dichte kann, auch wenn sie sich erhebt, den p -Inselbereich
nicht berühren, weshalb die elektrische Festigkeit zwischen Inselbereich 106 und
Substrat 105 nicht geschwächt ist. Die Verstärkungsfaktoren hFE sind nicht verringert,
weil die Längen der Basen der NPN-Transistoren 3 und 4 unverändert bleiben.
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Die hochdichte, vergrabene p -Schicht 113 unterhalb des Inselbereichs
106 dient zur Steigerung der Dichte der Ba-
sis des parasitären
PNP-Transistors, um auf diese Weise dessen Verstärkungsfaktor hFE zu vermindern.
Der Betrag der Anhebung (oder OUT-Diffusion) von den vergrabenen Schichten kann
nach Wunsch gesteuert werden, so daß die Verstärkungsfaktoren unter Berücksichtigung
eines ausgeglichenen Verhältnisses in Bezug zur dielektrischen Festigkeit herabgesetzt
werden können.
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Bei den beschriebenen Ausführungsbeispielen ist eine diffundierte
vergrabene -Schicht 112 im CMOS-IC ausgebildet, in welchem sich ein p -Inselbereich
106 innerhalb eines n -Halbleitersubstrats befindet. Es kann aber auch eine diffundierte
vergrabene p -Schicht in einem CMOS-IC formiert sein, bei dem sich in einem p -Halbleitersubstrat
ein n -Inselbereich befindet, wobei dann dieselben Vorteile wie bei den beschriebenen
Ausführungsformen erreicht werden.
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Gemäß der Erfindung wird also eine diffundierte vergrabene Schicht
gebildet, die dieselbe Leitfähigkeit wie das Halbleitersubstrat jedoch eine höhere
Dichte hat und die sich im CMOS-IC außer Kontakt mit einem Inselbereich befindet.
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Diese Anordnung kann die Verstärkungsfaktoren hFE parasitärer bipolarer
Transistoren herabsetzen, welche einem Latch-Up-Effekt Vorschub leisten, ohne daß
dadurch die dielektrische Festigkeit zwischen Substrat und Inselbereich geschwächt
wird, so daß die Widerstandsfähigkeit gegen den Latch-Up-Effekt erhöht wird.
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