DE3308331A1

DE3308331A1 - Integrierter halbleiterschaltkreis mit bipolaren abwaerts- und aufwaerts-transistoren sowie verfahren zu dessen herstellung

Info

Publication number: DE3308331A1
Application number: DE19833308331
Authority: DE
Inventors: Peter Dipl.-Ing. 5100 Aachen Zdebel
Original assignee: ENGL WALTER L PROF DR RER NAT
Current assignee: ENGL WALTER L PROF DR RER NAT
Priority date: 1983-03-09
Filing date: 1983-03-09
Publication date: 1984-09-20

Description

Integrierter Halbleiterschaltkreis mit bipolaren
Abwärts- und Aufwärts-Transistoren sowie Verfahren zu dessen Herstellung Beschreibung Die vorliegende Erfindung betrifft einen integrierten Halbleiterschaltkreis mit bipolaren Abwärts- und Aufwärts-Transistoren in einem Halbleiterkörper sowie ein Verfahren zu dessen Herstellung.
Es ist bekannt, daß bipolare Transistoren, insbesondere in integrierten Halbleiterschaltkreisen als abwärts bzw.
aufwärts betriebene Transistoren ausgebildet werden können. Üblicherweise sind bipolare Transistoren in integrierten Halbleiterschaltkreisen in einer auf einem Halbleitersubstrat abgeschiedenen epitaktischen Schicht ausgebildet, wobei die epitaktische Schicht den Kollektor des Transistors, eine in die epitaktische Schicht durch Dotierung (Diffusion oder Implantation) eingebrachte Zone mit gegenüber dem Leitungstyp der epitaktischen Schicht entgegengesetztem Leitungstyp die Basis des Transistors und eine in die Basiszone wiederum durch Dotierung eingebrachte Zone mit gegenüber dem Leitungstyp der Basiszone entgegengesetztem Leitungstyp den Emitter des Transistors bildet. Im aktiven Betrieb des Transistors erfolgt von der oben liegenden Emitterzone eine ILadungsträgerinjektion in die Basiszone über den in Dürchlaßrichtung betriebenen pn-Übergang zwischen Emitter und Basis sowie ein Übertritt der Ladungsträger aufgrund von Diffusions-und Driftfeldmechanismen über den Sperrichtung betriebenen pn-Ubergang zwischen Basis und Kollektor in die Kollektorzone. Von der emitterseitigen Oberfläche des integrierten Halbleiterschaltkreises aus gesehen, handelt es sich dabei also um einen Betrieb des Transistors von oben nach unten, so daß ein derartiger Transistor als abwärts betriebener Transistor bezeichnet wird.
Bei der beschriebenen Konfiguration kann jedoch auch der Teil der epitaktischen Schicht unter der Basiszone als Emitter und die in der Basiszone befindliche Zone mit gegenüber dem Leitungstyp der Basiszone entgegengesetztem Leitungstyp als Kollektor betrieben werden, wobei sich dann die vorstehend generell erläuterten Ladungsträger-Transportmechanismen umkehren, d. h., der Transistor wird nunmehr von unten nach oben, also als Aufwärts-Transistor betrieben.
Üblicherweise sind in integrierten Schaltungen der beschriebenen Art im Bereich der Grenzfläche zwischen Halbleitersubstrat und der auf diesem befindlichen epitaktischen Schicht sogenannte Buried layer-Zonen vorgesehen, welche zur Verringerung von Verlustwiderstände darstellenden Bahnwiderständen dienen. Derartige Buried layer-Zonen können in integrierten Halbleiterschaltkreisen unter schaltungstechnischen Aspekten bei mehreren in Kollektorschaltung mit gleichem Kollektorpotential betriebenen Abwärts-Transistoren als gemeinsame zusammenhängende, die Kollektoren aller Transistoren miteinander verbindende Zone ausgebildet werden. Entsprechendes gilt für mehrere in Emitterschaltung mit gleichem Emitterpotential betriebene Aufwärts-Transistoren. Für jeden Transistortyp, d. h., für Abwärts-Transistoren einerseits und Aufwärts-Transistoren andererseits ergibt sich daher jeweils nur eine einzige Buried layer-Zone. Da in integrierten Halbleiterschaltkreisen die Packungsdichte der Funktionselemente wesentlich auch durch die notwendigen Abstände zw schen den Buried layer-Zonen bestimmt ist, ergibt sich durch jeweils nur eine einzige Buried layer-Zone für im oben beschriebenen Sinne geschaltete Abwärts- bzw. Aufwärts-Transistoren eine Flächeneinsparung und damit eine höhere Packungsdichte durch den Wegfall der notwendigen Abstände zwischen jeweils einer für jeweils einen Transistor vorgesehenen gesonderten Buried layer-Zone.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Möglichkeit zu einer weiteren Erhöhung der Packungsdichte sowie zu einer Vereinfachung der elektrischen Verbindung von Funktionseinheiten über Leiterbahnnetze auf der Schaltkreisoberfläche anzugeben.
Diese Aufgabe wird bei einem integrierten Halbleiterschaltkreis der eingangs genannten Art erfindungsgemäß durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1 gelöst.
Da in erfindungsgemäßen integrierten Halbleiterschaltkreisen je nach Art der realisierten Schaltung für mehrere Abwärts- und Aufwärts-Transistoren nur eine einzige Buried layer-Zone vorgesehen ist, ergibt sich einerseits ein Vorteil hinsichtlich der Packungsdichte der Funktionseinheiten, da mindestens zum Teil gegenüber gesonderten Buried layer-Zonen für Abwärts-Transistoren bzw. Aufwärts-Transistoren die dabei notwendigen Abstände zwischen den Buried layer-Zonen jeweils für Transistoren mit nur einer gemeinsamen Buried layer-Zone entfallen. Da weiterhin bei Transistoren mit einer einzigen gemeinsamen Buried layer-Zone die direkte Kopplung zwischen Kollektoren von Abwärts-Transistoren und Emittern von Aufwärts-Transistoren direkt über die gemeinsame Buried layer-Zone erfolgt, ergibt sich auch eine Einsparung hinsichtlich der sonst notwendigen Verdrahtung über Leiterbahnen auf der Oberfläche des integrierten Schaltkreises. Schließlich ergibt sich auch für Abwärts-Transistoren, deren Kollektoren direkt über eine gemeinsame Buried layer-Zone mi.teinander gekoppelt sind, eine Einsparung an Elektrodenfläche, da die übliche jeweils gesonderte Kollektorkontaktierung an der Oberfläche des integrierten Halbleiterschaltkreises entfällt.
Ausgestaltungen des Erfindungsgedankens sind in entsprechenden Unteransprüchen gekennzeichnet.
In Weiterbildung der Erfindung ist bei einem Verfahren zur Herstellung von integrierten Halbleiterschaltkreisen der vorstehend definierten Art vorgesehen, daß zur Realisierung eines vom Emitter zum Kollektor gerichteten Dotierungsgradienten, d. h. zur Bildung von Basiszonen der Transistoren Ausdiffusionen des entsprechenden Dotierungsmaterials von der Emitterseite her zur Anwendung kommen.
Dies erfolgt in vorteilhafter Weise dadurch, daß an der entsprechenden Emitterseite Dotierungen mit dem für die Basiszone notwendigen Leitungstyp voreingebracht werden, die bei der Herstellung weiterer Transistorkomponenten durch die dabei zur Anwendung kommenden Temperaturprozesse in den die aktive Basiszone bildenden Bereich des Halbleiterkörpers ausdiffundieren. Dieser Bereich ist, wie bei bipolaren Halbleiterschaltkreisen üblich, in der Regel eine epitaktische Schicht.
Insbesondere bei Aufwärts-Transistoren werden zur Bildung der aktiven Basiszonen Dotierungen in die Buried layer-Zonen eingebracht, die dann bei weiteren Temperaturprozessen ausdiffundieren und dadurch die aktiven Basiszonen bilden.
Die Erfindung wird im folgenden anhand von den Figuren der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. Es zeigt: Fig. 1 ein generelles Schaltbild für Abwärts- und Aufwärts-Transistoren mit einer einzigen Buried layer-Zone; Fig. 2 eine schematische Darstellung der Realisierung eines Abwärts-Transistors und eines Aufwärts-Transistors gemäß dem Schaltbild nach Fig. 1; Fig. 3 eine schematische perspektivische Ansicht der Realisierung von Abwärts- und Aufwärts-Transistoren in einem Halbleiterkörper; Fig. 4 ein Schaltbild eines erfindungsgemäßen integrierten Halbleiterschaltkreises in Form einer bipolaren statischen RAM-Speicherzelle; Fig. 5 eine Draufsicht einer in einem Halbleiterkörper ausgebildeten Speicherzelle gemäß Fig. 4; Fig. 6 einen Schnitt in der Ebene VI-VI in Fig. 5; Fig. 7 ein Schaltbild einer erfindungsgemäß ausgebildeten logischen Schaltung in Form einer sogenannten Kollektor-dot-Schaltung; Fig. 8 ein Schaltbild eines erfindungsgemäß ausgebildeten Oder-Gatters; Fig. 9 eine Draufsicht des in einem Halbleiterkörper realisierten Gatters nach Fig. 8; Fig. 10 einen Schnitt in der Ebene X-X in Fig. 9; Fig. 11 ein Schaltbild eines Exklusiv-Oder-Gatters; Fig. 12 ein Schaltbild einer erfindungsgemäß ausgebildeten Schieberegisterzelle; und Fig. 13 ein Schaltbild eines Master-Slave-Flip-Flops mit einer besonderen Ausführungsform von Aufwärts-Transistoren.
Bei einem erfindungsgemäßen Halbleiterschaltkreis gemäß Fig. 1 sind drei Aufwärts-Transistoren T 1, T 2 und T 3 mit jeweils einem Kollektor 11, 21 bzw. 31 und jeweils einem Emitter 12, 22 und 32 sowie drei Abwärts-Transist#-ren T 4, T 5 und T 6 mit jeweils einem Kollektor 41, 51 bzw. 61 und jeweils einem Emitter 42, 52 bzw. 62 vorgesehen. Aufgrund einer gemeinsamen Buried layer-Zone für alle Transistoren T 1 bis T 6, die in Fig. 1 durch eine Leitung 10 dargestellt ist, ergibt sich eine direkte Verbindung zwischen den Emittern 12, 22 und 32 der Aufwärts-Transistoren T 1 bis T 3 sowie der Kollektoren 41, 51 und 61 der Abwärts-Transistoren T 4 bis T 6.
Fig. 2 zeigt schematisch die Realisierung jeweils eines Abwärts-Transistors bzw. eines Aufwärts-Transistors gemäß Fig. 1 in einem integrierten Halbleiterschaltkreis. Dabei wird in ein Halbleitersubstrat 70, das in üblicher Weise aus Silicium bestehen kann, durch Dotierung (Diffusion oder Implantation) eine Buried layer-Zone 71 eingebracht.
Sodann wird auf das die Buried layer-Zone 71 enthaltende Halbleitersubstrat 70 in üblicher Weise eine epitaktische Schicht 72 abgeschieden, in der Transistoren realisiert werden. Diese epitaktische Schicht kann sowohl n-leitend als auch p-leitend sein.
Ist sie n-leitend, so werden zur Realisierung eines vom jeweiligen Emitter zum jeweiligen Kollektor gerichteten Dotierungsgradienten zunächst an der entsprechenden Emitterseite Dotierungen des entsprechenden Leitungstyps (p-Leitungstyps) eingebracht. Diese Dotierungen diffundieren bei nachfolgenden Temperaturprozessen aus und bewirken eine Überkompensation der n-Dotierung der epitaktischen Schicht 72 im Bereich der Basiszonen, d. h., die epitaktische Schicht wird im Bereich der Basiszonen unter Bildung des vom Emitter zum Kollektor gerichteten Dotierungsgradienten p-leitend.
Ist die epitaktische Schicht 72 p-leitend, so bewirken die Ausdiffusionen der vorgenannten Dotierungen des entsprechenden Leitungstyps eine Anhebung der Akzeptordichte an den den jeweiligen Emittern zugewandten Enden der Basen, so daß sich der vom Emitter zum Kollektor gerichtete Dotierungsgradient innerhalb von durch die p-leitende epitaktische Schicht 72 verlängerten Basen ergibt.
Zur Schaffung von isolierten Wannen für einzelne Transistoren sind Isolationswände 77 vorgesehen, die vorzugsweise aus isolierendem Material (beispielsweise Siliciumdioxid) hergestellt sind. Diese Isolationswände 77 müssen durch die epitaktische Schicht 72 bis in die Buried layer-Zone 71 hineinreichen und können außerhalb von Buried layer-Zonen in gleicher Tiefe in das Substrat 70 hineinreichen.
Es ist im Prinzip auch möglich, die Isolationswände 77 durch dotierte Zonen zu bilden, wobei jedoch der Leitungstyp der epitaktischen Schicht 72 zu beachten ist, um sperrende, die Isolation gewährleistende pn Ubergänge zu erhalten. Wegen der dabei in Betracht zu ziehenden Leitungstypen sind Isolationswände 77 aus isolierendem Material bevorzugt.
Bei den nachfolgenden Schritten zur Herstellung von Abwärts- und Aufwärts-Transistoren kommen nun die oben erläuterten Maßnahmen zur Realisierung der Dotierungsgradienten in den Basen zur Anwendung.
Zur Bildung eines Abwärts-Transistors wird in die Basis 73 im linksseitigen Teil von Fig. 2 eine Zone 74 mit gegenüber der Basis entgegengesetztem Leitungstyp beispielsweise durch Diffusion eingebracht, die als Emitter des Abwärts-Transistors dient. Dieser Emitter 74 ist mittels einer Elektrode 74-1 kontaktiert. Eine beispielsweise ebenfalls durch Dotierung eingebrachte hochdotierte Zone 73-2 bildet eine Basisanschlußzone zur Realisierung eines ohmschen Kontakts zu einer Basiselektrode 73-3.
Entsprechend wird im rechtsseitigen Teil von Fig. 2 beispi.elsweise durch Diffusion eine Zone 76 mit gegenüber der Basiszone 75 entgegengesetztem Leitungstyp eingebracht, die für einen Aufwärts-Transistor als Kollektor wirkt und eine Kollektorelektrode 76-1 besitzt. Zur Ba- siskontaktierung sind wiederum eine hochdotierte Basisanschlußzone 75-2 und eine Basiselektrode 75-3 vorgesehen.
In der dargestellten Konfiguration wirkt nun die beiden Transistoren gemeinsame Buried layer-Zone 71 als Kollektorzone des linksseitigen Abwärts-Transistors und als Emitter des rechtsseitigen Aufwärts-Transistors.
In der Darstellung nach Fig. 2 deuten Linien 73-1 und 75-1 in den entpsrechenden Basiszonen schematisch einen jeweils vom Emitter zum Kollektor gerichteten Dotierungsgradienten in der Basis an, wodurch der Ladungsträgertransport in der Basis durch ein entsprechendes Driftfeld unterstützt wird. Insbesondere kann bei einem Verfahren zur Herstellung eines erfindungsgemäßen integrierten Halbleiterschaltkreises der Dotierungsgradient in der Basis dadurch isealisiert werden, daß nach Herstellung der Buried layer-Zone 71 im Substrat 70 und vor Aufbringen der epitaktischen Schicht 72 eine Dotierung mit dem Leitungstyp der Basis in die Buried layer-Zone 71 eingebracht wird, die bei den nachfolgenden Temperaturprozessen zur Herstellung der epitaktischen Schicht 72 sowie der Dotierungsprozesse (beispielsweise für Emitter und Kollektor) aus der Buried layer-Zone in die Basiszone ausdiffundiert. Entsprechendes gilt, wie oben ausgeführt, für Abwärts-Transistor mit Vordotierungen von der Oberseite der epitaktischen Schicht 72.
Fig. 3 zeigt in schematischer perspektivischer Darstellung die Realisierung eines Abwärts-Transistors im linksseitigen Teil sowie zweier Aufwärts-Transistoren im rechtsseitigen Teil, wobei gleiche Elemente wie beim integrierten Schaltkreis nach Fig. 2 mit gleichen Bezugszeichen versehen sind. In Fig. 3 ist die direkte Verkopplung der Emitter der Aufwärts-Transistoren im rechtsseitigen Teil sowie des Kollektors des Abwärts-Transistors im linksseitigen Teil durch Pfeile 78 angedeutet.
Die Fig. 4 bis 6 zeigen eine Ausführungsform einer statischen RAM-Speicherzelle, deren Schaltung gemäß Fig. 4 an sich bekannt ist. Die Speicherzelle wird im wesentlichen durch zwei Transistorkreise gebildet, die jeweils die Reihenschaltung eines als Diode betriebenen Transistors T 10 bzw. T 11 und eines Mehremitter-Transistors T 12 bzw. T 13 enthalten. Zwischen Basen 120 und 130 der Mehremitter-Transistoren T 12 und T 13 sowie Verbindungspunkten 140 und 141 zwischen den Kollektor-Emitter-Strecken der Transistoren in den Kreisen ist eine Kreuzkopplung vorhanden. Kollektoren 103 und 113 der als Dioden betriebenen Transistoren T 10 und T 11 sind direkt miteinander verbunden und liegen an einer oberen Wortleitung 84, wobei Basen 101 und 111 dieser Transistoren zur Realisierung der Diodenfunktion an den Kollektoren 103 und 113 liegen. Jeweils ein erster Emitter 121 bzw. 131 der Mehremitter-Transistoren T 12 und T 13 sind direkt miteinander verbunden und liegen an einer unteren Wortleitung 85, während jeweils ein weiterer Emitter 122 bzw. 132 dieser Transistoren an einer Bitleitung 82 bzw. einer komplementären Bitleitung 83 liegen. Parallel zu den als Dioden geschalteten Transistoren T 10 und T 11 liegt jeweils ein nicht näher bezeichneter Lastwiderstand.
Erfindungsgemäß sind nun die beiden Transistoren T 10 und T 12 bzw. T 11 und T 13 jeweils eines Kreises dieser Zelle auf jeweils einer einzigen Buried layer-Zone 80 bzw.
81 realisiert, wie dies aus den Fig. 5 und 6 ersichtlich ist. Von Bedeutung ist dabei, daß die Punkte 140 und 141 gemäß Fig. 4 und damit die Buried layer-Zonen 80 und 81 zur Realisierung der Kreuzkopplung elektrisch zugänglich sein müssen, wozu gemäß Fig. 5 jeweils ein Kontakt 140 bzw. 141 vorgesehen ist. Fig. 6 zeigt dabei den Kontakt 140 für den Schnitt durch den unteres Transistorkreis nach Fig. 5.
Wie aus den Fig. 4 bis 6 ersichtlich ist, stellen bei dieser Ausführungsform die als Dioden betriebenen Transistoren T 10 und T 11 Aufwärts-Transistoren und die Mehremitter-Transistoren T 12 und T 13 Abwärts-Transistoren dar, so daß die Buried-layer-Zonen 80 und 81 für die Aufwärts-Transistoren T 10 und T 11 als Emitter und für die Abwärts-Transistoren T 12 und T 13 als Kollektoren wirken. Somit sind also der Emitter des Aufwärts-Transistors T 10 bzw. T 11 sowie der Kollektor des Abwärts-Transistórs T 12 bzw. T 13 über den jeweiligen Buried-layer 80 bzw. 81 direkt miteinander verbunden.
Fig. 7 zeigt ein Schaltbild einer logischen Schaltung in Form einer an sich bekannten sogenannten Kollektor-dot-Schaltung aus drei Stufen mit jeweils einem Aufwärts-Transistor T 20, T 30 bzw. T 40, zu deren Kollektor-Emitter-Strecke jeweils die Parallelschaltung der Kollektor-Emitter-Strecken zweier Abwärts-Transistoren T 21, T 22; T 31, T 32 bzw. T 41, T 42 in Reihe geschaltet sind.
Erfindungsgemäß wesentlich ist hier, daß jeweils ein Aufwärts-Transistor und zwei Abwärts-Transistoren auf jeweils einer einzigen Buried layer-Zone 90, 91 bzw. 92 realisiert sind, wobei sich über diese Buried layer-Zonen jeweils eine direkte Verbindung des Emitters eines Aufwärts-Transistors mit den Kollektoren zweier Abwärts-Transistoren ergibt. Die Anzahl von Buried layer-Zonen wird damit bei dieser Ausführungsform von neun auf drei reduziert.
Die Fig. 8 bis 12 zeigen Ausführungsformen von integrierten Schaltkreisen mit Schaltungsstufen in Form von Differenzverstärkerstufen mit emittergekoppelten Transistorkreisen und-an den Emitterverbindungen liegenden Strom-~quel len-Transistorkreisen Fig. 8 zeigt speziell ein Schaltbild eines an sich bekannten Oder-Gatters mit zwei emittergekoppelten Transistorkreisen T 50 und T 51, in deren Kollektorzweig 503 bzw. 513 jeweils ein Lastwiderstand RL 1 bzw. RL 2 liegt.
Dem Transistor T 50 liegen dabei je nach Anzahl der notwendigen Gattereingänge weitere Transistoren T 2, T 53, usw. mit jeweils einem Kollektor 523, 533, usw. und jeweils einem Emitter 522, 532, usw. parallel. An den direkt gekoppelten Emittern der Transistoren T 50 bis T 53 liegt ein Stromquellen-Transistorkreis mit einem Transistor T 54, dessen Kollektor 543 mit den Emittern 502 bis 532 verbunden ist und in dessen Emitterzweig 542 ein Widerstand RS liegen kann. Alle Transistoren sind über ihre Basen 501 bis 541 ansteuerbar.
Wesentlich für die Realisierung in einem integrierten Schaltkreis ist hier, daß alle Transistoren T 50 bis T 54 auf einer gemeinsamen Buried layer-Zone 94 ausgebildet sind, wobei die Transistoren T 50 bis T 53 Aufwärts-Transistoren und der Transistor T 54 ein Abwärts-Transistor sind, d. h., die Emitter der Aufwärts-Transistoren T 50 bis T 53 sind über die Buried layer-Zone 94 direkt mit dem Kollektor des Transistors T 54 verbunden.
Gemäß der Schnittdarstellung nach Fig. 10, die in ihrem Aufbau im Prinzip dem Aufbau nach Fig. 2 entspricht, stellt der linksseitige Transistor einen Abwärts-Transistor und der rechtsseitige Transistor einen Aufwärts-Transistor dar.
In vorteilhafter Weise werden hier eine Emitterelektrode 542-1 des linksseitigen Abwärts-Transistors T 54 und eine Kollektorelektrode 513-1 des rechtsseitigen Aufwärts-Tra£-sistors T 51 aus Polysilicium hergestellt, so daß entsprechend die Emitter- und Kollektorverdrahtungen und der Anschluß zu den ebenfalls aus Polysilicium herstellbaren Lastwiderständen RL 1 und RL 2 direkt in einem Herstellungsschritt erfolgen können, was einen zusätzlichen Freiheitsgrad hinsichtlich der Verdrahtung unabhängig etwa von Basiselektroden 541-3 und 511-3 ergibt.
Dieses Prinzip ist selbstverständlich auch auf bereits beschriebene und noch zu beschreibende Ausführungsformen anwendbar.
Fig.. 11 zeigt ein Schaltbild eines Exklusiv-Oder-Gatters, bei dem ebenfalls nach Art eines Differenzverstärkers geschaltete Stufen mit emittergekoppelten Transistoren T 61, T 62 und T 63, T 64 vorgesehen sind. Ein Stromquellen-Transistorkreis mit einem Transistor T 67 spaltet sich zu den gekoppelten Emittern der vorgenannten Transistoren in zwei Zweige mit jeweils einem digitalansteuerbaren -Transistor T 65 bzw. T 66 auf.
Für die Realisierung in einem integrierten Schaltkreis ist hier wesentlich, daß jeweils zwei emittergekoppelte Transistoren T 61 und T 62 sowie ein Transistor im Stromquellen-Transistorkreis T 65 bzw. T 66 auf jeweils einer gemeinsamen Buried layer-Zone 200 bzw. 201 realisiert sind, wobei die Transistoren T 61 bis T 64 Aufwärts-Tran--sistoren und die Transistoren T 65 bis T 66 Abwärts-Transistoren sind. Aufgrund dieser Ausgestaltung reduziert sich die Zahl der notwendigen Buried layer-Zonen von sieben auf drei.
Fig. 12 zeigt ein Schaltbild einer Schieberegisterzelle mit vier Stufen, die jeweils zwei emittergekoppelte Transistoren T 71, T 72; T 73, T 74; T 75, T 76; T 77, T 78 sowie jeweils einen logisch ansteuerbaren Transistor T 79, T 80, T 81 und T 82 in Stromquellen-Transistorkreisen mit weiteren Transistoren T 83 und T 84 enthalten.
Für die Realisierung in einem integrierten Schaltkreis ist hier wesentlich, daß jeweils drei Transistoren - beispielsweise T 71, T 72 und T 79 - auf jeweils einer gemeinsamen Buried layer-Zone 300, 301, 302 bzw. 303 realisiert sind, wobei die jeweils emittergekoppelten Transistoren, beispielsweise T 71 und T 72, Aufwärts-Transistoren und der jeweils logisch ansteuerbare Transistor im Stromquellen-Transistorkreis, beispielsweise T 79, ein Abwärts-Transistor sind. Damit wird die Anzahl der notwendigen Buried layer-Zonen auf sechs reduziert.
Fig. 13 zeigt schließlich ein Schaltbild eines Master-Slave-Flip-Flops mit zwei Stufen, die jeweils zwei emittergekoppelte Transistoren T 91, T 92 bzw. T 93, T 94 sowie jeweils einen logisch ansteuerbaren Transistor T 95 bzw. T 96 in einem Stromquellen-Transistorkreis enthalten. Für jeweils drei Transistoren ist dabei lediglich nur eine einzige Buried layer-Zone 400 bzw. 401 erforderlich, wobei die Transistoren T 91, T 92 und T 93, T 94 Aufwärts-Transistoren und die Transistoren T 95 und T 96.
Abwärts-Transistoren sind. Die Ausführungsform nach Fig.
13 zeigt insoweit noch eine Besonderheit, als die emittergekoppelten Transistoren T 91 bis T 94 Mehrkollektor-Transistoren sind.
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Claims

Patentansprüche (2;). Integrierter Halbleiterschaltkreis mit bipolaren Abwärts- und Aufwärts-Transistoren in einem Haibleiterkörper, d a d u r c h gekennzeichnet, daß für Abwärts- und Aufwärts-Transistoren (T 4 bzw. T 1, T T12, T 13 bzw. T 10, T 11; T 21, T 22, ... bzw.

T 20, ...; T 54 bzw. T 50, ...; T 65, ... bzw. T 61, T 79,# ... bzw. T 71; T 95, T 96; T 91, ...) mindestens eine gemeinsame Buried layer-Zone (71; 80) vorgesehen ist, welche Kollektoren (41, ...; 123, 133; ...; 543; .*.),,der Abwärts-Transistoren (T 4, ...; T 12, T 13; T 21, ..., T 54; T 65, T 66; T 79, ...; T 95, T 96) und Emitter (12, ...; 102, 112, ...; 502, ...) der Aufwärts-Transistoren (T 1, ...; T 10, T 11; T 20, ...; T 50, T 61, ...; T 71, ...; T 91, ...) bildet.
2. Integrierter Halbleiterschaltkreis nach Anspruch 1 mit mindestens einer aus einer Reihenschaltung mindestens zweier Transistoren gebildeten Schaltungsstufe, d a -d u r c h g e k e n n z e i c h n e t , daß einer der Transistoren (T 12 oder T 13; beispielsweise T 21) als Abwärts-Transistor und einer der Transistoren (T 10 oder T 11; beispielsweise T 20) als Aufwärts-Transistor ausgebildet ist und daß für Abwärts- und Aufwärts-Transistoren (T 12 oder T 13 bzw. T 10 oder T 11; beispielsweise T 21 bzw. T 20) eine gemeinsame Buried layer-Zone (80 oder 81; beispielsweise 90) als Kollektor (beispielsweise 123 oder 133; ...) der Abwärts-Transistoren (T 12 oder T 13; ...) und als Emitter (102 oder 112; ...) der Aufwärts-Transistoren (T 10 oder T 11; ...) vorgesehen ist (Fig. 4 und 7).
3. Integrierter Halbleiterschaltkreis nach Anspruch 1 und 2, d a d u r c h g e k e n n z e i c h n e t , daß Abwärts-Transistoren (T 12, T 13) als Mehrfachemitter-Transistoren ausgebildet sind (Fig. 4).
4. Integrierter Halbleiterschaltkreis nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n -z e i c h n e t , daß Aufwärts-Transistoren (T 10, T 11; beispielsweise T 20) als Diode geschaltet sind (Fig. 4 und 7).
5. Integrierter Halbleiterschaltkreis nach einem der Ansprüche 1 bis 4 mit nach Art eines Flip-Flops kreuzgekoppelten Transistorkreisen, die jeweils eine Reihenschaltung eines Mehrfachemitter-Transistors und eines als Diode geschalteten Transistors aufweisen, insbesondere zur Realisierung von statischen RAM-Speicherzellen, d a d u r -c h g e k e n n z e i c h n e t daß die Dlehrfachemitter-Transistoren (T 12, T 13) als Abwärts-Transistoren und die als Diode geschalteten Transistoren (T 10, T 11) als Aufwärts-Transistoren ausgebildet sind und daß für die Mehrfachemitter-Transistoren und die als Diode geschalteten Transistoren jeweils eines Transistorkreises (T 12, T 10 bzw. T 13, T 11) jeweils eine gemeinsame Buried layer-Zone (80 bzw. 81) als Kollektor (123, 133) der Mehrfachemitter-Transistoren (T 12, T 13) und als Emitter (102, 112) der als Diode geschalteten Transistoren (T 10, T 11) vorgesehen ist (Fig. 4).
6. Integrierter Halbleiterschaltkreis nach einem der Ansprüche 1 bis 4 mit mindestens einer Schaltungsstufe, die eine Reihenschaltung eines als Diode geschalteten Transistors und mindestens zweier mit ihren Kollektor-Emitter- Strecken parallel an der Emitter-Kollektor-Strecke des als Diode geschalteten Transistors liegenden Transistoren, dadurch gekennzeichnet, daß der als Diode geschaltete Transistor (beispielsweise T 20) als Aufwärts-Transistor und die mit ihren Kollektor-Emitter-Strecken parallel an dessen Kollektor-Emitter-Strecke liegenden Transistoren (beispielsweise T 21, T 22) als Abwärts-Transistoren ausgebildet sind und daß für die Transistoren (beispielsweise T 20, T 21, T 22) der Schaltungsstufe eine gemeinsame Buried layer-Zone (beispielsweise 90) vorgesehen ist, die für den als Diode geschalteten Transistor (beispielsweise T 20) einen Emitter und für die mit ihren Kollektor-Emitter-Strecken parallel an dessen Kollektor-Emitter-Strecke liegenden Transistoren (beispielsweise T 21, T 22) Kollektoren bildet (Fig. 7).
7. Integrierter Halbleiterschaltkreis nach Anspruch 1 und 2 mit mindestens eine Differenzverstärkerstufe enthaltenden Schaltungen, bei denen die Differenzverstärkerstufe emittergekoppelte Transistorkreise und einen mindestens einen Transistor enthaltenden Stromquellen-Transistorkreis aufweist, dadurch gekennzeichnet, daß die emittergekoppelten Transistorkreise (beispielsweise T 50, T 51; beispielsweise T 61, T 62; beispielsweise T 71, T 72; beispielsweise T 91, T 92) Aufwärts-Transistoren und der Stromquellen-Transistorkreis mindestens einen Abwärts-Transistor (T 54; beispielsweise T 65; beispielsweise T 79; beispielsweise T 95) enthalten und daß sowohl für die Aufwärts-Transistoren als auch den Abwärts-Transistor eine gemeinsame Buried layer-Zone (94; beispielsweise 200; beispielsweise 300; beispielsweise 400)- als Emitter der Aufwärts-Transistoren und als Kollektor des Abwärts-Transistors vorgesehen ist.
8. Integrierter Halbleiterschaltkreis nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t , daß zur Bildung von logischen Gattern in einem der emittergekoppelten Transistorkreise eine Parallelschaltung mehrerer Aufwärts-Transistoren (T 50 bis T 53) auf der gemeinsamen Buried layer-Zone (94) vorgesehen ist, welche die Emitter (502, 512, 522, 532) dieser Transistoren bildet (Fig.

8).
9. Integrierter Halbleiterschaltkreis nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t , daß zur Bildung von logischen Gattern oder Schieberegistern der Stromquellen-Transistorkreis mindestens einen logisch ansteuerbaren Abwärts-Transistor (beispielsweise T 65; beispielsweise T 79; beispielsweise T 95) enthält (Fig. 11 bis 13).
10. Integrierter Halbleiterschaltkreis nach einem der Ansprüche 7 bis 9, d a d u r c h g e k e n n -z e i c h n e t , daß die Aufwärts-Transistoren (beispielsweise T 91; T 92) als Mehrfachkollektor-Transistoren ausgebildet sind (Fig. 13).
11. Integrierter Halbleiterschaltkreis nach einem der Ansprüche 1 bis 10, da dur c h g e k e n n -z e i c h n e t , daß als Material für Emitterelektroden (beispielsweise 74-1 in Fig. 2) von Abwärts-Transistoren (beispielsweise T 4) und Kollektorelektroden (beispielsweise 503-1 in Fig. 10) von Aufwärts-Transistoren (beispielsweise T 50) Polysilicium vorgesehen ist, das gegebenenfalls auch Leiterbahnen zur mindestens teilweisen Verdrahtung von Schaltungsstufen sowie Lastwiderstände in den Schaltungsstufen bildet.
12. Verfahren zur Herstellung eines integrierten Halbleiterschaltkreises nach einem der Ansprüche 1 bis 11, d a d u r c h g e k e n n z e i c h n e t , daß zur Realisierung eines vom Emitter zum Kollektor gerichteten Dotierungsgradienten emitterseitig Dotierungen mit dem für die Basiszonen notwendigen Leitungstyp eingebracht werden, die bei der Herstellung weiterer Transistorkomponenten durch dabei zur Anwendung kommende Temperaturprozesse in die die aktiven Basiszonen bildenden Bereiche des Halbleiterkörpers ausdiffundieren.
13. Verfahren nach Anspruch 12, d a d u r c h g e -k e n n z e i c h n e t , daß für Aufwärts-Transistoren Dotierungen in die Buried layer-Zonen eingebracht werden, die bei nachfolgenden Temperaturprozessen in die die aktiven Basiszonen bildenden Bereiche ausdiffundieren.
14. Verfahren nach Anspruch 12, d a d u r c h g e -k e n n z e i c h n e t , daß für Abwärts-Transistoren Dotierungen von der Seite in den Halbleiterkörper eingebracht werden, von der nachfolgend Dotierungen zur Herstellung von Emittern eingebracht werden, wobei die voreingebrachten Dotierungen bei nachfolgenden Temperaturprozessen in die die aktiven Basiszonen bildenden Bereiche ausdiffundieren.
15. Verfahren nach einem der Ansprüche 12 bis 14 für integrierte Halbleiterschaltkreise mit einer epitaktischen Schicht auf einem Halbleitersubstrat, wobei die für Abwärts- und Aufwärts-Transistoren gemeinsame Buried layer-Zone im Halbleitersubstrat vorgesehen ist und sich mindestens bis an die Grenzfläche zwischen epitaktischer Schicht und Halbleitersubstrat erstreckt, d a d u r c h g e k e n n z e i c h n e t , daß bei n-leitender epitaktischer Schicht durch die Ausdiffusion des Dotierungsmaterials für die Basiszonen eine Um dotierung der epitaktischen Schicht durch Überkompensation unter Entstehung des Dotierungsgradienten vom Emitter zum Kollektor erfolgt.
16. Verfahren nach einem der Ansprüche 12 bis 14 für integrierte Halbleiterschaltkreise mit einer epitaktischen Schicht auf einem Halbleitersubstrat, wobei die für Abwärts- und Aufwärts-Transistoren gemeinsame Buried layer-Zone im Halbleitersubstrat vorgesehen ist und sich mindestens bis an die Grenzfläche zwischen epitaktischer Schicht und Halbleitersubstrat erstreckt, d a d u r c h g e k e n n z e i c h n e t , daß bei p-leitender epitaktischer Schicht durch Ausdiffusion des Dotierungsmaterials für die Basiszonen eine Anhebung der Akzeptordichte in der epitaktischen Schicht an den den Emittern zugewandten Enden der Basiszonen unter Entstehung des Dotierungsgradienten vom Emitter zum Kollektor innerhalb von durch die p-leitende epitaktische Schicht verlängerten Basiszonen erfolgt.