DE3248196C2 - - Google Patents

Description

Die Erfindung geht aus von einem Verfahren nach dem Oberbegriff des Patentanspruchs 1.

In der älteren Patentanmeldung DE 32 41 648 A1 der gleichen Anmelderin ist ein Verfahren und eine Schaltungsanordnung zum Modifizieren binärer Datensignale beschrieben, bei welchem infolge von Unvollkommenheiten der Übertragungsstrecke als "peak-shift" bekannte Signal-Verzerrungen weitgehend ausgeglichen werden. Dabei werden kritische, d. h. zu Amplitudeneinbrüchen bei der Wiedergabe tendierende Impulse innerhalb eines fortlaufenden Impulszuges erkannt und verbreitert. Bei der Übertragung derart korrigierter Impulse treten die obengenannten Impulsverzerrungen in Form von Amplitudenschwankungen zwar noch auf, jedoch ist die Wirkung durch die vorgenommene Vorverzerrung nur noch gering. Eine Schaltungsanordnung zur Durchführung des bekannten Verfahrens enthält zwei Komparatoren, von denen jeder beim Auftreten von zwei als kritisch angesehenen Impulsfolgen ein Ausgangssignal abgibt, das durch analoge Addition zur Pegelerhöhung und nach Filterung und Begrenzung zur Verbreiterung des jeweils als kritisch erkannten Einzelimpulsen beiträgt.

Ferner ist aus der DE 31 20 448 A1 ein Verfahren zur Aufzeichnung von Zwei-Pegel-Signalen auf ein magnetisches Speichermedium bekannt, bei welchem das Zwei-Pegel-Signal zur Entfernung höherfrequenter Signalkomponenten zunächst tiefpaßgefiltert wird. Das gefilterte Zwei-Pegel-Signal wird sodann in der Phase vorverzerrt, wobei das Tastverhältnis vergrößert wird, wenn die Anzahl der Signalwechsel sich von einem zum anderen Pegel abrupt erhöht. Das derart im Tastverhältnis vorverzerrte Zwei-Pegel-Signal wird verstärkt und nachfolgend auf dem magnetischen Speichermedium aufgezeichnet. Dieses bekannte Verfahren weist jedoch den Nachteil auf, daß keine Differenzierung hinsichtlich einzelner kritischer Impulse innerhalb bestimmter Impulsfolgen erfolgt. Ein weiterer Nachteil besteht darin, daß die Signalverarbeitung mit analogen Schaltungskomponenten durchgeführt wird und damit einer Schaltungsintegration nicht ohne weiteres zugänglich ist.

Weiterhin ist aus der DE 31 12 846 A1 ein Verfahren für die Übertragung von binär-impulsdauermodulierten Signalen in Fernsprechvermittlungsanlagen bekannt, bei welchen ein dem einen Binärwert zugeordneter Impuls eine höhere Amplitude aufweist als ein dem anderen Binärwert zugeordneter Impuls mit demgegenüber größerer Impulsbreite, wobei die Pegel so gewählt sind, daß für beide Impulsarten das Produkt aus Impulsbreite und Impulsamplitude angenähert den gleichen Wert aufweist. Da die beiden Binärwerte sich sowohl in der Zeitdauer als auch in der Impulsamplitude unterscheiden, ist dieses Verfahren zur magnetischen Aufzeichnung und Wiedergabe von binären Datensignalen aufgrund einer damit verbundenen Verschlechterung des Signal/Rausch-Abstandes im wiedergegebenen Datensignal ungeeignet.

Außerdem ist aus der DE 28 29 175 B2 ein Verfahren zum Modifizieren binärer Datensignale bekannt, bei welchem man bei den Impulsen oder einem Teil der Impulse in Abhängigkeit von der jeweiligen Impulsbreite der auftretenden Amplitude unter Angleichung des Mittelwerts an einen für die verschiedenen Impulsbreiten gemeinsamen Mittelwert verändert. Diese Angleichung erfolgt durch Zusetzen von Korrekturimpulsen zu dem Datensignal, so daß aus dem binären Datensignal ein Drei-Pegel-Signal wird. Ein dieses Drei-Pegel-Signal verarbeitender Aufsprechverstärker kann nicht in Form einer einfachen geschalteten Stromquelle aufgeführt sein. Darüber hinaus müßte die Betriebsspannung eines entsprechend angepaßten Aufsprechverstärkers erhöht werden, damit der geforderte größere Aufsprechstrom getrieben werden kann.

Schließlich ist aus der US-Patentschrift 38 06 807 ein Übertragungssystem für PSK-modulierte Signale bekannt, bei welchem Zwischenzeichen-Verzerrungen dadurch kompensiert werden, daß in Abhängigkeit von dem logischen Signal eines nachfolgenden Codes das PSK-modulierte Signal einer bestimmten Amplituden-Modulation unterworfen wird. Diese Maßnahme erfordert jedoch ebenfalls einen größeren Schaltungsaufwand für den Aufsprechverstärker; darüber hinaus wird auch der Signal/Rausch-Abstand des zu übertragenden Nutzsignals eingeschränkt.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein weiteres Verfahren nach der eingangs genannten Art anzugeben, bei welchem die angestrebte Kompensation des binären Datensignals mit digitalen Mitteln erfolgt.

Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.

Das erfindungsgemäße Verfahren mit den kennzeichnenden Merkmalen des Patentanspruchs 1 hat den Vorteil, daß die angestrebte Kompensation des binären Signals vor der Aufzeichnung rein digital erfolgt. Weiter ist vorteilhaft, daß dadurch die Integration der Schaltung oder von Schaltungsteilen erleichtert wird.

Durch die in den Schaltungsanordnungsansprüchen aufgeführten Maßnahmen sind vorteilhafte Ausbildungen des im Patentanspruch 1 angegebenen Verfahrens möglich.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigt

Fig. 1 als Blockschaltbild eine Schaltungsanordnung zur Korrektur eines binären Signals,

Fig. 2 ein Impuls-Schaubild zur Erläuterung der Funktion der Schaltung,

Fig. 3, bestehend aus den Zeichnungsteilen 3A und 3B, eine mehr detaillierte Darstellung der Schaltungsanordnung nach Fig. 1,

Fig. 4 die äußere Beschaltung der Digital-Analog- Wandlerstufen aus Fig. 3A.

Beschreibung des Ausführungsbeispiels

In Fig. 1 werden die eingehenden binären Datensignale im Eingangsverstärker 1 und die eingehenden Taktsignale im Eingangsverstärker 2 verstärkt. In einer Anpassungsstufe 3 erfolgt die Phasensynchronisierung zwischen Daten- und Taktsignal. Mit dem Ausgang des Eingangsverstärkers 2 zur Aufbereitung der Taktsignale sind zwei digital steuerbare Verzögerungseinrichtungen 4 und 5 verbunden, in denen die Taktsignale unterschiedlichen Verzögerungen unterworfen werden können. Taktsignale aus dem Eingangsverstärker 2 und zeitlich angepaßte Datensignale vom Ausgang der Stufe 3 werden einer Schieberegisteranordnung 6 zugeleitet. Von den Ausgängen der Schieberegisteranordnung 6 gelangen die Datensignale mit unterschiedlichen Verzögerungszeiten zu zwei Komparatoren 7, 8, in denen bestimmte, voreinstellbare Impulsfolgen aus dem laufenden Datenstrom selektiert werden. In den Einrichtungen 9, 10 zur Impulsaufbereitung werden entsprechend den von den Detektoren 7, 8 als kritisch erkannten Einzelimpulsen Korrekturimpulse erzeugt und mittels der Verknüpfungsglieder 11, 12 phasenverschoben in den Datenstrom eingefügt. Der Datenstrom mit den so aufbereiteten (verbreiterten) kritischen Einzelimpulsen gelangt zu einem Ausgangsverstärker 13 und von dort zum Ausgang der Gesamtschaltung.

In Fig. 2 sind die Aufbereitungsschritte anhand von Impulsdiagrammen für eine Impulsfolge HHLHL dargestellt. Fig. 2a zeigt das Taktsignal in der Eingangsstufe 2, Fig. 2b das Datensignal in der Eingangsstufe 1. Nach der zeitlichen Anpassung in der Synchronisierstufe 3 ergibt sich der zeitliche Zusammenhang nach den Fig. 2c, 2d. Die beiden Taktsignale werden schließlich gemäß den Fig. 2e und 2f in unterschiedlicher Weise mit Hilfe der digital steuerbaren Taktverzögerungsstufen 4 und 5 verzögert. Mit Hilfe der Impulsaufbereitungsstufen wird ein aus dem Komparator stammendes Erkennungssignal für das Auftreten eines kritischen Impulses nach Fig. 2h mit dem Takt entsprechend Fig. 2i synchronisisiert. Die zu korrigierende Impulsfolge nach Fig. 2d wird nach entsprechender Laufzeitaufbereitung in Stufe 9 (Fig. 2k entsprechend) und in der Stufe 12 durch Zusammenfassen der Datenimpulsfolge mit dem Korrekturimpuls m (entsprechend Fig. 2i) zur korrigierten Impulsfolge nach Fig. 2n zusammengefaßt.

Die Aufbereitung eines H-Impulses erfolgt in entsprechender Weise mit Hilfe der Impulsfolgedetektorstufe 8, der Impulsaufbereitungsstufe 10 und der Zusammenfassungsstufe 11.

Fig. 3 enthält die Teilfig. 3A und 3B, die bei entsprechender Zusammenfassung ein mehr detailliertes Schaltbild der Einrichtung nach Fig. 1 ergeben.

In Fig. 3A sind die bei 21 eingehenden Daten über einen Koppelkondensator 22 an den nichtinvertierenden Eingang eines Differenzverstärkers 23 gelegt. Der invertierende Eingang des Differenzverstärkers 23 ist über einen Koppelkondensator 24 an Masse gelegt. Die Leitung 21 ist mit dem Widerstand 25 abgeschlossen. Der Referenzspannungsausgang 26 des Differenzverstärkers 23 ist über die beiden Widerstände 27, 28 an die beiden Eingänge gelegt. Der nichtinvertierende und der invertierende Ausgang des Differenzverstärkers 21 ist jeweils über einen Widerstand 30 gegen die negative Betriebsspannung abgeschlossen. In den Fig. 3A und 3B dienen alle mit dem Bezugszeichen 30 versehenen Widerstände zum Abschließen der Bausteinausgänge gegen die negative Betriebsspannung. In gleicher Weise ist die Eingangsstufe 33 durch einen Differenzverstärker realisiert, dessen nichtinvertierender Eingang über einen Koppelkondensator 32 mit der Eingangsleitung 31 für die Taktsignale verbunden ist. Der invertierende Eingang des Differenzverstärkers 33 ist über einen weiteren Koppelkondensator 34 mit Masse verbunden. Der Referenzspannungsausgang 36 des Differenzverstärkers 33 ist über Widerstände 37, 38 mit den Eingängen des Differenzverstärkers verbunden, die gleichzeitig über den Widerstand 35 abgeschlossen sind.

Vom nichtinvertierenden Ausgang des Differenzverstärkers 33 gelangen die Taktsignale zum CLK-Eingang des Bausteins 41, der zwei D-Flip-Flops enthält. Daher werden die aufbereiteten Datensignale vom nichtinvertierenden Ausgang des Differenzverstärkers 23 gleichzeitig dem D- und D′-Eingang des Bausteins 41 zugeführt und mit dem Takt am CLK-Eingang synchronisiert. Vom Ausgang Q′ des Bausteins 41 gelangen die mit dem Takt synchronisierten Datensignale zum Eingang DL eines vierstufigen Schieberegisters 51, während die Taktsignale in gleicher Weise wie beim Baustein 41 dem CLK-Eingang des Schieberegisters 51 zugeführt werden. Vom Ausgang Q des Bausteins 41 gelangen die Datensignale unverzögert zu den Eingängen A₀ der beiden 5-Bit-Komparatoren 61 und 71, während von den Ausgängen Q₀ bis Q₃ des Schieberegisters 51 die jeweils um einen Takt verzögerten Daten an die Eingänge A₁ bis A₄ der Komparatoren 61, 71 gelegt sind (Fig. 3b).

Zur nahezu stufenlosen Verzögerung des Taktsignals sind dem Differenzverstärker 33 parallel zwei weitere Differenzverstärker 42, 43 nachgeschaltet, deren invertierende Ausgänge wechselspannungsmäßig über Koppelkondensatoren 44, 45 mit jeweils einem Kathodenanschluß der Kapazitätsdiode 46, 47 verbunden sind. Der Anodenanschluß jeder Kapazitätsdiode 46, 47 ist über je einen Widerstand 48, 49 mit je einem Ausgang einer Digital-Analog-Wandlerstufe 401 verbunden. Die Beschaltung der Digital-Analog-Wandlerstufe 401 ist im Zusammenhang mit Fig. 4 näher erläutert. Über die Koppelkondensatoren 52, 53 an den nichtinvertierenden Ausgängen der Differenzverstärker 42, 43 werden die Wechselspannungsanteile der Taktsignale ausgekoppelt, der freie Belag der Koppelkondensatoren 52, 53 ist jeweils über einen Widerstand 54, 55 mit den Widerständen 48, 49 verbunden. Der beschriebene Schaltungsteil dient dazu, aus dem eigentlichen Taktsignal zwei weitere unterschiedliche verzögerbare Taktsignale zu gewinnen, die im weiteren Verlauf der Schaltung dazu dienen, ein von den Komparatoren 61, 71 stammendes Erkennungssignal mittels der D-FF's 110, 111 in Korrekturimpulse umzuwandeln.

Den Differenzverstärkern 42, 43 sind jeweils die Differenzverstärker 56, 57 nachgeschaltet, wobei zur Erzielung normierter Gleichspannungszustände mit Hilfe der Koppelkondensatoren 62, 63, 64, 65 lediglich die Wechselspannungsanteile der in der Phase geänderten Taktsignale an die Eingänge der Differenzverstärker 56, 57 gelangen. Die Referenzspannungsausgänge der Differenzverstärker 56, 57 sind wieder über Widerstände 66, 67 und 68, 69 an die beiden Eingänge gelegt.

Zur Erzielung definierter Zeitzustände zwischen Daten- und Taktsignal sind den Differenzverstärkern 56, 57 jeweils ein weiterer Differenzverstärker 58, 59 nachgeschaltet, wobei die innere Laufzeit dieser Verstärkerstufen für die Verzögerung genutzt wird.

Mit Hilfe der Wahlschalter 81 bis 85 und 86 bis 90 können jeweils eine zweite Reihe von Eingängen B₀ bis B₄ der Komparatoren 61, 71 über die Widerstände 91 bis 95 bzw. 96 bis 100 an eine Bezugsspannung gelegt und damit wahlweise die Zustände H bzw. L hervorgerufen werden. Im vorliegenden Ausführungsbeispiel wird beispielsweise mit Hilfe der Wahlschalter an die Eingänge B₄ bis B₀ des Komparators 61 die Zustandsfolge HHLHL und an die Eingänge B₄ bis B₀ des Komparators 71 die Zustandsfolge LLHLH gelegt. Dabei entspricht ein geschlossener Schalter 81 bis 85 bzw. 86 bis 90 jeweils einem H-Zustand, während ein offener Schalter einem L-Zustand entspricht. Beim Auftreten einer dieser Zustandsfolge entsprechenden Datenfolge an den Eingängen A₄ bis A₀ des Komparators 61 gelangen die beiden Ausgänge A<B und A<B dieses Komparators in den L-Zustand. Mit Hilfe der nachgeschalteten Oder-Verknüpfung 101 wird bei gleichzeitigem Auftreten der beiden L-Zustände an den beiden Ausgängen des Komparators ein Signal vom Ausgang der Oder-Verknüpfung 101 an den D-Eingang des D-Flip- Flops 110 gegeben. In gleicher Weise wird beim Auftreten einer Datenfolge an den Eingängen A₄ bis A₀ des Komparators 71, welche den vorgegebenen Pegelzuständen an den Eingängen B₄ bis B₀ dieses Komparators entspricht, von den Ausgängen A<B und A<B jeweils ein L-Signal abgegeben und mittels der Oder- Verknüpfung 102 ein Ausgangssignal auf den D′-Eingang des Flip-Flops 111 gegeben. Die Takteingänge CLK der Flip-Flops 110, 111 sind mit den invertierenden Ausgängen der Differenzverstärker 58, 59 (Fig. 3A) verbunden, wodurch sich unterschiedliche Phasenbeziehungen für die an den beiden CLK-Eingängen der Flip-Flops 110, 111 liegenden Taktfolgen ergeben. Mit Hilfe des Schalters 112 können beide Flip-Flops 110, 111 gesetzt werden, so daß an den Q-Ausgängen ständig ein H-Signal erscheint, während an den -Ausgängen entsprechend ein L-Signal anliegt und die Korrektureinrichtung unwirksam ist.

Ein weiteres D-Flip-Flop 121 ist mit seinem D-Eingang mit den Eingängen A₂ der beiden Komparatoren 61, 71 gemeinsam verbunden. Ebenso sind die Takteingänge CLK der Bausteine 41, 51 mit dem Takteingang des D-Flip- Flops 121 verbunden. Es wird also beim Auftreten eines als kritisch angesehenen Impulses an einem der Eingänge A₂ der Komparatoren 61, 71 ein Korrekturimpuls vom Q-Ausgang des D-Flip-Flops 110 bzw. vom ′- Ausgang des Flip-Flops 111 abgegeben. Gleichzeitig durchläuft auch die Datenfolge das D-Flip-Flop 121, dessen Ausgänge Q und zur Erzielung definierter Zeitverzögerungen weitere Differenzverstärker 122, 123, 124 in Reihe nachgeschaltet sind. Der Ausgang Q des Flip-Flops 121 sowie die nichtinvertierenden Ausgänge der Differenzverstärker 122, 123, 124 sind jeweils einem Pol eines Mehrfachumschalters zugeführt, dessen gemeinsamer Pol ist an einen Eingang einer ODER-Stufe 125 gelegt. Der zweite Eingang der ODER-Stufe 125 liegt am Eingang ′ des D-Flip-Flops 111, so daß beim Auftreten eines kritischen Impulses am Eingang A₂ des Komparators 71 mit Hilfe des Korrekturimpulses vom Ausgang ′ und entsprechend der Schalterstellung des Schalters 126 eine definierte Verbreiterung des fraglichen Impulses zu Lasten des vorhergehenden oder nachfolgenden Impulses erfolgt. In ähnlicher Weise sind den Ausgängen Q und des Flip-Flops 110 die Differenzverstärker 127, 128, 129 in Reihe nachgeschaltet, wobei jeweils der unverzögerte Ausgang Q und die nichtinvertierenden Ausgänge der Differenzverstärker 127, 128, 129 auf einen vielpoligen Umschalter 130 gehen. Der gemeinsame Pol des vielpoligen Umschalters 130 geht auf einen Eingang einer UND-Verknüpfung 131, deren zweiter Eingang mit dem Ausgang der ODER-Stufe 125 verbunden ist.

Die Datenfolge mit den in der Breite korrigierten kritischen Impulsen gelangt vom Ausgang der UND- Verknüpfung 131 zum Eingang eines Ausgangsverstärkers 132 und vom Ausgang dieses Verstärkers 132 über einen Koppelkondensator 133, einen Längswiderstand 134 und ein Filter 135 zum Ausgang der Gesamtschaltung.

Zur Erzielung konstanter Arbeitsbedingungen für den Digital-Analog-Wandler 401 (Fig. 4) ist eine Referenzspannungsquelle 402 über einen Widerstand 403 mit dem Referenzspannungseingang für die positive Referenzspannung verbunden. Zur zusätzlichen Stabilisierung ist diese positive Referenzspannung über den Elektrolytkondensator 404 gegen Masse abgeblockt. Mit Hilfe der Codierschalter 405, 406 wird eine digitale Zahl (8 Bit parallel) eingestellt. Entsprechend dieser eingestellten digitalen Zahl erscheint am Ausgang des Digital-Analog-Wandlers 401 eine analoge Spannung, die gemäß Fig. 3A an der Anode der Kapazitätsdiode 46 anliegt. Hierdurch erfolgt im Zusammenhang mit dem Längswiderstand 54 eine Phasenverschiebung der durchlaufenden Taktsignale entsprechend der eingestellten digitalen Zahl. In gleicher Weise werden die den Differenzverstärker 43 durchlaufenden Taktsignale mit Hilfe einer identischen zweiten Schaltung nach Fig. 4 und dem Längswiderstand 55 in der Phase geschoben, wobei die beiden Beträge unterschiedlich sein können. Auf diese Weise lassen sich die Korrektursignale an den Ausgängen Q und ′ der D-Flip- Flops 110, 111 feinstufig in den Datenstrom einfügen und die angestrebte Verbreiterung schmaler Einzelimpulse innerhalb einer vorgegebenen Datenfolge erzielen.

Die Schaltungselemente mit integrierten Schaltkreisen nach den Fig. 3A und 3B können in der Praxis mit folgenden Typen realisiert werden:

Alle MC . . .-Typen von Motorola.

Claims (3)

1. Verfahren zur Kompensation von Signalverzerrungen durch Spitzenversatz (peak-shift) bei einer Übertragung bzw. magnetischen Aufzeichnung und Wiedergabe von binären Datensignalen, bei welchem sender- bzw. aufsprechseitig kritische Impulse innerhalb bestimmter Impulsfolgen in der Impulsdauer verbreitert werden, dadurch gekennzeichnet,

• - daß das zu übertragende Datensignal parallel zwei Komparatoren (7, 8) zugeführt wird, von denen jeder beim Auftreten einer von zwei bestimmten Impulsfolgen ein Impulssignal zur Kennzeichnung des Vorliegens eines kritischen Einzelimpulses im Datensignal abgibt,
• - daß ein dem Datensignal zugehöriges Taktsignal verzögert wird,
• - daß zur Ableitung von Korrekturimpulssignalen das von den Komparatoren (7, 8) abgegebene Impulssignal in das Taktraster des verzögerten Taktsignals gebracht wird und
• - daß die Korrekturimpulssignale mit dem zu übertragenden Datensignal logisch verknüpft werden, so daß eine Verbreiterung der im Datensignal kritischen Einzelimpulse erfolgt.

2. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, gekennzeichnet durch

• - ein Schieberegister (51) zur Verschiebung des Datensignals in Abhängigkeit des zugehörigen Taktsignals,
• - einen ersten Komparator (61), bei welchem erste Eingänge mit Ausgängen des Schieberegisters (51) verbunden sind und bei welchem an zweiten Eingängen eine erste bestimmte Impulsfolge anliegt,
• - einen zweiten Komparator (71), bei welchem erste Eingänge mit Ausgängen des Schieberegisters (51) verbunden sind und bei welchem an zweiten Eingängen eine zweite bestimmte Impulsfolge anliegt,
• - eine Einrichtung (42, 43, 401) zur gesteuerten Verzögerung des dem Datensignal zugehörigen Taktsignals,
• - dem ersten und zweiten Komparator (61, 71) zugeordnete D-Flipflops (110, 111), deren D-Eingängen das von den Komparatoren (61, 71) abgegebene Impulssignal und deren Takteingängen das verzögerte Taktsignal zugeführt ist,
• - eine Verzögerungseinrichtung (121 bis 124) für das Datensignal zum Ausgleich von Signallaufzeiten durch das Schieberegister (51), die beiden Komparatoren (61, 71) und die D-Flipflops (110, 111) und
• - eine logische Verknüpfungseinrichtung (125, 127, 128, 129 und 131), bei welcher ein Eingang einer UND-Verknüpfung (131) über Differenzverstärker (127 bis 129) an einem nicht-invertierenden Ausgang des dem ersten Komparator (61) zugeordneten D-Flipflops (110) angeschlossen ist und ein anderer Eingang der UND-Verknüpfung (131) mit dem Ausgang einer ODER-Stufe (125) verbunden ist und bei welcher ein Eingang der ODER-Stufe (125) an einem invertierenden Ausgang des dem zweiten Komparator (71) zugeordneten D-Flipflops (111) angeschlossen ist und ein anderer Eingang der ODER-Stufe (125) mit einem Ausgang der Verzögerungseinrichtung (121 bis 124) verbunden ist.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Einrichtung (42, 43, 401) zur gesteuerten Verzögerung des dem Datensignal zugehörigen Taktsignals zwei Signalzweige mit jeweils einem Differenzverstärker (42, 43) aufweist, bei welcher der invertierende Ausgang eines jeden Differenzverstärkers (42, 43) über einen ersten Koppelkondensator (52, 53) und einen Widerstand (54, 55) an je einem Ausgang eines einstellbaren Digital/Analog-Wandlers (401) angeschlossen ist und bei welcher der nicht-invertierende Ausgang eines jeden Differenzverstärkers (42, 43) über einen zweiten Koppelkondensator (44, 45) und eine Kapazitätsdiode (46, 47) ebenfalls an je einem Ausgang des einstellbaren Digital/Analog-Wandlers (401) angeschlossen ist.