DE3226844A1

DE3226844A1 - Verfahren zum vergleichen von datenwoertern und schaltung zu dessen durchfuehrung

Info

Publication number: DE3226844A1
Application number: DE19823226844
Authority: DE
Inventors: Colin Stansted Mountfitchet Essex Jeffrey
Original assignee: International Standard Electric Corp
Current assignee: STC PLC
Priority date: 1981-07-27
Filing date: 1982-07-17
Publication date: 1983-02-10
Also published as: GB2104264A; AU554975B2; GB2104264B; CH660270A5; AU8623682A

Description

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Verfahren zum Vergleichen von Datenwörtern und Schaltung zu dessen Durchführung.

Die Erfindung bezieht sich auf ein Verfahren zum Vergleich eines empfangenen digitalen N bit Datenwortes mit einem entsprechenden digitalen N bit Datenwort zur Feststellung von irgendwelchen Unterschieden zwischen ihnen mit Hilfe einer Vergleichsschaltung und eines Fehlerzählers und eine Codeerkennungsschäitung.

Ein derartiges Verfahren und eine derartige Codeerkennungsschaltung können beispielsweise in einem digitalen Funkrufempfänger eingesetzt werden.

^Der Erfindung liegt die Aufgabe zugrunde_/ ein Verfahren zum Vergleichen von digitalen N bit Datenwörtern und eine entsprechende Codeerkennungsschaltung anzugeben. Die Lösung dieser Aufgabe erfolgt mit den im Anspruch 1 angegebenen Mitteln. Eine Codeerkennungsschaltung ist im Anspruch 4 angegeben. Ausgestaltungen der Erfindung können den Unteransprüchen entnommen werden.

Nachstehend wird die Erfindung anhand von Zeichnungen eines Ausführungsbeispiels näher erläutert. Es zeigen:

Fig. 1 eine herkömmliche parallele VergLeichsmet Fig. 2 eine herkömmliche serielle Verg leichsmethode^

ZT/Pi-Wr/R

12.07.1982 -4-

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Fig. 3a das Format eines Codewortes;

Fig. 3b ein 32 bit Synchronisationscodewort;

Fig, 3c ein 32 bit Leercodewort und

Fig. 4 ein Blockschaltbild für die erfindungsgemäße VergLeichsmethode.

Zunächst wird anhand der Fig. 1 und 2 der bekannte Stand der Technik beschrieben.

Bei der herkömmLichen paralLeLen VergLeichsmethode gemäß Fig. 1 wird ein digitales Datenwort in einem Register 1 gespeichert. Ein anderes entsprechendes digitaLes Datenwort, mit dem das eine Datenwort verglichen wird, wird in einem anderen Register 2 gespeichert. Für ein Datenwort mit N bits enthäLt jedes Register 1 und 2 N Zwischenspeicher, Die so gepaarten bits werden gleichzeitig in Vergleichsschaltkreisen 3 miteinander verglichen. Die Vergleichsschaltkreise 3 können ExcLusiv-ODER-SchaLtungen sein. Die Fehler zwischen den beiden Datenwörtern werden mit einem Fehlerzähler 4 gezählt. Diese Methode ist sehr schnell, sie benötigt aber eine große Anzahl logischer Schaltungen. Hieraus folgt, daß eine Großintegration dieser Schaltung zusammen mij: anderen Funktionen in einer einzigen integrierten Schaltung möglicherweise nicht günstig ist.

Bei der herkömmlichen seriellen Vergleichsmethode gemäß Fig. 2 werden zwei digitale N Bit Datenworte bit für bit miteinander verglichen. Daher werden nur zwei Zwischenspeicher 5 und 6, ein Vergleichsschaltkreis 7 und ein Fehlerzähler 8 benötigt. N Takte sind zum Durchschieben der Datenwörter erforderlich. Diese Methode benötigt wenig logische Schaltungen aber eine Längere Verarbeitungszeit.

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Das neue Verfahren zum Vergleichen yon digi

talen Datenwörtern ist eine Kombination der parallelen mit der seriellen Methode, wodurch ein schneller Vergleich mit wenigen logischen Schaltungen ermöglicht wird. Die VergLeichsscha I tung der Erfindung kann speziell als Codeer kennungsschaltung in einem digitalen Funkrufempfänger eingesetzt werden, worauf ihre Anwendung aber nicht beschränkt ist. Ein digitaler Funkrufempfänger dient zum Empfang von ausgesendeten digitalen Signalen, die oftmals mit Störungen und Jitter behaftet sind.

Die folgende Beschreibung bezieht sich auf einen Decoder eines solchen digitalen Rufempfangers, der einen Code gemäß dem "Final Report of the British Post Office Code Standardisation Advisory Group (POCSAG)" verwendet. Der

Code basiert auf einem (31, 21, 2) BCH Code und seine volle Beschreibung ist in dem Report vorhanden. Eine übertragung eines Rufes besteht aus einer Präambel, gefolgt von einem Stapel vollständiger Codewörtern, deren Format in Fig. 3a dargestellt ist. Jeder Stapel enthält ein Synchronisationscodewort

(Fig. 3b) gefolgt »on acht Rahmen mit je zwei Codewörtern

(Adresse und Nachricht). Die Funkrufempfänger sind in acht Gruppen eingeteilt und jeder Funkrufempfänger ist einer der acht Rahmen zugeteilt und untersucht daher nur Adresscodewörter dieses Rahmens. Daher ist das Adresscodewort jedes Funkrufempfange rs nur in dem jeweiLig zugeteilten Rahmen zu senden. Nachrichtencodewörter für jeden Funkrufempfänger können in jedem Rahmen gesendet werden, folgen aber direkt dem zugehörigen Adresscodewort. Eine Nachricht kann aus einer beliebigen Anzahl von nacheinander gesendeten

Codewörtern bestehen und einen oder mehrere Stapel umfassen.

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wobei das Synchronisationscodewort nicht vom Nachrichtencodewort verdrängt werden darf. Der Nachrichtenschluß ist durch das nächste Adresscodewort oder ein Leercodewort (Fig. 3c) gekennzeichnet. In der Abwesenheit von Adressen- und Nachrichtencodewörtern werden Leercodewörter gesendet.

Jedes Codewort ist ein 32 bit Codewort (Fig. 3a) und weist 21 Informationsbit auf, die mit den Koeffizienten eines Polynoms mit den Gliedern von X bis runter zu X korrespondieren. Das Polynom ist modulo 2 durch das erzeugende Polynom X¹⁰ + X^ + X⁸ + X⁶ + X⁵ + X³ + 1 geteilt. Die

Prüfbits korrespondieren mit den Koeffizienten der Glieder

9 0 X bis X im verbleibenden Polynom nach dem Fertigstellen dieser Division. Der komplette Block aus den Informationsbit gefolgt von den Prüfbits korrespondiert mit den Koeffizienten eines Polynoms, das vollständig modulo 2 teilbar durch das erzeugende Polynom ist. Zu den 31 bits des Blockes ist ein zusätzliches bit addiert, um eine gerade Paritäts-Prüfung des ganzen Codewortes zu erreichen.

Jede übertragung beginnt mit der Präambel, damit die Funkrufempfänger sich synchronisieren können. Die Präambel ist eine Folge von zehn bits, die für eine Periode von mindestens 576 bit wiederholt wird, was der Dauer eines Stapels plus einem Codewort entspricht. Die erfindungsgemäBe Schaltung arbeitet aLs Codeerkennungsschaltung durch Vergleichen des gesendeten Synchronisationcodewortes und des gesendeten Adresscodewortes mit einem jeweiligen vorher bestimmten Codewort.

Ein funkrufempfänger kann jederzeit eingeschaltet werden oder aus einem Gebiet ohne Empfangsmöglichkeit (Tunnel,

mm "7 mm

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Brücke) herauskommen und es ist wünschenswert, daß der Funkrufempfänger eine Bit- und Wort synchroni sation in einer minimalen Zeitspanne erreichen kann und dabei zwischen wahren Daten und Störungen unterscheidet. Die erfindungsgemäße Codeerkennungsschaltung kann mit einer Schaltung zur Bitsynchroni sat ion und einem Daten/Präambeldetektor in einem digitalen Funkrufempfänger zusammenarbeiten. Die Daten werden mit 32 bit Worten/ denen ein gerades Prüfbit gemäß dem verwendeten BCH-Code zugefügt ist, und mit einer Rate von 512 bit/s übertragen.

In Fig. 4 ist ein Blockschaltbild einer Codeerkennungsschaltung zur Erklärung des Vergleichsverfahrens dargestellt/ das mehr Schaltungsteile enthält, aLs für die Basisvergleichsmethode nötig wäre. Empfangene Daten werden in ein umlaufendes N bit Schieberegister geschrieben/ das ein 32 bit Schieberegister im Falle des oben beschriebenen digitalen Funkrufempfängsrs ist. Das umlaufende N bit Schieberegister besteht aus einem (N-I) bit Schieberegister 10 und einem 1 bit Register 11. Das Schieberegister, das aus kleinen einer Integration förderlichen Elementen besteht, wird mit einer erhöhten Taktfrequenz betrieben, die ein Vielfaches der Bitrate der empfangenen Daten ist, so daß in einer Bitperiode N bits der Daten mehr als einmal umlaufen können. In der Anwendung im digitalen Funkruf empfänger wird das Schieberegister mit einer erhöhten Taktfrequenz von 32 kHz betrieben, so daß jedes Wort einmal in der ersten Hälfte der Bitperiode umläuft, was vortei lhafterweise einem neuen Datenbit zu Beginn der nächsten Bitperiode das Einschreiben erlaubt. Normalerweise wird das Schieberegister in der zweiten halben Bitperiode nichtgetaktet. Das bedeutet, daß der Inhalt

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des Schieberegisters nicht durch winzige Variationen der parallel, laufenden Bitsynchronisation im Decoder des Funkempfängers verfälscht werden.

Das Wort in den Schieberegistern 10 und 11 wird daher bei jedem Datenbit aktualisiert und ein umlaufendes Datenwort kann mit einem vorher bestimmten Wort seriell verglichen werden. Dies geschieht durch einen Codegenerator 14, der ebenfalls mit der Taktfrequenz von 32 KHz betrieben wird, und einer nachfolgenden Vergleichsschaltung 12, an die auch das Schieberegister 11 angeschlossen ist, und einem nachfolgenden Fehlerzähler 13.

Das Prinzip kann zum Vergleich mit M vorbestimmten Wörtern benutzt werden, wenn die Taktfrequenz M mal die Datenrate der empfangenen Daten ist. Dies ist nicht immer praktikabel.

Die in Fig. 4 dargestellte Schaltung erlaubt den Vergleich mit vier vorbestimmten Codewörtern (Adressen), wie nachstehend beschrieben, in einer von vier verschiedenen Zeiten.

Wenn die Daten in 32 bit Wörtern eingeteilt sind, ist noi— malerweise nur nach dem Empfang des 32. bits ein Vergleich notwendig. Die Anzahl der Vergleiche kann durch Fortsetzen des Umlaufes des gleichen Wortes in der zweiten Hälfte der Bitperiode erhöht werden, und ein weiteres Mal ist ein zweimaliger Vergleich während der zweiten Bitperiode möglich, wobei das Vorrücken des Wortes und das Einschreiben eines neuen Datenbits während dieser Zeitperiode unterdrückt wird. Um das nächste 32 bit Wort zu prüfen, ist es notwendig, das erste bit wieder einzubringen, das nicht zur genauen Zeit in das Schieberegister eingeschrieben wurde. Dies wird durch einen zwei bit Datenspeicher erreicht, der als zeit weiliger zwei bit Speicher 15 arbeitet, so daß zwei bits

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gleichzeitig in das Schieberegister mit dem Wiedereinbringen des "verlorenen" bits eingeschrieben werden können. Hierdurch können vier Vergleiche vorgenommen werden/ ohne daß die Taktfrequenz erhöht werden muß*

Es ist ein Vorteil dieser Schaltung/ daß aufgrund der Proportionen des (31, 21, 2) BCH-Codes di e elf niedrigsten bits im Decoder des Funkrufempfängers nicht gespeichert werden müssen, da die zehn Prüfbits plus das gerade Prüfbit gemäß dem vorbestimmten Polynon durch den Codegenerator 14 erzeugt werden. Wenn weiterhin von den 21 bits der vier voi— bestimmten Worte nur die jeweils beiden niedrigsten bits unterschiedlich sind, und für ein Adressencodewort das höchstwertigste bit immer dasselbe (logisch 0) ist, dann ist es nur nötig, ein einziges 18 bit Wort zum Erzeugen aller vier vorbestimmten Adressenwörter zu speichern. Der Codegenerator 14 kann durch andere Mittel ersetzt werden, die ein vorbestimmtes Wort erzeugen, mit dem ein anderes Wort verglichen werden kann. Der beschriebene Codegenerator 14 zeigt jedoch, daß durch die Benutzung von BCH-Codes zur Erzeugung des vorbestimmten Codewortes (Adresse) die benötigte Anzahl von logischen Elementen minimierbar ist.

Zwar ist ein serieller Vergleich langsam, aber der Vergleich wird mit einer erhöhten Taktfrequenz durchgeführt und es wird nur ein 32 bit Um laufschieberegister anstatt zweier 32 bit Zwischenspeicher (Fig. 1, ParaI IeIverg I eich) benötigt.

Ein Schieberegister ist weniger komplex als ein Zwischenspeicher. Daher bringt die Erfindung ei ne schriel L e Arbei ts-.weise mit einer reduzierten Anzahl von Logischen Elementen, wodurch die Vergleichsschaltung einer Großintegration zugänglich wird.

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Die Funktion der GodeerkennungsschaLtung gemäß Fig. 4 im Decoder des Funk rufempfangers wird von der folgenden Beschreibung des Decoders verständLieh.Der digitale Decoder des Funkrufempfängers ist ein integrierter Kundenscha 11-kreis, der mit einem anderen integrierten Kundenschaltkreis, der Empfängerschaltung, zusammenarbeitet.

Die Empfängerschaltung ist eine lineare, analoge Schaltung, die den digitalen Decoder speist. Die Empfangsschaltung wandelt die empfangenen Daten in ein digitales Signal (DATA), das an den Decoder angelegt wird.

Die Daten werden im Schieberegister nur während der ersten halben Bitperiode weitergeschoben, während normalerweise in der zweiten halben Bitperiode keim Umlauf geschieht. Während der zweiten halben Bitperiode wird die Bitsynchronisation vorgenommen und es ist wesentlich, daß die Daten im Schieberegister nicht durcheinander kommen, da dies die Codeerkennung stören würde. Um dies zu erreichen, verlangt der Algorithmus für die Bitsynchronisation, daß die Information im Schieberegister während der Bitsynchronisation nicht getaktet oder weitergeschoben wird. Ein anderer Weg ist eine Totzeit des Schieberegisters, während der die Daten ohne Weiterschieben festgehalten und daher durch die Bitsynchronisati on nicht beeinflußt werden. Daher werden die Daten mit der erforderlichen Bitrate in das Schieberegister eingeschrieben und laufen durch ein bit für bit weiterrücken um, dann wird der Takt angehalten, so daß die Daten nicht durch die -Bitsynchroni sation gestört werden. Der Schaltkreis der Bitsynchronisati on steuert daher den Takt für das. Schieberegister, so daß es und der Schaltkreis für die Bitsynchronisati on eng miteinander zusammenwirken. Dies ist allerdings nur bei diesem Typ des umlaufenden Schieberegister wichtig. Wenn die Daten nicht

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in einem solchen um Lauf enden Schieberegistern! it einer hohen Bitrate weitergeschoben werden/ dann werden Wechsel in der Bi t sync h rom" sati on die Daten nicht beei nf Lussen »

Im Decoder ist es nicht notwendi g , di e Bi tsync h rom' sa ti on über die ganze Stapelperiode auszuführen, tatsächlich wird die Bitsynchronisation zur Zeit des Vergleichs des Adressenwortes gestoppt, um den Umlauf im Datenspeieher und den Vergleich von vier Worten in zwei Bitperioden sicherzustellen.

Das der Erfindung zugrunde liegende Verfahren erfordert das Einschreiben der digitalen Daten in ein umlaufendes Schieberegister, das mit der erhöhten Taktfrequenz betrieben wird. Nachdem einmal ein ganzes Datenwort darin umgelaufen ist, kann es herausgeschoben werden - wenn erforder Iich, mit der erhöhten Taktfrequenz - und seriell mit der erhöhten Taktfrequenz mit einem vorbestimmten Wort verglichen werden»

Leerseite

Claims

INTERNATIONAL STANDARD ELECTRIC
CORPORATION, NEW YORK

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Patentansprüche

(1. Verfahren zum Vergleich eines empfangenen digitalen N bit Datenwortes mit einem entsprechenden digitaten N bit Datenwort zur Feststellung von irgendwelchen Unterschieden zwischen ihnen, mit Hilfe einer Vergleichsschaltung und eines Fehlerzählers, dadurch gekennzeichnet, daß das empfangene digitale N bit Datenwort in ein umlaufendes N bit Schieberegister (10, 11) eingeschrieben wird, daß das Schieberegister mit einer erhöhten Taktfrequenz betrieben wird, die ein Vielfaches der Taktfrequenz des empfangenen Datenwortes ist, daß in der Vergleichsschaltung 12 mit der erhöhten Taktfrequenz ein serieller Vergleich des Datenwortes im Schieberegister (10, 11) mit dem entsprechenden Datenwort vorgenommen wird und daß die Anzahl der Unterschiede zwischen den beiden Datenwörtern durch den fehlerzäh ler (13) gezählt werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das in das Schieberegister (10, 11) eingeschriebene und dort umlaufende Datenwort mehrmals in aufeinanderfolgenden Bitperioden mit dem entsprechenden Datenwort verglichen wird, und zwar je einmal in jeder halten Bitperiode, wobei ein Weiterschieben des Datenwortes und ein Einschreiben eines neuen Datenbits in das Schieberegister (TO, 11) während der halben Bitperioden der aufeinanderfolgenden Bitperiöden, außer in der ersten halben Bitperiode, unterdrückt wird.

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3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das N bit Schieberegister aus einem (N-1) bit Schieberegister (10) und einem 1 bit Schieberegister (11) besteht und daß das empfangene Datenwort in das Schieberegister über ein 2 bit Datenspeicher (15) eingeschrieben wird.
4. Codeerkennungsschaltung, zur Durchführung des Verfahrens nach Anspruch 1, 2 oder 3 dadurch ' gekennzeichnet, daß sie ein umlaufendes Schieberegister

(10, 11) aufweist, in das das empfangene Datenwort eingeschrieben wird, daß das Schieberegister mit einer erhöhten Taktfrequenz betrieben wird, die ein Vielfaches der Taktfrequenz des empfangenen Datenwortes ist, daß sie eine Vergleichsschaltung (12) und Mittel (14) zum Zuführen des vorher genau bestimmten Datenwortes mit der erhöhten Taktfrequenz zusammen mit dem umlaufenden Datenwort an die Vergleichsschaltung (12) enthält, wobei die entsprechenden bits mit der erhöhten Takt frequenz seriell miteinander verglichen werden, und daß sie einen Fehlerzähler (13) zum Zählen der Unterschiede zwischen dem empfangenen und dem vorher genau bestimmten Datenwortes enthält.
5. Codeerkennungsschaltung nach Anspruch 4, dadurch gekennzeichnet, daß das Schieberegister aus einem (N-1) bit Schieberegister (10) und einem 1 bit Schieberegister (11) besteht und daß ein 2 bit Datenspeicher (15) vorhanden ist, über den das empfangene Datenwort in das Schieberegister (10, 11) eingeschrieben wird.

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