DE3224263C2 - Umsetzer zur Umwandlung von Digital- in Analog-Signale oder umgekehrt mittels Ladungsverschiebeanordnungen (CCD) - Google Patents

Umsetzer zur Umwandlung von Digital- in Analog-Signale oder umgekehrt mittels Ladungsverschiebeanordnungen (CCD)

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DE3224263C2
DE3224263C2 DE3224263A DE3224263A DE3224263C2 DE 3224263 C2 DE3224263 C2 DE 3224263C2 DE 3224263 A DE3224263 A DE 3224263A DE 3224263 A DE3224263 A DE 3224263A DE 3224263 C2 DE3224263 C2 DE 3224263C2
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Abstract

Die Erfindung bezieht sich auf einen Digital-Analog- bzw. Analog-Digital-Umsetzer, der so arbeitet, daß eine Ladungsmenge, die unter einer Elektrode bereitgehalten wird, mittels eines Ladungsteilers aufgeteilt und nunmehr unter zwei weiteren Elektroden getrennt zwischengespeichert wird. Bei Verwendung als Digital-Analog-Umsetzer wird eine der beiden Teilladungen dann in einer weiteren Elektrode bereitgehalten, gleichzeitig wird die andere Ladung mittels allein vom betreffenden Bitwert gesteuerten Verschiebeelektroden in eine von zwei möglichen Elektroden geschoben, wo sie sich mit dort möglicherweise bereits vorhandenen Ladungen vermischt. Auch diese Ladungen werden anschließend so verschoben, daß sie im nächsten Zeitschritt in einer nächsten gleichartigen Stufe wiederum informationsabhängig steuerbar eine weitere, um den Faktor 2 kleinere Teilladung beigemischt bekommen. Dieses Verfahren wird entsprechend der Zahl der Bits je Bitmuster so lange fortgesetzt, bis in einer Ausgangselektrode eine dem ursprünglichen Bitmuster entsprechende Informationsladung entsteht. Bei Verwendung als Analog-Digital-Umsetzer wird ab dem dritten Takt nach jedem Taktschritt in der jeweiligen Umsetzerstufe ein Bewertungsvorgang mit Hilfe von Bewerterschaltungen vorgenommen, deren Potentialzustände dem jeweiligen Ausgang die digitale Umsetzung des Analogsignals darstellen und die entsprechend ihren Zuständen entweder die Informationsladung oder die Vergleichsladung vergrößern, bevor die Bewertung .

Description

Die Erfindung betrifft einen Umsetzer zur Umwandlung von Digital- in Analog-Signalc oder umgekehrt mii-
tels Ladungsteilern, die aus einer vorgegebenen Ladung durch fortgesetzte Ladungsteilung Teilladungsmengen erzeugen, die bei Verwendung als Digital-Analog-Umsetzer entsprechend einem vorgegebenen Bitmuster aufsummiert werden und deren Summe ein Maß für das ursprüngliche Datensignal darstellt oder die bei Verwendung als Analog-Digital-Umsetzer entscheidungsabhängig aufsummiert als Vergleichsladung für eine eingegebene Informationsladung dienen bzw. der Informationsladung hinzugefügt werden.
In Ladungstransportspeichern - insbesondere in Charge-Coupled-Dcvices (CCD) - ist die Ladungs-Speicherkapazität der Elementarzelle im Gegensatz zu den sehr ähnlich aufgebauten dynamischen MOS-R AM-Speichem nicht durch die Empfindlichkeit der Bewerterschaltung nach unten begrenzt; vielmehr ergibt sich schon weit oberhalb der Bewerterempfindlichkeit aus den Minimalabmessungen der Speicherelektrode eine untere Grenze fur die Ladungsspeicherkapazität. Die obere Grenze Q der in einer solchen Elcmeniarzcllc zu speichernden Ladung liegt dann um ein Vielfaches über der Nachweisgrenze Qn der Ladungslransportspeieher-Bewerterschaltung.
Wenn es gelingt, am Eingang eines Ladungstransportspeichers in die Speicherelemente wahlweise unterschiedliche Ladungsmengen Qx (Q0 < Qx £ Q) einzugeben, und wenn es gelingt, diese unterschiedlichen Ladungsmengen am Ausgang des Ladungstransportspeichers zu bewerten, kann allein unter Aufwand für die notwendigen Eingabe- und Bewerterschaltungen die Informations-Speicherkapazität eines Ladungstransportspeichers deutlich erhöht werden (Multi-Level-Storage-CCD : MLS-CCD).
Aufgabe der vorliegenden Erfindung ist es, einen kombinierten Digital-Analog- und Analog-Digital-Umsetzer zu schaffen, der für Ein- und Ausgabeschaltungen bei Ladungstransportspeichern insbesondere im MultiLevel-Betrieb geeignet ist Dabei soll der Digital-Analor-Umsetzer im Rahmen der Taktfrequenz eines CCD- Speichers mehrere parallel anstehende Daten kodieren und in entsprechende Ladungspakete umformen, die fortlaufend in den CCD-Speicher eingelesen werden, während für die Ausgabeschaltung ein Analog-Digital-Umsetzer geschaffen werden soll, der verzögert durch die Speicherdurchlaufzeit aus den Ladungspaketen die Dateu mit gleicher Frequenz und gleicher Reihenfolge parallel zurückgewinnt
Zur Lösung dieser Aufgabe wii d der Umsetzer derart ausgebildet, daß eine vorgegebene Ladung mitteis eines ersten Taktes in einem ersten Ladungsteiler in eine kleinere Grundladung und eine größere Signal ladung aufgeteilt und unter ersten und zweiten Speicherelektroden getrennt gespeichert wird, daß anschließend mittels eines /weilen Tiiktcs die Grundladung aus der ersten Speicherelektrode über eine weitere Zwischcnspeicherelektrode in eine dritte Speicherelektrode geschoben wird, daß gleichzeitig die Signalladung aus der zweiten Speichvelek- s irodc mittels eines zweiten symmetrischen Ladungsteilers in zwei gleiche Teilladungen aufgespalten wird und unter vierten und fünften Speicherelektroden getrennt gespeichert wird, daß anschließend bei Verwendung als Digital-Analog-Umsetzer während eines dritten Taktes die Vcrschiebeelektroden von den vierten und fünften Speicherelektrode;! zu den folgenden Zwischenspeicherelektroden entsprechend dem ersten Bitwert des anliegenden Digitalsignals mit dem Potential des Taktes oder mit Nullpotential beaufschlagt werden, daß demnach iu mittels des dritten Taktes die Grundladung aus der dritten Speicherelektrode in einer weiteren Zwischenspeichereleklrode entweder mit der einen Teilladung aus der vierten Speicherelektrode vermischt wird oder unveriindcrt bleibt und jedenfalls als den ersten Bitwert des anliegenden Digitalsignals entsprechende Informationsladung in einer sechsten Speicherelektrode bereitgehalten vird, daß gleichzeitig die Teilladung aus der vierten Speicherelektrode im zweiten Fall mittels eines dritten symmetrischen Ladungsteilers in zwei gleiche Teilladungen aufgespalten wird und unter siebten und achten Speicherelektroden getrennt gespeichert wird, daß gleichzeitig die Teilladung aus der fünften Speicherelektrode entweder mittels des dritten symmetrischen Ladungsteilers in zwei gleiche Teilladungen aufgespalten wird und unter siebten und achten Speicherelektroden getrennt l&.sj'iCiCMuri ν»ίκί oder üiivC-iäriueri über eine weitete ZwiixjneMspeicncreiekiruue als nicht mehr benötigter erster Rcslkiuungstcil in eine neunte Speicherelektrode geschoben wird, oder daß anschließend bei Verwendung als Aruiog-Digilal-Umsetzer mittels eines dritten Taktes die Grut.dladung aus der dritten Speicherelektrode in einer weiteren Zwischenspcichcrelektrode mit der einen Teilladung aus der vierten Speicherelektrode vermischt wird und als Rcfcrenzladung in einer über ein leitendes Diffusionsgebiet mit dem nichtinvertierendcn Eingang einer ersten Bewcrterschaltung verbundenen sechsten Speicherelektrode bereitgehalten wird, daß gleichzeitig die andere Teilladung aus der fünften Spcichcrelcl.irode mittels eines dritten symmetrischen Ladungsteilcrs in zwei gleiche Teilladungen aufgespalten wird und unter siebten und achten Speicherelektroden getrennt gespeichert wird, daß gleichzeitig nur bei Verwendung als Analog-Digital-Umsetzer über eine weitere Zwischenspeichcrelektrode aus einer mit ihr gekoppelten Ladungstransportspeicherschleife die zu bewertende Informutionsladung übernommen wird und in einer über ein leitendes Diffusionsgebiet mildern invertierenden !•ingang einer ersten Bewerterschiltung verbundenen neunten Speicherelektrode bereitgehalten wird, daß anschließend in der Pause zwischen dem dritten Takt und einem vierten Takt der erste Potentialvergleich zwischen den mit der sechsten Speicherelektrode und der neunten Speicherelektrode verbundenen Diffusionsgebieten von der ersten Bewerterschaltung ausgeführt und das Ergebnis als Anzeige nach außen abgegeben wird, oder daß anschließend bei Verwendung als Digital-Analog-Umsetzer mittels eines vierten Taktes die Vorgänge ausgehend von der sechsten Speicherelektrode in einer weiteren gleichartigen Stufe entsprechend dem /weiten Bilwert des anliegenden Digitalsignals wiederholt werden und daß sich diese Vorgänge entsprechend der Λη/ahl der Bitwertc des anliegenden Digitalsignak fortschreitend wiederholen, bis in einer Ausgangselek-Irode eine dem anliegenden Digitalsignal entsprechende informationstragende Ladung vorhanden ist, oder daß anschließend bei Verwendung als Analog-Digital-Umsetzer während des vierten Taktes die Verschiebeeiektroden von den siebten und achten Spcicherelek' -den zu den folgenden Zwischenspeicherelektroden entsprechcnd dem Ergebnis des ersten Potcntialver_ s mit dem Potential des Taktes oder mit Nullpotential beaufschlagt werden, daß demnach mittels des vierten Taktes in Vorbereitung zu einem zweiten Potentialvergleich die Refercnzladung, aus der sechsten Speicherelektrode in einer weiteren Zwischenspeicherelektrode entweder t ;it der einen Teilladung aus der siebten Speicherelektrode vermischt wird oder unverändert bleibt und jedenfalls als neue Referenzladung in einer über ein leitendes Diffusionsgebiet mit dem nichtinvertierenden Eingang einer zweiten Bewerterschaltung verbundenen zehnten Speicherelektrode bereitgehalten wird, daß gleichzeitig die Teilladung aus der siebten Speicherelektrode im zweiten Fall mittels eines vierten symmetrischen Ladungsteilers in zwei gleiche Teilladungen aufgespalten wird und unter elften und zwölften Speicherelektroden getrennt gespeichert wird, daß gleichzeitig die Teilladung aus der achten Speicherelektrode entweder mittels des vierten symmetrischen Ladungsteüers in zwei gleiche Teilladungen aufgespalten wird und unter elften und so /wollten Speicherelektroden getrennt gespeichert wird oder unverändert in einer weiteren Zwischenspeicherelektrodc als Zusatzladung mit der Informationsladung aus der neunten Speicherelektrode vermischt wird und als neue Informationsladung in einer über ein leitendes Diffusionsgebiet mit dem invertierenden Eingang einer zweiten Bewcrterschaliung verbundenen dreizehnten Speicherelektrode bereitgehalten wird, daß gleichzeitig die Informationsladung aus der neunten Speicherelektrode im ersten Fail unverändert bleibt und über die Zwischenspcicherelektrorfe in besagte dreizehnte Speicherelektrode geschoben wird, daß sich dieser Vorgang entsprechend der Anzahl der zu bewertenden Bitstellen fortschreitend wiederholt.
In weiterer Ausgestaltung der Erfindung ist es vorteilhaft, daß in dem Umsetzer bei Verwendung als Digital-Analog-Umsetzer die informationstragende Ladung aus der Ausgangselektrode mittels eines weiteren Taktes in einer weiteren Zwischenspeicherelektrode zum Zwecke einer optimalen späteren Auswertung mit einer Markicrungsladung, deren Umfang die Hälfte der dem letzten Bitwert des anliegenden Digitalsignals entsprechenden Ladungsmenge umfaßt, aus einer weiteren Speicherelektrode vermischt wird und als endgültige Informationsladung in einer letzten Speicherelektrode der Umsetzeranordnung bereitgehalten wird und daß die endgültige Informationsladung mittels eines weiteren Taktes zum Zwecke der Weiterverwertung als Informationsträger einer am I Jmsetzerausgang angeschlossenen Ladungstransportspeicherschleife mit einer ersten Zwischenspeichcrclcktrode und einer ersten Speicherelektrode zugeführt wird.
Hine weitere Ausgestaltung der Erfindung sieht vor, daß bei Verwendung als Digital-Analog-Umsetzer in die mit der letzten Speicherelektrode des Umsetzers verbundene Ladungstransportspeicherschieife Informations-
ladungen abgegeben werden, indem die Verschiebeelektrode zwischen der letzten Speicherelektrode des Umsetzers und der ersten Zwischenspeicherelektrode der angeschlossenen Ladungstransportspeicherschleifc mit dem Takt beaufschlagt wird, daß bei Verwendung als Analog-DigitaJ-Urnsetzer die betreffende Verschiebeelektrode mit Nullpotential beaufschlagt wird, daß bei Verwendung als Analog-Digital-Umsetzer die Verschiebe-S elektrode zwischen derletzteii Speicherelektrode des Umsetzers und einer weiteren Zwischenspeicherelektrode mit dem Takt beaufschlagt wird, damit die Referenzladungen aus der letzten Speicherelektrode des Umsetzers in eine auf die Zwischenspeicherelektrode folgende Ladungssenke abgeführt werden, und daß bei Verwendung als Digital-Analog-Umsetzer die betreffende Verschiebeelektrode mit Nuilpotential beaufschlagt wird. Eine weitere Ausgestaltung der Erfindung sieht vor, daß der Umsetzer zeitlich von Takt zu Takt wechselnd als Digital-Analog-Umsetzer oder als Analog-Digital-Umsetzer betrieben wird, daß zu diesem Zweck die Eingabeverschiebeelektroden mit ungerader Ordnungszahl während der Takte mit ungerader Ordnungszahl wie im Fall des Digital-Analog-Umsetzers beschaltet werden, daß zu diesem Zweck die Eingabeverschiebeelektroden mit gerader Ordnungszahl während der Takte mit gerader Ordnungszahl wie ira Fall des Digital-Analog-Umsetzers *
beschaltet werden, daß zu diesem Zweck die Eingabeverschiebeelektroden mit ungerader Ordnungszahl %
während der Takte mit gerader Ordnungszahl wie im Fall des Analog-Digital-Umsetzers beschältet werden, daß |
zu diesem Zweck die Eingabeverschiebeelektroden mit gerader Ordnungszahl während der Takte mit ungerader A
Ordnungszahl wie im Fall des Analog-Digital-Umsetzers beschaltet werden, daß in den Pausen zwischen den % Takten mit ungerader und gerader Ordnungszahl die an den Diffusionsgebieten mit ungerader Ordnungszahl ¥
angeschlossenen Bewerterschaltungen wie im Fall des Analog-Digital-Umsetzers betrieben werden, daß in den ;
Pausen zwischen den Takten mit gerader und ungerader Ordnungszahl die an den Difiusionsgebieien mit gera- %
der Ordnungszahl angeschlossenen Bewerterschaltungen wie im Fall des Analog-Digital-Umsetzers betrieben ·
werden, daß die auf die letzte Speicherelektrode des Umsetzers folgenden Verschiebeeleklroden während des ·£
Taktes mit ungerader Ordnungszahl wie im Fall des Digital-Analog-Umsetzers und während des Taktes mit gerader Ordnungszahl wie im Fall des Analog-Digital-Umsetzers betrieben werden, so daß die angeschlossene
Ladungstransportspeicherschieife nur in jeder zweiten Speicherelektrode Informalionsladungcn enthält, und i
daß aus der mit der neunten Speicherelektrode über die vorgeschaltete Zwischenspeicherclektrode verbundenen Ladungstransportspeicherschleife nur während des Taktes mit ungerader Ordnungszahl Informationsladun- :; gen übernommen werden, daß demnach die betreffende Ladungstransportspeicherschleife nur in jeder zweiten ;.; j Speicherelektrode Informationsladungen enthalten darf.
Zum Betrieb de; betreffenden CCD-Anordnungen werden allein die üblichen Betriebstakte verwendet, wie s¥j
sie für z.B. ein 2-Phasen oder 1-Phasen-CCD nötig sind. ij
Bei Verwendung als Digital-Analog-Umsetzer können angestufte Ladungsmengen bereitgestellt werden, die <',';
z.B. auch unter der Ladungsspeicherkapazität Q der Elementarzelle eines Ladungstransportspeichers mini- i||
maler Abmessungen bleiben. Bei Verwendung als Analog-Digital-Umsetzer können abgestufte Ladungsmen- fs
gen dieser Art bewertet werden. Die Anordnung ist. abgesehen von einer im MLS-CCD-Anwendungsfall ju fin- §J mal nötigen Elektrode zum Bereitstellen einer Referenzladung Q,« Q vorteilhafterweise nicht den Bedingungen minimaler Geometrie unterworfen, wie sie im Ladungstransportspeicher selbst herrschen.
Die Anordnung ist jedoch nicht auf die Verarbeitung von Minimalladungen beschränkt. Bei entsprechend großer Auslegung können Ladungsmengen beliebiger Größe verarbeitet werden.
Es werden keinerlei Ladungssubtraktionen ausgeführt, die zu unerwünschten Streuungen führen könnten und in Ladungstransportanordnungen nur langsam ablaufen. Bis auf eine allen Aufteilungen vorangehende Abspaltung einer in jeder Ladungstransportanordnung nötigen kleinen Grundladung Q,y (Fat Zero), die nicht genau bestimmt, jedoch reproduzierbar sein muß, verlaufen sämtliche Aufteilungen vorteilhafterweise im Verhältnis 1:1, was durch symmetrisch angeordnete CCD-Kanäle einfach und genau zu erreichen ist. Alle Verschic- bungen geschehen unter dem Einfluß der angelegten Takte in bekannter Weise in einer Richtung. Jede von informationsbestimmten Ladungen berührte Elektrode enthält zu jedem Zeitpunkt mindestens die Grundladung Qf2 (vollständiger Grundladungsbetrieb).
Der Umsetzer arbeitet im Pipeline-Verfahren, indem die Ladungen nacheinander vollkommen gleichartige -d.h. auch geometrisch gleich große - Stufen durchlaufen. Der Breite q des Bitmusters entspricht die Anzahl q der in jedem Zeitschritt bearbeiteten Ladungsmengen. Demnach ist die Datenrate (hier Produkt aus Taktfrequenz und Breite des Bitmusters) vergleichsweise hoch.
Im Umsetzer wird keine Referenzspannung benötigt. Es wird stattdessen genau einmal pro Zeitschritt und damit pro zu bearbeitender Ladungsmenge eine Refcrenzladung Q, bereitgestellt, die der in der Minimalelektrode zu speichernden Ladungsmenge Q entsprechen kann. Die zum Analog-Digital-Umsetzer gehörigen Bewcrterschaltungen müssen in der Lage sein, nicht zerstörend eine Spannungsdifferenz zu erkennen, wie sie einer Ladungsdifferenz von 0/2*+l entspricht, wenn q die Breite: des Bitmusters (β,α?...O4) ist.
In weiterer Ausgestaltung der Erfindung ist es vorteilhaft, daß der Umsetzer sieben Reihen von parallel verlaufenden kettenförmig hintereinanderliegenden Speicherelektroden enthält, die jeweils mit zwischen den Reihen liegenden Verschiebeelektroden miteinander gekoppelt sind, daß bei einer Bitmusterbreite von q Bits die erste und dritte bis fünfte Reihe aus (q + 2) Speicherelektrodcn, die sechste und siebte Reihe aus (q + 1) Spcicherelektroden bestehen, daß die Speicherelektroden der ungeradzahligen Reihen mit einer ersten Spannungsquelle, die eine Gleichspannung liefert, und die Speicherelektroden der geradzahligen Reihen mit einer zweiten Spannungsquelle, die eine Taktspannung liefert, verbunden sind, daß die Ladungen der Speicherelektrodcn der einzelnen Reihen über von außen steuerbare Verschiebeelektroden, die zwischen den Speicherelektrodcn der einzelnen Reihen liegen, entsprechend einem vorgegebenen Taktprogramm zu den Speicherelektrodcn der benachbarten Reihen verschiebbar sind, daß die ersten (q + 1) Speicherelektroden der ersten Reihe von je zwei Verschiebeelektroden beeinflußbar sind, wobei die jeweils ersten Verschiebeelektrodcn mit der ersten Spannungsquelle und die jeweils zweiten Verschiebeclektroden mit der zweiten Spannungsquelle verbunden sind.
daß die jeweils ersten zugehörigen Verschiebeelektroden der ersten (q +1) Speicherelektroden der ersten Reihe jeweils gleich große Ladungsverschiebekanäle zu den ersten (q + 1) Speicherelektroden der zweiten Reihe herstellen, daß die zweiten zugehörigen Verschiebeelektroden der ersten {q + 1) Speicherelektroden der ersten Reihe jeweils Ladungsverschiebekanäle zu den zweiten bis vorletzten Speicherelektroden der zweiten Reihe herstellen, daß zwischen den Speicherelektroden der zweiten und dritten Reihe ebenfalls Verschiebeelektroden s angeordnet sind, daß jede Verschiebeelektrode einen gleich großen Ladungsverscbiebekanal zwischen den jeweils benachbarten Speichsrelektroden der zweiten und dritten Reihe freigibt, daß die Verschiebeelektroden /wischen den ersten Speicherelektroden und der vorletzten und letzten Speicherelektrode der zweiten und dritten Reihe mit der zweiten Spannungsquelle und die Verschiebeelektroden zwischen den übrigen Speicherelektroden der zweiten und dritten Reihe mit den reellen Bitmustereingängen verbunden sind, daß die vorletzte Speicherelektrode der zweiten Reihe über mit der ersten Spannungsquelle verbundene Verschiebeelektrode mit der ielzten Speicherelektrode der ersten Reihe und diese über eine Verschiebeelektrode, die bei Verwendung als Digital-Analog-Umsetzer mit der zweiten Spannungsquelle und bei Verwendung als Analog-Digital-Umsetzer mit Nullpotential verbunden ist, mit einer Ladungstransportspeicheranordnung zur Aufnahme der Informationsladung bei Digital-Analog-Betrieb gekoppelt ist, daß die letzte Speicherelektrode der ersten Reihe außer- is dem über eine weitere Verschiebeelektrode, die bei Verwendung als Digital-Analog-Umsetzer mit Nullpotential und bei Verwendung als Analog-Digital-Umsetzer mit der zweiten Spannungsquelle verbunden ist, mit der letzten Speicherelektrode der zweiten Reihe und diese über eine zweite Verschiebeelektrode, die mit der ersten Spannungsquellc verbunden ist, mit einer ersten Ladungssenke gekoppelt ist, daß zwischen der dritten und vierten Reihe der Spcicherclekiroden erste Verschiebeelektroden angeordnet sind, die mit der ersten Gleichspan- nungsquclle verbunden sind, die Ladungsverschiebekanäle von allen Speicherelektroden der vierten Reihe beeinflussen, wobei der Ladungsverschiebekanal zwischen den beiden ersten Speicherelektroden dieser Reihen wesentlich kleiner ist, als zwischen allen übrigen Speicherelektroden, daß mit Ausnahme der ersten und letzten Speicherelektrode der dritten Reihe sowie der ersten beiden Speicherelektroden der vierten Reihe zwischen den Spcicherelektroden dieser beiden Reihen weitere Verschiebeelektroden angeordnet sind, die mit den inversen Bitmustcreingängen verbunden sind, daß zwischen den beiden ersten Speichereiektroden der vierten und fünften Reihe der Speicherelektroden eine Verschiebeelektrode, die mit der ersten Spannungsquelle verbunden ist, mit einem größeren Ladungsverschiebekanal als zwischen allen anderen Speicherelektroden liegt, daß zwischen der /weiten Speicherelektrode der vierten Reihe und der ersten Speicherelektrode der fünften Reihe außerdem eine Vcrschicbcelcktrode angeordnet ist, die mit der zweiten Spannungsquelle verbunden ist, daß ab den zweitcii Speichereiektroden zwischen diesen beiden Reihen Verschiebeelektroden liegen, die mit der ersten Spannungsquelle verbunden sind, die Ladungsverschiebekanäle zwischen den entsprechenden Speichereiektroden steuern, daß außerdem beginnend mit der dritten Speicherelektrode, der vierten und der zweiten Speicherelektrode '!er fünften Reihe und endend bei der letzten Speicherelektrode der vierten und der vorletzten Speicherelektrode der fünften Reihe zwischen den Speichereiektroden weitere Verschiebeelektroden angeordnet sind, die mit den reellen Bitmustcreingängen verbunden sind, daß zwischen den Speichereiektroden der fünften und scchsicn Reihe beginnend mit der zweiten Speicherelektrode der fünften und der ersten Speicherelektrode der sechsten Reihe und endend mit den vorletzten Speichereiektroden der fünften und sechsten Reihe Verschiebeclcktrodcn angeordnet sind, die mit den Eingängen für das inverse Bitmuster verbunden sind, daß die beiden letzten Spcicherelektroden dieser beiden Reihen über eine weitere Verschiebeelektrode, an der die zweite Span- -to nungsquclle liegt, gekoppelt sind, daß den Speichereiektroden der sechsten Reihe ferner Verschiebeelektroden zugeordnet sind, die mit der ersten Spannungsquelle verbunden sind, und die Ladungsverschiebekanäle zu den /weiten bis letzten Speichereiektroden der siebten Reihe steuern, wobei die letzte Speicherelektrode der sechsten Reihe einen Ladungsverschiebekanal zu einer Ladungssenke aufweist, daß von den Speichereiektroden der sechsten Reihe ferner Verschiebcelektroden angeordnet sind, die mit der zweiten Spannungsquelle verbunden sind und die Ladungsverschiebekanäle zu allen Speichereiektroden der siebten Reihe beeinflussen, daß die /weite bis vorletzte Speicherelektrode der ersten und die zweite bis letzte Speicherelektrode der siebten Reihe leitende Diffusionsgebiete mit schwebendem Potential aufweisen, daß die Diffusionsgebiete der Speichereiektroden der ersten Reihe mit ersten Eingangsknoten und die Diffusionsgebiete der Speichereiektroden der ietztcn mit /weiten Eingangsknoten von Bewerterschaltungen verbunden sind, und daß bei Verwendung als Ana- Ing-Digitul-Umsctzer der erste reelle Bitmustereingang mit der zweiten Spannungsquelle und der erste inverse Bitmustcrcingang mit Nullpotential verbunden ist, daß die restlichen reellen Bitmustereingänge mit der nichtinvcrticrcnden und die restlichen inversen Bitmustereingänge mit den invertierenden Ausgängen der (q - 1) ersten ßcwcrterschallungcn verbunden sind, und daß die erste Speicherelektrode der siebten Reihe über eine /weite Verschiebeelektrode, die mit der ersten Spannungsquelle verbunden ist, mit einer weiteren Ladungstransportspcichcranordnung gekoppelt ist, die zur Eingabe der Informationsladung bei Benutzung als Analog-Digital-Umsetzer dient.
Vorteilhaft ist dabei, daß der Digital-Analog-Umsetzer und der Analog-Digital-Umsetzer zu einer einzigen Umsetzer-Anordnung zusammengefaßt sind. Diese ist nur wenig größer als jede der beiden Einzelanordnungen. Von uuUcn steuerbar kann sie alternierend beide Aufgaben erfüllen. Geschieht das Umschalten von Takt zu Ta kl, so kann eine von dieser Anordnung bereitgestellte Ladungsmenge derart in eine Ladungstransportschleife eingegeben werden und derart aus dieser Ladungstransportschleife in dieselbe Umsetzer-Anordnung zurückgeführt werden, daß die einzelnen Ladungsbruchteile QIl' genau unter den Elektroden bewertet werden, mittels derer sie vorher eingeschrieben wurden. Zahlreiche Fehlermöglichkeiten, wie sie sich durch Streuungen in den Abmessungen und elektrischen Parametern ergeben können, werden auf diese Weise ausgeschlossen. Die Datennilo allerdings ist gegenüber der Zusammenstellung aus einem gesonderten Digital-Analog-Umsetzer und einem gesonderten Analog-Digital-Umsetzer um den Faktor 2 vermindert.
I'inc weitere Ausgestaltung der Erfindung sieht vor, daß die bei Verwendung als Digital-Analog-Umsetzer zur
Ausgabe der Infonnationsladung dienenden Ladungstransportspeicheranordnung zweier Umsetzer über einen ersten Zweiwegdoppelschalter, über eine weitere Ladungstranspcrtspeicheranordnung und über einen zweiten Zweiwegdoppelschalter ringförmig mit den bei Verwendung als Analog-Digital-Umsetzer zur Eingabe der Information dienenden Ladungstransportanordnungen derselben beiden Umsetzer verbunden sind, daß demnach S bei geeigneter Auslegung der Ladungstransportspeicherschleife Informationsladutigen bei voller Speicherdichte in dieser Ladungstransportspeicherschleife bewegt werden und abwechselnd mittels derselben Umsetzeranordnung bei Verwendung als Analog-Digital-Umsetzer bewertet werden, in der sie vorher bei Verwendung als Digital-Analog-Umsetzer bereitgestellt wurden. In weiterer Ausgestaltung dieses Umsetzers ist es vorteilhaft, daß bei dem ersten Zweiwegdoppelschalter nach
ίο jedem Takt entweder von links aus der letzten Zwischenspeicherelektrode der Ausgabe-Ladungstransportanordnung des linken Umsetzers eine Infonnationsladung in eine erste Speicherelektrode und von rechts aus aer letzten Zwischenspeicherelektrode der Ausgabe-Ladungstransportanordnung des rechten Umsetzers eine nicht mehr benötigte Vergleichsladung in eine zweite Speicherelektrode geschoben wird oder umgekehrt von links aus der letzten Zwischenspeicherelektrode der Ausgabe-Ladungstransportanordnung des linken Umsetzers
is eine nicht mehr benötigte Vergleichsladung in die erste Speicherelektrode und von rechts aus der letzten Zwischenspeicherelektrode der Ausgabe-Ladungstransportanordnung des rechten Umsetzers eine Infonnationsladung in die zweite Speicherelektrode geschoben wird, daß während des nächsten Taktes entweder mittels eines zeitlich zweifach untersetzten Taktes die Informationsladung aus der ersten Speicherelektrode über eine mit diesem T*kt beaufschlagte Verschiebeelektrode einer ersten Zwischenspeicherelektrode zugeführt wird, aus der sie mit äem Abschalten der Takte in die erste Speicherelektrode der Ladungstransportspeichcrschlcifc geschoben wird, und die nicht mehr benötigte Vergleichsladung aus der zweiten Speicherelektrode über eine mit demselben Takt beaufschlagte weitere Verschiebeelektrode einer zweiten Zwischenspeicherelcktrodc zugeführt wird, aus der sie mit dem Abschalten der Takte in eine mit der Versorgungsspannung beaufschlagte Ladungssenke geschoben wird oder mittels eines weiteren zeitlich versetzten und ebenfalls zeillich zweifach untersetzten Taktes die Infonnationsladung aus der zweiten Speicherelektrode über eine weitere mit diesem Takt beaufschlagte Verschiebetiektrode der Zwischenspeicherelektrode zugeführt wird, aus der sie nach dem Abschalten der Takte in die erste Speicherelektrode der Ladungstransportspeicherschleife geschoben wird, und die nicht mehr benötigte Vergleichsladung aus der ersten Speicherelektrode über eine mit demselben Takt beaufschlagte weitere Verschiebeelektrode der zweiten Zwischenspeicherelektrode zugeführt wird, aus der sie mit dem Abschalten der Takte in die mit der Versorgungsspannung beaufschlagte Ladungssenke geschoben wird.
In weiterer Ausgestaltung &'-.ses Umsetzers ist es vorteilhaft, daß bei dem zweiten Zweiwcgdoppelschalter nach jedem Takt eine Informationsladung aus der letzten Zwischenspeicherelektrode der Ladungstransportspeicherschleife in eine erste Speicft .elektrode und eine Grundladung aus einer weiteren Zwischenspeicherclek- trode in eine zweite Speicherelektrode geschoben wird, daß während des nächsten Taktes entweder mittels eines zeitlich zweifach untersetzten Taktes die informaiionsiadung aus der ersten Speicherelektrode über eine mii diesem Takt beaufschlagte Verschiebeelektrode einer ersten Zwischenspcicherelcktrode zugeführt wird, aus der sie mit dem Abschalten der Takte in die erste Speicherelektrode der Eingabe-Ladungstramportanordnung des rechten Umsetzers geschoben wird, und die Grundladung aus der zweiten Speicherelektrode tiber eine weitere mit demselben Takt beaufschlagte Verschiebeelektrode einer zweiten Zwischenspeicherelektrodc zugeführt wird, aus der sie mit dem Abschalten der Takte in die erste Speicherelektrode der Eingabe-Ladungstransportanordnung des linken Umsetzers geschoben wird, oder mittels eines weiteren zeitlich versetzten und ebenfalls zeitlich zweifach untersetzten Taktes die Infonnationsladung aus der ersten Speicherelektrode über eine weitere mit diesem Takt beaufschlagte Verschiebeelektrode der zweiten Zwischenspeicherelektrodc zugeführt wird, aus der sie mit dem Abschalten der Takte in die erste Speicherelektrode der Eingabe-Ladungstransportanordnung des linken Umsetzers geschoben wird, und die Grundladung aus der zweiten Speicherelektrode über eine weitere mit demselben Takt beaufschlagte Verschiebeelektrode der ersten Zwischenspeicherelektrode zugeführt wird, aus der sie mit dem Abschalten der Takte in die erste Speicherelektrode der Eingabe-LadungstransporUtnordnung des rechten Umsetzers geschoben wird.
Die Bewerterschaltung läßt sich dabei so ausgestalten, daß sie als Flipflop ausgebildet ist, dessen Signaleingänge die Toreleklroden der Lasttransistoren bilden, wobei aie Torelektroden als »Floating Gates« ausgebildet sind.
Anhand der Ausführungsbeispiele nach den Fig. 1 bis 8 wird die Erfindung näher erläutert. Es zeigen: Fig. 1 einen Umsetzer für wahlweise Digital-Analog- und Analog-Digital-Umsetzung,
Fig. 2 eine Bewerterschaltung für den Umsetzer nach Fig. 1, F i g. 2 das Taktprogramm für die Inverterschaltung nach F i g. 2, Fig. 4 Einzelheiten einer Speicherzelle mit Floating-Gate, Fig. 5 einen kombinierten Digital-Analog/Analog-Digital-Umsetzer, Fig. 6 die Logikschaltung für den kombinierten Digital-Analog/Analog-Digilal-Umsctzcr nach Fig. S,
Fig. 7 eine Bewerterstufe für die Logikschaltung nach Fig. 6, Fig. 8 das Taktprogramm für die Logikschaltung nach Fig. 6.
In den folgenden schematischen Darstellungen werden die Elektroden der Ladungstransportelcktrodcn in symbolischer Form dargestellt. Große Rechtecke bedeuten Speicherelektroden, die mindestens die Ladungsmenge Q speichern können. Dabei ist Q durch die Ladungsspeicherkapazität eines Ladungstransportspeichers
<-5 minimaler Geometrie vorgegeben. Kleine Rechtecke bedeuten Vcrschicbcclektrodcn. Sie geben einen Ladungsverschiebeweg in Richtung auf die mit ihr verbundene Speicherelektrode frei. Bei von nuBcn steuerbaren Verschiebeelektroden wird der Weg genau dann freigegeben, wenn benachbarte Speicherelektrode und Verschiebeelektrode gleichzeitig mit demselben Potential beaufschlagt sind.
Zur Vcranschauüchung wird eine 1-Phasen-Betriebsweise zugrundegelegt. Φ, ist eic Spannungstakt, der Werte zwischen O und rund 2 φ, annimmt Während Φ, angelegt ist, werden Ladungen unter den mit Φ, verbundenen Elektroden gespeichert Wird Φ, abgeschaltet, werden die Ladungen über die mit φ, verbundenen Verschiebeelektroden in die mit Φα verbundenen Speicherelektroden geschoben. Steigt Φ, wieder an, werden die Ladungen aus den "mit Φ^ verbundenen Speicherelektroden in die mit Φ] verbundenen Speicherelektroden s übernommen, wenn die dazwischenliegenden Verschiebeelektroden ebenfalls mit φ verbunden sind oder gleichzeitig von außen mit einem gleich großen Potential beaufschlagt werden. Verschiebeelektroden auf Nullpotential sperren den Verschiebeweg.
Der Umsetzer nach Fig. 1 kann wahlweise als Digital-Analog- bzw. Analog-Digital-Umsetzer verwendet werden. Die Umsetzeranordnung_nach Fig. 1 wird als Digital-Analog-Umsetzer betrieben (DA-Betriebsfall), indem die Anschlüsse £lund £lbis £4 und £4 als Eingabeleitungen für die betreffenden Bitstellen benutzt werden.
Das Verfahren wird im folgenden an einer Anordnung nach Fig. i zum Einschreiben eines vierstelligen Bitmuslers (a, O1 Oi at) beschrieben. Wie sich aus der periodischen Struktur der Anordnung ergibt, ist das Verfahren jedoch nicht auf diese Breite des Bitmusters festgelegt.
Aus einer Ladungseinschreibstufe der üblichen Art, die nicht eigens dargestellt ist übernimmt die mit Φχ verbundene Speicherelektrode 10 bei einem ersten Einschalten des Taktes Φ, eine Ladungsmenge OV" ü Q. Beim Abschalten des Taktes Φ} stehen der Ladung Qr l) zwei Wege in die mit Φ$ verbundenen Elektroden 11 und 12 offen. Diese Verschiebewege sind unterschiedlich breit ausgelegt. Deswegen geht nur ein Bruchteil 0/z < @r l) {■/. B. Qfy = 0/8) in die Elektrode 11 über (Grundladung), während dor Kauptanteil Os' in die Elektrode 12 geschoben wird. Nach diesem ersten Takt Φ, kann somit folgende Bilanz notiert werden:
wobei der obere Index die Ordnungsnummer des Taktes Φ, kennzeichnet, währenddessen die Ladungsmenge bemessen wurde, und der untere Index an der Klammer die Elektrode bezeichnet unter der sich die Ladungen befinden. Während des Anstiegs zum nächsten-zweiten-Takt Φ: wird (^unverändert aus der Elektrode 11 in die Elektrode 23 übernommen. Οϊ' gelangt ebenfalls unverändert aus 12nach 20. Beim Abschalten von Φ, gelangt (7," weiterhin unverändert nach 25, während die Ladung Q" aus der Elektrode 20 auf vollkommen symmetrisch ausgelegten Verschiebewegen zu gleichen Teilen in die Elektrode 21 und 22abfließt. Nach dem zweiten Takt Φ, kann somit über die im ersten Takt Φ, in die Anordnung eingegebene Ladung OV' folgende Bilanz notiert werden:
Q." = (Ο23 + (A1W)21 + (QPmn.
Über die während dieses zweiten Taktes Φ, von Elektrode 10 übernommene Ladung (7,:ι kann-entsprechend zum oben Beschriebenen - notiert werden:
OV" = ({?£)„ + (&">■>
Während des Anstieges zum dritten Takt Φ, wird Q^ unverändert aus der Elektrode 25 in die Elektrode 33 übernommen. Die in den Elektroden 21 und 22 bereitgehaltenen Ladungen Q,"/2 können nur einen von zwei möglichen Wegen nehmen, je nachdem, ob die Verschiebeelektroden £ lmit einem Φ, entsprechenden Potential beaufschlagt werden (erststelliges Bit O1 = 1), was eine Verschiebung von 21 nach 33 zur Folge hat wo sich OV V2 mit (^/vermischt, und eine Verschiebung der anderen Ladung QfIl von 22 nach 30, oder ob die Verschiebeclcklroden £ lmit. einem Φ, entsprechenden Potential beaufschlagt verden (erststelliges Bit at = 0), was eine Verschiebung der Ladung Qf 12 von 21 nach 30 und eine Verschiebung der anderen Ladung Qf/2 von 22nach 34 zur Folge hat. Beim Abschalten von Φ, gelangen die Ladungen mit der Information über das erststellige Bit α, aus 33 nach 35, die Ladungen aus 34 als erster nicht mehr benötigter Restladungsantei) nach 36 und die Ladung OV 72. d'c in jedem der beiden Fälle in 30zu finden ist, spaltet sich symmetrisch auf die Elektroden 31 und 32 auf. Dann gilt:
Qf = (öS)» + (C"/2),, + (OV"/2);2;
Bisher wurde das Bereitstellen der ir.l'ormationstragenden Ladung in Elektrode 35 einschließlich des Einschrcibcns des erststelligen Bits a, beschrieben. Zwei Takte Φ, wurden zur Vorbereitung und zum Bereitstellen der Grundladung QJ.)|benötigt, die unabhängig vom Wert des ersten Bits a\ stets in der Elektrode 35 enthalten ist. Während des zweiten und dritten Taktes Φ, wurden bereits weitere Einschreibvorgänge der nachlaufenden Ladungsmengen in den vorhergehenden Stufen der Anordnung vorbereitet. Ebenso wurden währenddessen in den folgenden Stufen der Anordnung die weiteren Bitstellen der vorauslaufenden Ladungsmengen eingeschrieben. Da die Vorgänge entsprechend ablaufen, werden sie nicht im einzelnen beschrieben. Es soll sogleich die Ladungsbilanz nach drei weiteren Takten Φ, notiert werden, wenn also aus der ursprünglichen Ladungsmenge O',"cinc die volle vierstellige Information a\ha':"a\$l a'?' tragende Ladungsmenge unter der Elektrode 65erzeugt wurde:
ö," = (<W + C?. Σ d3 * 72'^ + (C?i72'X, + (QVηχ + (q, Σ (1 - 4'' ')/2')j
Nunmehr folgt ein letzter Aufbereitungsvorgang während eines siebten Taktes Φ,. Es muß nämlich dafür gesorgt werden, daß die informationstragende Ladung unter der Elektrode 65 für den Fall einer späteren Bc wc γιο tung von einer Vergleichsladung optimal zu unterscheiden ist. Das geschieht durch Hinzufügen einer Markicrungsladung QM die der Hälfte der Ladungsmenge des letztstelligen Bits entspricht. Das ist im vorliegenden Beispiel QJ2S. Eine solche Ladung steht nach dem sechsten Takt in Elektrode 61 bereit. Das Einschalten von Φ, vermischt die informationstragende Ladung auf 65 in der Elektrode 73 mit der Ladung Qwaus Elektrode 61 zur endgültigen Informationsladung Qx. Die Ladungen aus 62 und 66 vermischen sich gleichzeitig in Elektrode 74, von wo sie beim Abschalten des Taktes Φ\ einer Ladungssenke 76, die mit der Betriebs-Gleichspannung verbunden sein mag, zugeführt werden. Die Ladungen Qx aus 73 werden beim Abschalten des Taktes Φ, in die Elektrode 75geschoben, wo sie dann zur Übernahme in eine Ladungstransportspeicheranordnung bereitstehen, die durch deren erste Elektroden 83 und 85 angedeutet ist.
Alle Anteile der in 75 befindlichen Informationsladungen Q, stammen aus der ursprünglich bemessenen Ladung Q','. Die einzelnen Bitstellen wurden während der Takte mit den Ordnungszahlen 3 bis 6 eingeschrieben, was bei einer späteren Bewertung berücksichtigt werden muß. Es gilt:
Q, = Qn + Q, (Σ d2 * ΊΤ + 1/2S) v-i /
Während jedes einzelnen Taktes Φ, werden parallel in vier - in l*dungstransportrichtung aufeinanderfolgenden gleichartigen - Stufen je die Ladungsbruchteile hinzugefügt - oder nicht -, die der betreffenden Bitslcllc entsprechen.
Auf dem Entstehungsweg der Informationsladung Q, von Elektrode 10 über 11,23,25,33,35 usw. bzw. 12,20, 21,22 usw. läuft selbst bei Eingabe des Bitmusters (0000) immer mindestens die Grundladung Qfy, zu der dünn in Elektrode 73 noch die Markierungsladung QM hinzugefügt wird. Es ist also für einen vollständigen Grundladungsbetrieb gesorgt, was die Fehlermöglichkeiten aufgrund der Verschiebeverluste stark vermindert.
Die Verschiebeelektrode DA zwischen den Speicherelektroden 75 und 83 wird mit dem Takt Φ, beaufschlagt, I~~ 35 während die Verschiebeeiektrode AD zwischen den Speicherelektroden 75 und 77 dauernd auf Nullpotential
gehalten wird. Auf diese Weise erreichen die eingeschriebenen Ladungen Q1 jeweils die ersten Elektroden 83 und 85 der zugehörigen Ladungstransportschleife. Es ist unerheblich, ob aus den Elektroden 24 und 26 irgendwelche Ladungen in die Speicherelektrode 34 der Umsetzeranordnung einfließen. Die Gesamtladung muß nur jeweils unter der Ladungsspeicherkapazität der Elektroden 34,36 usw. bleiben. Am Ende dieses Ladungsverschiebeweges gelangen die dortigen Ladungen stets in die Ladungssenke 76.
Die gleiche Umsetzeranordnung wird als Analog-Digital-Umsetzer betrieben (AD-Betriebsfall), indem der Anschluß E1 mit dem Takt Φ,verknüpft und der Anschluß E1 ständig mit dem Nullpotentiaj[ verbunden wird, indem weiterhin dj£zu 01 und 01 gehörige Bewerterschaltung mit E 2 und E 2, die zu 02 und 02 gehörige Bewcrterschaltung mit £3 und E 3 und schließlich die zu 03 und 03 gehörige Bewerterschaltung mit £ 4 und £ 4 verbunden werden.
Das Verfahren wird im folgenden an einer Anordnung nach Fig. 1 zum Bewerten einer Informationsladung Qx < Q beschrieben, die sechzehn äquidistante Werte annehmen kann, deren Informationsgehalt also 4 Bit ist:
Q, - Qf, + 0, (Σ a J!1 + 1/25); Qn + Q. S Q.
Wie sich aus der periodischen Struktur der Anordnung ergibt, ist das Verfahren jedoch nicht auf diese BiI-musterbreite (17 = 4) festgelegt. Durch Verlängern der Anordnung kann eine größere Bitmusterbreite verarbeitet werden, durch Verkürzen eine geringere. Außerdem kann jede Anordnung auch mit einer Breite p> q betrieben werden, die geringer ist, als dem Ausbau entspricht, indem nur die gewünschten ρ erststelligen Bits beachtet werden.
Aus einer nicht eigens dargestellten Ladungseinschreibestufe übernimmt die mit Φ, verbundene Speicherelektrode 10 beim Einschalten des Taktes 4\ eine Ladung Q'' < Q. Falls der hier beschriebene Analog-Digital-Umsetzer am Ausgang einer Ladungstransport-Speicherschleife angeordnet ist, an deren Eingang sich ein Digi- tal-Analog-Umsetzer der oben beschriebenen Art befindet, kann Q, - entsprechend den Verschiebeverlusten beim Durchlauf durch diese Speicherschleife — gegenüber der Eingabeladung des Digital-Analog-Umsetzers mittels geeigneter Ladungsaufspaltung vermindert werden. Bis zum Ende des zweiten Taktes Φ( laufen die beim DA-Umsetzer beschriebenen Vorgänge entsprechend ab. Über die während des ersten Taktes Φ\ eingegebene Ladung Q" und die während des zweiten Taktes <t\ eingegebene Ladung Q;' können dann folgende Bilanzen angeschrieben werden.
Q)" = (Q1Ah + (Ci1^)21 + (0!'/2^.
QV = UEQ1x + (Qi%-
Während des Anstiegs zum dritten Takt φ wird Q'fya\is der Elektrode 25 entnommen und in der Elektrode 33 mit der Ladung Q;'/2 aus der Elektrode 21 vermischt, während die andere Ladung Q;'/2 unverändert in die Elektrode 30 übergeht. Gleichzeitig übernimmt die Elektrode 34 aus der dort angeschlossenen Ladungstransporl-Spcichcrsch'eife, die hier jedoch nur durch deren beiden letzten Speicherelektroden 24 und 26 angedeutet ist, die /u bewertende Informationsladung Qx.
Während des Abschaltens des dritten Taktes Φ, spaltet sich die in Elektrode 30 befindliche Ladung symmetrisch aufdie Elektroden 31 und 32 auf. Gleichzeitig gehen die Ladungen aus 33 unverändert nach 35 und die aus 34 unverändert nach 36 über. Dann gilt:
Wahrend der nun folgenden Taktpause von Φ, wird die erste Bewertung ausgeführt, die über das erststellige Bit <y," der Informationsladung Q'' entscheidet. Dazu sind an den Ladungstransportkanal unter den (^-Elektroden 35 und 36 leitende Gebiete (»Floating-Diffusions«) angeschlossen, die mit den Eingabeknoten einer ersten Flipflop-Schaltung FFX verbunden sind. Die Einzelheiten dieser Schaltung werden in den Fig. 2 bis 4 im einzelnen erläutert, liier wird nur benutzt, daß die Schaltung FF1 erkennt, ob die Ladung unter36größer (at = 1) oder kleiner (α, = 0) als die unter 35 ist, und daß die mit FFi verbundenen Leitungen A 1 und A 1 während des folgenden Taktes Φ, durch ihren Zustand nach außen zeigen, ob α, = 1 oder q = 0, was sich in A 1 = H, A I=L oder A 1 *-. L, A 1 = Il zeigt.
Nach dem dritten Takt Φ, werden folgende Ladungen verglichen.
Elektrode 35:
Q,r,\ = Qn + 0,/2 Elektrode 36:
Die Differenzbildung Q, - Q„n = Q, ((fliJ) - D/2 + Σ d; · ΊΎ + l/2f)
40
zeigt, daß (2, um mindestens QJ2S größer ist als Qn^, wenn α, = 1, und um mindestens Q,/25 kleiner ist als Qn.ß,
wenn a\ = 0.
Während des nächstfolgenden - vierten - Anstiegs von Φ, werden die mit A 1 bzw. /Π verbundenen Verschiebcclektroden dieser Entscheidung gemäß mit einem Φχ entsprechenden Potential beaufschlagt, was abhängig vom Wert at der ersten Bitstelle eine Vergrößerung der Referenzladung Qrrn um Q3/22 (et = 1) oder eine Vergrößerung der Informationsladung um die Zusatzladung Q:ui2 = Q,/22 (at = 0) zur Folge hat. Folgende Bilanz, kann für den Zustand nach dem Abschalten des vierten Taktes Φ\ angeschrieben werden:
Q," + 0." = (Qr, + 0:72 + a,"Q'!'/2% + (Ο/723),, + (0/72% + (O1." + (1 - ei") O1,3'/2')«· so
In der folgenden Taktpause <f>, werden zur Feststellung der zweiten Bitstelle a''' die Ladungen Qnfl in Elektrode 45 und Qx + Q.„j2 in Elektrode 46 verglichen:
Q..r = Qr, + 0.(1/2 + fl','722);
60
Die Differenzbildung nach dem vierten Takt Φ,
0. + 0... - Q„r. = 0. (<<rt" - l)/22 + Σ fl',' * '72' + L
\ i-J /
zeigt, daß Qx + Q:ux2 um mindestens Q Jl5 größer ist als Q«/2, wenn a2 = 1 und um mindestens Qj/25 kleiner als Qrrf2 ist, wenn O3 = 0.
13
In gleicher Weise werden nach dem fünften und sechsten Takt Φ, die /iitstcllen o, und O4 bestimmt. Während des Anstiegs zum sechsten Takt Φ, wird die Ladung C,S724 zwar noch mittels des Taktes an Λ 3 bzw. Λ 3 aus der Elektrode 51 bzw. 52 in die Elektrode 60 übernommen, dann jedoch nach Abschalten des Taktes Φ, vollständig nach Elektrode 61 verschoben. Ein folgender siebter Takt Φ, ist nur noch dazu nötig, die Refercnzladung Q„fl aus Elektrode 65 und die Restladung Q,I2* aus Elektrode 61 nach Elektrode 73 und die Summe aus Informationsladung Qx und Zusatzladung Q.uj4 aus Elektrode 66 nach Elektrode 74 zu übernehmen, aus denen sie dann mir Abschalten von Φ, in die Ladungssenken 75 bzw. 76 abfließen.
Nach Abschluß des Bewertungsvorganges ist keine Ladung mit dem Informationsgehalt der Eingabciadung Qx mehr vorhanden. Zum Wiedereinschreiben der Information in eine eventuell vorhandene Ladungstransport schleife müssen die jeweils an den Leitungen A1 und A1 anstehenden Signale ausgenutzt werden.
Die Verschiebeelektrode DA ist dabei fest mit dem Nullpotential und die Verschiebeelektrode AD mit dem Takt Φ, verbunden. Die letzte Maßnahme läßt sämtliche Referenzladungen aus dem Ladungsverschiebeweg 23, 25,33,35,43 usw. über die Speicherelektrode 17 in die Ladungssenke 79 und nicht in die mit Elektrode 83 beginnende Ladungsverschiebeanordnung gelangen.
Die Umsetzeranordnung nach Fig. 1 kann weiterhin auch zeitlich alternierend als Digital-Analog-bzw. Analog-Digital-Umsetzer betrieben werden. Dazu werden die Verschiebeelektroden E 1 und E ί sowie E 3 und E 3 während des Anstiegs eines Taktes Φ] mit ungerader Ordnungszahl so verschaltet, wie oben für den AD-Betriebsfall angegeben. Das heißt zu diesem Zeitpunkt werden das zweitstellige und das viertstellige Bit cingelesen. In die Elektrode 34 werden die zu bewertenden Informationsladungen Q, aus der dort angeschlossenen Ladungstransportanordnung eingegeben. Die Elektroden DA und AD werden wie im oben beschriebenen DA-Betriebsfall beschaltet, d. h. die erste Elektrode 83 der angeschlossenen Ladungstransportanordnung übernimmt neue Informationsladung.
In der Taktpause zwischen den Takten Φ\ mit ungerader_und gerader Ordnungszahl erfolgt die Bewertung der Ladungen unter den Elektroden 35 und 36 durch die an 01 und 01 angeschlossene Bcwcrterschaltung sowie die Bewertung der Ladungen unter den Elektroden 55 und 56 durch die an 03 und 03 angeschlossene Bewcrtcrschaltung. Das heißt das erststellige und das drittstellige Bit werden ausgelesen.
Beim Anstieg zum nächstfolgenden Takt φ, mit gerader Ordnungsnummer werden die genannten Anschlüsse genau umgekehrt beschaltet. Das heißt während des Anstieges zum Takt Φ{ mit gerader Ordnungssumme werden das erststellige und das drittstellige Bit eingeschrieben, während nach dem Takt Φ, mit gerader Ordnungsnummer das zweistellige und das vierstellige Bit ausgelesen werden.
Eventuell beim Anstieg von Φ, mit gerader Ordnungsnummer in Elektrode 34 einfließende Ladungen werden nicht ausgewertet. Somit darf die an Elektrode 34 angeschlossene Ladungstransportanordnung nur in jeder zweiten möglichen Speicherstelle Informationsladung tragen. In die mit Elektrode 83 beginnende Ladungstransport- anordnung fließen nur mit Takten Φ, ungerader Ordnungszahl neue Informationsladungen ein. Das heißt jede zweite mögliche Speicherstelle ist nicht belegt. Die Datenrate einer alternierend betriebenen Umsetzeranordnung ist gegenüber zwei äusschiicSüch als Digital-Analog- bzw. Anaiog-Digitai-UniScizcf betriebenen Anordnungen halbiert. Eine Ladungstransportschleife kann nun so mit dieser Umsetzer-Anordnung verbunden werden, daß ihre erste mit Φ, verbundene Speicherelektrode die genannte Elektrode 83 ist, daß sie eine gerade Anzahl von Speicherelektroden besitzt, die mit Φ\ verbunden sind, und daß die letzte dieser mit Φ, verbundenen Speiincrelcktrode die genannte Elektrode 24 ist, aus der die zu bewertende Ladung nach einem Takt Φ, mit gerader Ordnungszahl in eine mit Φο verbundene Zwischenspeicherelektrode 26 gelangt, aus der sie - wie oben beschrieben - beim Anstieg eines Taktes Φ, mit ungerader Ordnungsnummer in die erste Elektrode 34 des Umsetzers gelangt.
Die beschriebene Anknüpfung der Umsetzeranordnung nach Fig. 1 an eine Ladungstransport-Spcichcrschleife ist vorteilhaft. Denn die Vergleichsladungen zu einer zu bewertenden Informationsladung werden mittels genau der Elektroden hergestellt, die ursprünglich die entsprechenden Ladungsteile der Informationsladung bereitgestellt haben. Eventuelle geometrische oder elektrische Streuungen, die zu ungewollten Schwan-
SO kungen der Grundladung oder zu ungleichmäßiger Aufteilung in den Ladungsteilern führen, werden auf diese Weise weitgehend aufgefangen.
Als Bewerter für den Analog-Digital-Umsetzer eignet sich ein Differenzbewerter; vorteilhafterweise ein Flipflop nach F i g. 2 mit Eingängen an den Gates der Lasttransistoren M1 und M 2. Bei der Auswahl und Dimensionierung sind einige Besonderheiten zu beachten: Da hier die zu vergleichenden Ladungen in den folgenden Stufen des Umsetzers erneut benötigt werden, muß das Bewerten nichtzerstörend erfolgen. Dies ist durch Verwendung von »Floating-Gates« (FG) oder »Floating-Diffusions« (FD) möglich.
Die Zeitsteuerung des Analog-Digital-Umsetzers ist so, daß in den Taktpausen von Φ, bewertet wird und daß das Ergebnis dieser Bewertung noch vor Beendigung der Pause zur Verfügung stehen muß. Denn die Verschiebeelektroden A1 und A1 müssen mit ansteigendem Takt Φ, richtig gesetzt werden.
Die Zeitspanne »Φι auf Η«, während der die abzufohlender. Elektroden keine Ladung enthalten, ist deshalb kurz (Fig. 3). FG-Bewerter brauchen Vorladetransistoren, die während dieser Zeit getaktet werden müssen. Ein solcher Vorladetakt ist bei den üblichen Betriebsfrequenzen der CCD-Speicher nur schwer im Taktprogramm unterzubringen. Es wird deshalb hier mittels »Floating-Diffusions« abgefühlt. Ein .solches Diffusionsgebiet FD ist bei möglichst geringer Kapazität mit der abzuführenden Speicherelektrode leitend verbunden. Bisher wird ein FD-Gebiet nur in Verbindung mit einem MOS-Transistor als Analogverstärker betrieben. Bei Verwendung eines FD in Verbindung mit einem Flipflot ist darauf zu achten, daß das Setzen und Rücksetzen der folgenden Stufen (FF-Knoten und Bewerter-Endstufe) keine Rückwirkung auf die wegen ihrer kleinen Kapazität besonders empfindlichen FD-Gebiete hat Die in Fig. 2 gezeigte Schaltung erfüllt diese Forderung. Sie wird durch die
Takte Φ,. Φ.., 7Ί und Γ, gesteuert, deren Zeitverläufe in Fig. 3 dargestellt sind.
An I7I) stellt sich ohne Ladung unter der Elektrode G ein Potential ein, das um eine Schwellspannung unter dem der Elektrode Gliegt (vergleiche Fig.4). Das Potential Φοder Elektrode G wird vorteilhafterweise konstant auf etwa halber Taktspannung Φ, (rund 5 V) gehalten (I-Phasen-Betrieb). Damit ergibt sich Tür das Potential an II) ein Wert von rund 1,8 V. Beim Eintreffen von Ladungen unter G wird dieser Wert weiter abgesenkt. Damit das angeschlossene FF noch ausreichend schnell reagiert, müssen für die Transistoren M 1 und M 2 »Noiinaily-On-Typcn« gewählt werden. Der Ausgang A1 ist etwas kräftiger als der Ausgang A1 dimensioniert, damit an ihn ein Ausgangsverstärker angeschlossen werden kann (Fig. 2).
In einer Kombination zweier Umsetzer, die alternierend Ladungen verschiedener Größe in eine Ladungstransportschleife einschreiben bzw. Ladungen solcher Art aus einer Ladungstransportschleife bewerten,,kön- nen die Vorteile solcher Umsetzer, insbesondere die Fehlerunempfindüchkeit, ausgenutzt und zugleich die Datenrate verdoppelt sowie der Grundladungsbetrieb verbessert werden. Eine solche Anordnung ist in Fig. 5 gezeigt.
Ein Zwei-Weg-Doppelschalter - bestehend aus den Elektroden 05,06,14/ und 14, sowie Verschiebeelektrodcn - verknüpft das Ende einer Ladungstransportschleife - hier gekennzeichnet durch deren letzte Speicher- elektroden 02 und 04 - mit der zu beschreibenden Umsetzer-Kombination.
Nach dem Abschalten des Taktes Φ, gelangt die Informationsladung Q'"1" aus der letzten Speicherelektrode 04 einer Ladungslransportschleife in die Speicherelektrode 06 des genannten Zwei-Weg-DoppelschaUers. Diese Elektrode 06 hat zwei gleichwertige Ausgänge, entweder zu der Elektrode 14,, die die Verbindung zu einem ersten - linken - Umsetzer bildet, oder zu der Elektrode 14„ die die Verbindung zu einem zweiten - rechten -Umsetzer bildet.
Diese Ausgänge werden alternierend geöffnet. Während des Anstiegs des Taktes Φ, mit ungerader Ordnungszahl wird die Vcrschicbeelcktrode zur Elektrode 14, mit einem zeitlich untersetzten Takt Φη beaufschlagt, der Φ, entspricht, während die andere Verschiebeelektrode auf Nullpotential gehalten wird. Während des Anstiegs des Taktes Φ, mit gerader Ordnungszahl wird mittels eines weiteren zeitlich untersetzten Taktes ΦΜ genau umgekehrt verfahren.
Die beiden Umsetzer-Anordnungen werden auf diese Weise alternierend mit den Informationsladungen Q["" aus der angeschlossenen Ladungstransportschleife versorgt.
Die Elektroden 14, und 14, haben je einen weiteren Eingang, über die jeweils dann eine weitere Grundladung Q1, aus der Elektrode 05 eingegeben wird, wenn keine Informationsladung eingegeben wird. Diese Grundladung Q1, wird in bekannter Weise bereitgestellt und beim Anstieg von Φ, in die - vor Elektrode 05 befindliche - Elektrode 03 eingegeben. Diese zusätzliche Grundladungseingabe gewährleistet, daß die Ladungstransportwege 14,, 16,, 24,, 26, bzw. 14„ 16„ 26, zu den beiden Umsetzern und die Ladungstransportwege 34,, 36, usw. bzw. 34„ 36, usw. in den beiden Umsetzer-Anordnungen nie ohne Ladungen betrieben werden, obwohl sie nur während jedes /weiten Taktes mit Informationsladungen versorgt werden (vollständiger Grundladungsbetrieb).
Diese weiteren Grundladungen stören die Bewertungsvorgänge in den Umsetzer nicht, da sie in den Speicherelcktrodcn liegen, die nicht bewertet werden. Sie stören auch den Ladungsbereitstellungsprozeß nicht, da sie mii den Ladungen vermischt 'werden, die für die neu zu bildende Infonüiaiionsiadung nicht benötigt werden.
Die in den Ladungstransportwegen 34,, 36, usw. bzw. 34„ 36, usw. der beiden Umsetzer transportierten Ladungen werden nach Abschluß des Auswerte- und Ladungsbereitstellungvorganges den Laaungssenken 76, bzw. 76.. zugeführt.
Der Auswerte- und Ladungsbereitstellun^. oang verläuft in den beiden Umsetzern - zeitlich alternierend. In jedem Zeitschritt stehen informationen in voller Bitmusterbreite bereit; in jedem Zeitschritt werden Daten in voller Bitmusterbreitc eingeschrieben. Eine in Fig. 6 näher erläuterte Logik-Schaltung sorgt dafür, daß nw-h einem Takt Φ, mit ungerader Ordnungszahl das erststellige bzw. das drittstellige Bit aus dem Vergleich der Ladungen unter den Elektroden 36, und 35, bzw. 56, und 55, der linken Umsetzeranordnung und das zweistellige bzw. das vierstellige Bit aus dem Vergleich der Ladungen unter den Elektroden 46, und 45, bzw. 66, und 65, der rechten Umsetzeranordnung entnommen werden.
Die gleiche Logikschaltung verfahrt nach einem Takt Φ, mit gerader Ordnungszahl entsprechend umgekehrt. Weiterhin sorgt dieselbe Logikschaltung dafür, daß beim Anstieg eines Taktes Φ( mit ungerader Ordnungszahl das crststeilige Bit bzw. das drittstellige Bit in die Elektroden 33, bzw. 53, der linken Umsetzeranordnung und das /weitstellige Bit bzw. das viertsteilige Bit in die Elektroden 43, bzw. 63, der rechten Umsetzeranordnung eingeschrieben werden. Beim Anstieg zu einem Takt Φ, mit gerader Ordnungszahl verfährt die Logikschaltung entsprechend umgekehr·. Die Ladungstransportwege 83Λ 85h 93, usw. bzw. 83„ 85„ 95rusw^ die an die letzten Elektroden 75, der beiden Umsetzer angeschlossen sind, enthalten nur in jeder zweiten Speicherstelle neu einge- schriebene Informationsladungen. Die übrigen sind mit Referenzladungen der Auswerteprozesse gefüllt. Die genannten Ladungstransportwege laufen in einem weiteren — aus den Elektroden 125h 125„ 133 und 126 gebildeten - Zwei-Weg-Doppelschalter zusammen. Dieser sorgt durch alternierende Taktung der Verschiebeelektroden dafür, daß die Informationsladungen aus beiden Umsetzern die mit den Elektroden 135 und 143 beginnende Ladungstransportschleife in richtiger Reihenfolge füllen, während die Referenzladungen aus beiden Umsetzern der Ladungssenke 128 zugeführt werden.
Die gesamte Umsetzerkombination wird auf diese Weise an keiner Stelle ohne Ladung betrieben (vollständiger Grundladungsbetrieb), was die Fehiermöglichkeit wegen der unvermeidlichen Verschiebeverluste einschränkt.
Die angeschlossene Ladungstransportschieife (135,143 usw. bis ... 02,04) ist vollständig mit Informationsladungen gefüllt. Die Datenrate ist so hoch (Betriebsfrequenz multipliziert mit Bitmusterbreite) wie bei zwei unabhängigen Einzelumsetzern. Hier jedoch wird durch entsprechende Bemessung der Länge der Ladungstransportschieife dafür gesorgt, daß die Informationsladungen in derselben Umsetzeranordnung ausgewertet
werden, in der sie vorher bereitgestellt wurden. Dadurch werden die genannten Vorteile im Hinblick auf Unempfindüchkeit gegenüber Streuungen in den geometrischen und elektrischen Werten der Umsetzer gewonnen, ohne die Datenrate einzuschränken.
Durch einen annähernd gleich großen Aufwand wie für einen gesonderten Digital-Analog-Umsetzer und einen gesonderten Analog-Digital-Umsetzer wird so erreicht daß bei maximaler Datenrate die Ladungsbruchteile QIl' der Informationsladung genau unter den Elektroden bewertet werden, mittels derer sie bereitgestellt
wurden, wodurch die erwähnten Fehlermöglichkeiten stark eingeschränkt werden.
In F i g. 6 ist die vorstehend beschriebene Umseizerkombination nach F i g. 5 mit den Anschlüssen E0. E1n E1,,
E1n Φ,, u. Φ,2 schematisch angedeutet Um die Eingangs-Kapazitäten an den Flipflop-Schaltungen /Fmöglichst klein und symmetrisch zu halten, werden die Flipflop-Schaltungen aufgeteilt Die zugehörige Endstufe ist jeweils außen angeordnet Die Logikschaltungen liegen noch weiter außen. Die mit »1/2 FF« und Endstufe »E« bezeichneten Schaltungsteile sind in Fig. 7 genauer angegeben.
Die Ausgänge der Endstufe / sind im allgemeinen mit folgenden Stellen verbunden:
1. Direkt mit Verschiebeelektroden E1+ t und E1+) in der nächsten Umsetzerstufe.
2. Über Schalttransistoren mit den entsprechenden Verschiebeelektroden E1 und E, der zugehörigen Umsetzerstufe. _
3. Über Schalttransistoren mit den Bausteineingängen /, und /,.
Wie bereits erläutert, führen in eisern Täktzyklus nur alle zweiten Stufen eine Bewertung aus, während die jeweils anderen zur Eingabe einer neuen oder der wiedereinzuschreibenden Informationen dienen. Dazu werden die ungeraden Takte Φ, und T3 ersetzt durch Φ,, und T3n die geraden entsprechend durch Φ1χ und 7\κ (Fig. 8).
Gemäß der beschriebenen Funktionsweise werden die erste und dritte Stufe der mit / bezeichneten Seite und die zweite und vierte Stufe der mit /-bezeichneten Seite mit Φ, „ und T3„ verbunden, die anderen Stufen mit Φ, „ und T3t.
F i g. 7 zeigt als Beispiel das Schaltbild der mit Φ, „ und T3g verbundenen eigentlichen Bewerterschaltung, die aus zwei »1/2 /Fe-Schaltungen und einer Endstufe »E« besteht. Die Funktionsweise ist die gleiche wie in F i g. 6 beschrieben. Lediglich zwei von dem jeweils anderen Takt, hier Φ1α, gesteuerte Transistoren an den Gates der
Endstufentransistoren sorgen dafür, daß die Ausgänge £)+ , und£,+ , floaten, wenn der Endstufentakt, hier Φ,, nicht aktiviert ist. Die untersetzten Takte Φ,, und Φ, „ sind im übrigen geeignet, die bereits erläuterten Doppclwegschalter mit den Anschlüssen Φ,, und ΦΧ1 zu treiben (Fig. 6).
Die Schaltertransistoren in der Logik, die die im folgenden beschriebenen Funktionen bewirken sollen, werden vorteilhafterweise von Takten <PfM bzw. Φ{ρ die gemäß Fig. 8 die Takte <Z>, „bzw. Φ,, überlappen, betrieben.
Dadurch funkticniert_das Hochdrücken der Ausgangspegel besser. Am Beispiel der Bewerterstufe 1! mi! den Ausgängen £];und £3/sollen die möglichen Betriebsweisen im einzelnen beschrieben werden. Essoll zuerst die Taktperiode, in der Φ,, auf H geht, betrachtet werden. Während dieser Taktperiode »Φ,, auf H« liegt an den Ausgängen E3, und E3, die bewertete Information der zweiten Bitstelle. Sie bereitet über die fest mit diesen Ausgängen verbundenen Verschiebeelektroden in der Umsetzeranordnung /die Bewertung der dritten Bitstelle vor.
Der Ausgang £3/ ist außerdem noch über einen ebenfalls von Φ\*, geschalteten Transistor mit dem Bausteinausgang A 2 verbunden. Es stört nicht, daß auch der Ausgang E3, über einen weiteren Transistor an A 2 hängt Denn dieser von Φ]Λ geschaltete Transistor sperrt während des betrachteten Zeitraums. Er sorgt während der nächsten Taktperiode »Φ|ν auf H« dafür, daß der Ausgang A 2 die richtige Information liefert. Es sind nun zwei Betriebsfälle möglich: Beim Refreshen und Lesen (we = L) wird durch 0f, die Verbindung von £}/bzw. £3/zu den Elektroden E11 bzw. £2, hergestellt und damit die Information dieser Bitstcllc wieder in die Umsetzeranordnung / an der zweiten Bitstelle eingeschrieben. Die Endstufe 1 /, die direkt mit E1, und E11 verbunden ist, kann den Refreshvorgang nicht stören, da ihre Ausgänge während dieser Taktperioden floaten.
Beim Schreiben (we = H) sind die Transistoren zwischen den aufeinanderfolgenden Bewerlcrausgüngen
gesperrt. Dafür öffnet in derTaktperiode^XPi^auf H« 0f„die Verbindung von den Bausteineingängen / 2 und /2 zu den Verschiebeelektroden E1, und E11, so daß die entsprechende zweite Bitstelle von außen in die Umsetzeranordnung / eingeschrieben werden kann.
Auch diese Eingänge /2 und /2 sind für die Strukturen /und /-gemeinsam. Mit <i>f,bzw. «Pf. verbundene Transistoren sorgen - wie bei den Ausgängen - dafür, daß die Eingänge jeweils zum richtigen Zeitpunkt mit der gewünschten Umsetzeranordnung verbunden werden.
Während der folgenden Taktperiode »Φ,, auf L« bewertet zwar das Flipflop der Stufe 21 eine - allerdings irrelevante - Information, diese wird jedoch von der Endstufe njcht weiterverarbeitet: Die Takte »Φ,, und T3 auf L«, sowie »Φ, „ auf H« sorgen dafür, daß die Ausgänge £3, und £3/ floaten. Die Verbindung zu den Eingängen / 2 und /2, zum Ausgang A 2 sowie zur Stufe 1 / bleiben wegen »0ff auf L« abgetrennt. Das Potential an £J; wird während »Φ, „ auf H« von_der nächsten_Stufe (3 /) her festgelegt
Die Ausgänge Eih E51, E5, und E5, der vierten Bewerterstufen werden Tür die Vorbereitung einer weiteren Bewertung nicht mehr benötigt und ,sind deshalb mit keinen Verschiebeelektroden verbunden.
Die Verschiebeelektroden Ex, und E1, sind keine direkten Ausgänge eines Bewerters und sind deshalb während der Taktperiode »Φίκ auf H« unbestimmt. Sie müssen zur Vorbereitung der Bewertung der ersten Bitstcllc durch Transistoren, die mit Φ,, bzw. Masse_verbunden und von Φ|, gesteuert sind, während dieser Taktperiode
so festgelegt werden, daß »£wauf H« und »£uauf L« erfüllt sind. Für die Verschiebeelektroden E1, und Abgilt das Entsprechende während der Taktperiode »Φ|ν auf H«.
Hierzu 6 Blatt Zeichnungen

Claims (1)

  1. Patentansprüche:
    1. Umsetzer zur Umwandlung von Digital- in Analogsignale oder umgekehrt, die mittels Ladungsteilern aus einer vorgegebenen Ladung durch fortgesetzte Ladungsteilung Teilladungsmengen erzeugen, deren s Aufsummierung bei Verwendung als Digital-Analog-Umsetzer entsprechend einem vorgegebenen Bitmuster ein Maß für das ursprüngliche Digitalsignal darstellt oder die bei Verwendung als Analog-Digital-Umsetzer aufsummiert als Referenzladungen mit der jeweiligen Informationsladung oder mit der urn Referenzladungsanteile vergrößerten Informationsladung in Bewerterschaltungen verglichen werden, Jadurch gekennzeichnet,
    ίο daß eine vorgegebene Ladung (Ox) mittels eines ersten Taktes (ΦΊ") in einem ersten Ladungsteiler (10,11,12) in eine kleinere Grundladung (Q^) und eine größere Signalladung (QJ aufgeteilt und unter ersten und zweiten Speicherelektroden (11,12) getrennt gespeichert wird,
    daß anschließend mittels eines zweiten Taktes (Φα>) die Grundladung (Qf2) aus der ersten Speicherelektrode (11) über eine weitere Zwischenspeicherelektrode (23) in eine dritte Speicherelektrode (25) geschoben wird, daß gleichzeitig die Signalladung (QJ aus der zweiten Speicherelektrode (12) mittels eines zweiten symmetrischen Ladungsteilers (20,21,22) in zwei gleiche Teilladungen (Q1Zl) aufgespalten wird und unter vierten und fünften Speicherelektroden (21,22) getrennt gespeichert wird,
    daß anschließend bei Verwendung als Digital-Analog-Umsetzer während eines dritten Taktes (Φ','1) die Verschiebeefeüroden von den vierten und fünften Speicherelektroden (21,22) zu den folgenden Zwischenspei-
    S checciektroden (33,30; 30,34) entsprechend dem ersten Bitwert des anliegenden Digitalsienals mil dem Potential des Taktes oder mit Nullpotential beaufschlagt werden,
    daß demnach mittels des dritten Taktes (Φ\}>) die Grundladung (Qf/) aus der dritten Speicherelektrode (TJj) in einer weiteren Zwischenspeicherelektrode (33) entweder mit der einen Teilladung aus der vierten Speicherelektrode (21) vermischt wird oder unverändert bleibt und jedenfalls als den ersten Bitwert des anlicgen- den Digitalsignals entsprechende Informationsladung in einer sechsten Speicherelektrode (35) bereitgehalten wird,
    daß gleichzeitig die Teilladung aus der vierten Speicherelektrode (21) im zweiten Fall mittels eines dritten symmetrischen Ladungstetiers (30,31,32) in zwei gleiche Teilladungen (QJA) aufgespalten wird und unter siebten und achten Speicherelektroden (31,32) getrennt gespeichert wird,
    jo daß gleichzeitig die Teilladung aus der fünften Speicherelektrode (22) entweder mittels des dritten symmetrischen Ladungsteilers (30,31,32) in zwei gleiche Teilladungen (Q/4) aufgespalten wird und unter siebten und achten Speicherelektroden (si, 32) getrennt gespeichert wird oder unverändert über eine weitere Zwischenspeicherelektrode (34) als nicht mehr benötigter erster Restladungsanteil in eine neunte Speicherelektrode (36) geschoben wird, oder
    daß anschließend bei Verwendung als Analog-Digital-Umsetzer mittels eines dritten Taktes (Φ',") die Grundladung (Qn) aus der dritten Speicherelektrode (25) in einer weiteren Zwischenspeicherelektrode (33) mit der einen Teilladung aus der vierten Speicherelektrode (21) vermischt wird und als Refercnzladung (Qrrfi) >n einer über ein leitendes Diflusionsgebiet mit dem nicntinvertierenden Eingang einet ersten Bewerterschaltung verbundenen sechsten Speicherelektrode (35) bereitgehalten wird,
    daß gleichzeitig die andere Teilladung aus der fünften Speicherelektrode (22) mittels eines dritten symmetrischen Ladungsteilers (30,21,32) in zwei gleiche Teilladungen (QJA) aufgespalten wit d und unter siebten und achten Speicherelektroden (31,32) getrennt gespeichert wird,
    daß gleichzeitig nur bei Verwendung des Analog-Digital-Umsetzers über eine weitere Zwischcnspeicherelcktrode (34) aus einer mit ihr gekoppelten Ladungstransportspeichcrschlcife (24,26) die zu bewertende I n- formationsladung (Q',''") übernommen wird und in einer über ein leitendes Diffusionsgcbict mit dem invertierenden Eingang einer ersten Bewerterschaltung verbundenen neunten Speicherelektrode (36) bereitgehalten wird,
    daß anschließend in der Pause zwischen dem dritten Takt (Φ\ιη) und einem vierten Takt (Φ\4>) der erste Potentialvergleich zwischen den mit der sechsten Speicherelektrode (35) und der neunten Speicherelektrode
    so (36) verbundenen Diffusionsgebieten von der ersten Bewerterschaltung ausgeführt und das Krgebni* als Anzeige nach außen abgegeben wird, oder
    daß anschließend bei Verwendung als Digital-Analog-Umsetzer mittels eines vierten Taktes (Φ\") die Vorgänge ausgehend von der sechsten Speicherelektrode (35) in einer weiteren gleichartigen Stufe entsprechend dem zweiten Bitwert des anliegenden Digitalsignals wiederholt werden, und
    daß sich diese Vorgänge entsprechend der Anzahl der Bitwerte des anliegenden Digitalsignals fortschreitend wiederholen, bis in einer Ausgangselektrode (65) eine dem anliegenden Digitalsignal entsprechende informationstragende Ladung vorhanden ist oder
    daß anschließend bei Verwendung als Analog-Digital-Umsetzer während des vierten Taktes (Φ'ί") die Verschiebeelektroden von den siebten und achten Speicherelektroden (31,32) zu den folgenden Zwischcrspci- cherelektroden (43,40; 40,44) entsprechend dem Ergebnis des ersten Potentialvergleichs mit dem Potential des Taktes oder mit Nullpotential beaufschlagt werden,
    daß demnach mittels des vierten Taktes (ΦΊ41) in Vorbereitung zu einem zweiten Potenlialvcrgleich die Rcferenzladung (Qrrf\) aus der sechsten Speicherelektrode (35) in einer weiteren Zwischcnspeichcrclcktrodc (43) entweder mit der einen Teilladung aus der siebten Speicherelektrode (31) vermischt wird oder unverändert bleibt und jedenfalls als neue Referenzladung (Q,,n) in einer über ein leitendes DiiTusionsgebict mit dem nichtinvertierenden Eingang einer zweiten Bewerterschaltung verbundenen zehnten Speicherelektrode (45) bereitgehalten wird, daß gleichzeitig die Teilladung aus der siebten Speicherelektrode (31) im zweiten Fall mittels eines vierten
    symmetrischen Ladungsteilers (40,41,41) in zwei gleiche Teilladungen (QJS) aufgespalten wird und unter elften und zwölften Speicherelektroden (41, 42) getrennt gespeichert wird,
    daß gleichzeitig die Teilladung aus der achten Speicherelektrode (32) entweder mittels des vierten symmetrischen Ladungsteilers (40,41,42) in zwei gleiche Teilladungen (0/8) aufgespalten wird und unter elften und zwölften Spcicherelektioden (41, 42) getrennt gespeichert wird oder unverändert in einer weiteren /.wischcnspcicherelektrodc (44) als Zusatzladung (Q-m2) mit der Infonnationsladung (.Qx) aus der neunten Speicherelektrode (36) vermischt wird und als neue informationsladung (Qx + Qrltl2) iQ emer über ein leitendes Diffusionsgebiet mit dem invertierenden Eingang einer zweiten Bewerterschaltung verbundenen dreizehnten Speicherelektrode (46) bereitgehalten wird,
    daß gleichzeitig die Informationsladung (Qx) aus der neunten Speicherelektrode (36) im ersten Fall unverändert bleibt und über die Zwischenspeicherelektrode (44) in besagte dreizehnte Speicherelektrode (46) geschoben wird und
    daß sich dieser Vorgang entsprechend der Anzahl der zu bewertenden Bitstellen fortschreitend wiederholt
    2. Umsetzer nach Anspruch 1, dadurch gekennzeichnet,
    daß bei Verwendung als Digital-Analog-Umsetzer die informaticnstragende Ladung aus der Ausgangselekirode (65) mittels eines weiteren Taktes (Φ|) in einer weiteren Zwischenspeicherelektrode (73) zum Zwecke einer optimalen späteren Auswertung mit einer Markierungsladung (Qw), deren Umfang die Hälfte der dem letzten Bitwert, des anliegenden Digitalsignals entsprechenden Ladungsmenge umfaßt, aus einer weiteren Speicherelektrode (61) vermischt wird und als endgültige Informationsladung iQ'""*) in einer letzten Speicherelektrode (75) der Umsetzeranordnung bereitgehalten wird und daß die endgültige Informationsladung (Qx*"") mittels eines weiteren Taktes (Φ,) zum Zwecivi.- der Weiterverwertung als Informationsträger einer a-n Umsetzerausgang angeschlossenen Ladungstranspoi^peicherschlcife mit einer ersten Zwischenspeicherelektrode (83) und einer ersten Speicherelektrode (85) zugeführt wird.
    3. Umsetzer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß bei Verwendung als Digital-Analog-Umsetzer in die mit dei Jetzten Speicherelektrode (75) des Umsetzers verbundene Ladungstransportspeicherschleife (83, 85) Informationsladungen abgegeben werden, indem die Verschiebeelektrode zwischen der letzten Speicherelektrode (75) des Umsetzers und der ersten Zwischcnspcichcrelektrode (83) der angeschlossenen Ladungstransportschleife (83,85) mit dem Takt beaufschlagt wird, daß bei Verwendung als Analog-Digital-Umsetzer die betreffende Verschiebeelektrode mit Nullpotential beaufschlagt wird,
    daß bei Verwendung als Analog-Digital-Umsetzer die Verschiebeelektrode zwischen der letzten Speicherelektrode (75) des Umsetzers und einer weiteren Zwischenspeicherelektrode (77) mit dem Takt beaufschlagt wird, damit die Rcferenzladungen aus der letzten Speicherelektrode (75) des Umsetzers in eine auf die Zwischcnspcichcrclcktrodc (77) folgende Ladungssenke (79) abgeführt werden und
    daß bei Verwendung als Digital-Analog-Umsetzer die betreffende Verschiebeelektrode mit Nullpotentiai beaufschlagt wird.
    4. Umsetzer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,
    daß der Mmsetzer von Takt zu Takt wechselnd als Digital-Analog-Umsetzer oder als Analog-Digital-Umset-/er betrieben wird,
    daß zu diesem Zweck die Eingabeverschiebeelektroden mit ungerader Ordnungszahl während der Takte {Φ')1') mit ungerader Ordnungszahl (/) wie im Fall des Digital-Analog-Umsetzers beschaltet werden,
    daß zu diesem Zweck die Eingabeverschiebeelektroden mit gerader Ordnungszahl (/) während der Takte (Φ',") mit gerader Ordnungszahl (/) wie im Fall des Digital-Analog-Umsetzers beschaltet werden, daß zu diesem Zweck die Eingsbeverschiebeelektroden mit ungerader Ordnungszahl während der Takte (Φ\") mit gerader Ordnungszahl (!) wie im Fall des Analog-Digital-Umsetzers beschaltet werden,
    daß /u diesem Zweck die Eingabeverschiebeelektrcden mit gerader Ordnungszahl während der Takte (Φψ) mit ungerader Ordnungszahl (/) wie im Fall des Analog-Digital-Umsetzers beschultet werden,
    daß in den Pausen zwischen den Takten (Φψ) mit ungerader und gerader Ordnungszahl (/) die an den Diffu- so sionsgcbieten mit ungerader Ordnungszahl angeschlossenen BewerterschalUingen wie im Fall des Analog-Digital-Umsetzers betrieben werden,
    daß in den Pausen zwischen den Takten (Φ\") mit gerader und ungerader Ordnungszahl (/) dis an den Diffusionsgebieten mit gerader Ordnungszahl angeschlossene.i Btwurterschaltungen wie im Fall des Analog-Digital-Umsetzer betrieben werden, daß die auf die letzte Speicherelektrode (75) des Umsetzers folgenden Verschiebeelektroden währeriJ des Taktes mit ungerader Ordnungszahl (!) wie im Fall des Digital-Analog-Umsetzers und während des Taktes mit gerader Ordnungszahl (/) wie im Fall des Analog-Digital-Umsetzers betrieben werden, so daß die angeschlossene Ladungstransportspeicheischleife nur in jeder zweiten Speicherelektrode Informationsladungen enthält, und daß aus der mit der neunten Speicherelektrode (36) über die vorgeschaltete Zwischenspeicherelektrode (34) verbundenen Ladungslransportspeicherschleife (24, 26) nur während des Taktes (Φ(\*) mit ungerader Oidnungszahl (!) Informationsladungen übernommen werden,
    daß demnach die betreffende Ladungstransportspeicherschleife nur in jeder zweiten Speicherelektrode Informiitionsladungcn enthalten darf.
    5. Umsetzer nach den vorhergehenden Ansprüchen, dadurch gekennzeichnet,
    daß der Umsetzer sieben Reihen von parallel verlaufenden kettenförmig hintereinander liegenden Speicherelektrodcn enthüll, cfic jeweils mit zwischen den Reihen liegenden Verschiebeelektroden miteinander
    gekoppelt sind, ■;
    daß bei einer Bitmusterbreite von q Bits die erste und dritte bis fünfte Reihe aus (q + 2) Spcicherehikiroden, )
    die zweite Reihe aus (q+ 3) Speicherelektroden, die sechste und siebte Reihe aus (q + I) Spcicherclekiroden P
    bestehen, si
    S daß die Speichcrelektroden der ungeradzahligen Reihen mit einer ersten Spannungsqucllc, die eine Gleich- ξί
    spannung tffc liefert, und die Speicherelektroden der geradzahligen Reihen mit einer zweiten Spannungs- Γ-
    quelle, die eine Taktspannung Φ\ zwischen Null und 2 (P0 liefert, verbunden sind, "
    daß die Ladungen der Speicherelektroden der einzelnen Reihen über von außen steuerbare Vcrschichculck- |j
    troden, die zwischen den Speicherelektroden der einzelnen Reihen liegen, entsprechend einem vorgegcbe- ί
    ίο nen Taktprogramm zu den Speicherelektroden der benachbarten Reihen verschiebbar sind, -f
    daß die ersten (q + 1) Speicherelektroden (25,35,45,55,65) der ersten Reihe von je zwei Vcrsehicheelektroden beeinflußbar sind, wobei die jeweils ersten Verschiebeelektroden mit der ersten Spannungsqucllc und die jeweils zweiten Verschiebeelektroden mit der zweiten Spannungsquelle verbunden sind, daß die jeweils ersten zugehörigen Verschiebeelektroden der ersten (q + 1) Speicherelcktrodcn (25,35,45, 55,65) der ersten Reihe jeweils gleich große Ladungsverschiebekanäle zu den ersten (</ + 1) Spcichcrclektroden (23, 33, 43, 53, 63) der zweiten Reihe herstellen,
    daß die zweiten zugehörigen Verschiebeelektroden der ersten (</+ l)Speicherelcktroden (25,35,45,55,65) !
    der ersten Reihe jeweils Lsd'jrigsverschiebskaniüs zu der! zweiter! bis vorletzten Spcichtrcicktrotlcn !33V43. 53, 63, 73) der zweiten Reihe herstellen,
    daß zwischen den Speicherelektroden der zweiten und dritten Reihe ebenfalls Vcrschicbccleklrodcn angeordnet sind,
    daß jede Verschiebeelektrode einen gleich großen Ladungsvcrschicbekunal /wischen den jeweils benachbarten Speichcrelektroden der zweiten und dritten Reihe freigibt, daß die Verschiebeelektroden zwischen den ersten Speichcrelektroden und der vorletzten und lel/ten Spei-
    cherelektrode (23,11; 73,61) der zweiten und dritten Reihe mit der zweiten Spannungsqucllc und die Ver- '
    Schiebeelektroden zwischen den übrigen Speicherelektroden (33, 21; 43,31; 53,41; 63,51) der zweitun und dritten Reihe mit den reellen Bitmustereingängen (£ 1, £2, ζ 3, £4) verbunden sind, daß die vorletzte Speicherelektrode (73) der zweiten Reihe über eine mit der ersten Spannungsquelle verbundene Verschiebeelektrode mit der letzten Speicherelektrode (75) der ersten Reihe und diese über eine
    Verschiebeelektrode, die bei Verwendung als Digital-Analog-Umsetzer mit der zweiten Spannungsqucllc
    und bei Verwendung als Analog-Digital-Umsetzer mit Nullpotential verbunden ist, miU'.incr Ladungslransportspeicheranordnung (83,85...) zur Aufnahme der Informationsladung bei Digital-Analog-Betrieh gekoppelt ist, ί daß die letzte Speicherelektrode (75) der ersten Reihe außerdem über eine weitere Verscliicbeclekirode, die '
    .\5 bei Verwendung als Digital-Analog-Umsetzer mit Nullpotential und bei Verwendung als Analog-Digital-
    Umsetzer mit der zweiten Spannungsquelle verbunden ist, mit der letzten Speicherelektrode (77) der /weiten Reihe und diese über eine zweite Verschiebeelektrode, die mit der ersten Spannungsqucllc verbunden ist, mit einer ersten Ladungssenke (79) gekoppelt ist, daß zwischen der dritten und vierten Reihe der SpeichcrclektrodcnU 1,21,31,41,51,61; 10,20,30,40,50,60) erste Verschiebeelektrodcn angeordnet sind, die mit der ersten Glcichspannungsqucllc verbunden sind, die Ladungsverschiebekanäle von allen Speichcrelektroden (10,20,30,40, 50, 60) der vierten Reihe beeinflussen, wobei der Ladungsverschiebekanal zwischen den beiden ersten Speicherclcktroden (11, 10) dieser Reihe wesentlich kleiner ist, als zwischen allen übrigen Speicherelektrodcn, die mit Ausnahme der ersten ;
    und letzten Speicherelektrode (J 1,61) der dritten Reihe sowie der ersten beiden Spcichcrelcktroden der vier- :
    ten Reihe (10,20) zwischen den Speicherelektroden (21,31,41, 51,51; 30,40,50,60) dieser beiden Reihen weitere Verschiebeelektroden angeordnet sind, die mit den inversen Bilmustcrcingängcn (E 1, £ 2, £ 3, £ 4) verbunden sind,
    daß zwischen den beiden ersten Speicherelektroden (10,12) der vierten und fünften Reihe der Spcichcrelck- '
    troden eine Verschiebeelektrode, die mit der ersten Spannungsquelle verbunden ist, mit einem größeren
    Ladungsverr-chiebekanal als zwischen allen anderen Speicherelektroden liegt,
    daß zwischen der zweiten Speicherelektrode (20) der vierten Reihe und der ersten Speicherelektrode (12) der fünften Reihe außerdem eine Verschiebeelektrode angeordnet ist, die mit der zweiten Spannungsquelle ver- g
    bunden ist, r>
    daß ab den zweiten Speicherelektroden (20,30,40,50,50; 22,32,42,52,62) zwischen diesen beiden Reihen ??;
    Verschiebeelektroden liegen, die mit der ersten Spannungsquelie verbunden sind, die Ladungsverschiebeka- l±
    näle zwischen den entsprechenden Speicherelektroden (20, 30, 40, 50; 22, 32, 42, 52, 62) steuern, «
    daß außerdem, beginnend mit der dritten Speicherelektrode (30) der vierten und der zweiten Spcichcrelck- -■
    trode (22) der fünften Reihe und endend bei der letzten Speicherelektrode (60) der vierten und der vorletzten j;
    Speicherelektrode (52) der fünften Reihe zwischen den Speicherelektroden (30,40,50,60; 22,32,42,52) wei- ί ;"
    tere Verschiebeelektroden angeordnet sind, die mit den reellen Bitmustcrcingängcn (E 1, £2, £3, £4) vor- £\
    bunden sind, J-;
    daß zwischen den Speicherelektroden (22,32,42,52,62; 34,44,54,64) der fünften und sechsten Reihe, begin- if nend mit der zweiten Speicherelektrode (22) der fünften und der ersten Speicherelektrode (34) der sechsten ψ Reihe und endend mit den vorletzten Speicherelektroden (52,64) der fünften und sechsten Reihe Verschie- Γ
    fi5 beclektroden angeordnet sind, die mit den Eingängen für das inverse Bitmuster (E 1, £ 2, £ 3, E 4) verbun- \
    den sind, %
    daß die beiden letzten Speicherelektroden (62,74) dieser beiden Reihen über eine weitere Verschicbeelck- v-'\
    trode, an der die zweite Spannungsquelle liegt, gekoppelt sind, ;ΐ
    daß den Speicherclektroden (34,44,54,64,74) der sechsten Reihe ferner Verschiebeelektroden zugeordnet sind, die mit tier ersten Spannungsquelle verbunden sind, und die Ladungsverschiebekanäle zu den zweiten bis letzten Speicherclektroden (36,46,56,66) der siebten Reihe steuern, wobei die letzte Speicherelektrode (74) der sechsten Reihe einen Ladungsverschiebekanal zu einer Ladungssenke (76) aufweist,
    ilail von den Speieherelektroden (34,44,54,64,74) der sechsten Reihe ferner Verschiebeelektroden angeordnot sind, die mit der zweiten Spannungsquelle verbunden sind, und die Ladungsverschiebekanäle zu allen Spcichcrelektroden (26, 36, 46, 56, 66) der siebten Reihe beeinflussen,
    da!> die /weite bis vorletzte Speicherelektrode (35,45, 55,65) der ersten und die zweite bis letzte Speicherdeklrodc (36,46,56, 66) der siebten Reihe leitende Diffusionsgebiete mit schwebendem Potential aufweisen, daß die DilTusionsgcbiclc der Speichere Itktroden der ersten Reihe mit ersten Eingangsknoten und die Diffusionsgebiete der Spcicherelektroden der letzten Reihe mit zweiten Eingangsknoten von Bewerterschaltungen verbunden sind, und
    d:iU bei Verwendung als Analog-Digital-Umsetzer der erste reelle Bitmustereingang (£ 1) mit der zweiten Spannungsquelle und der erste inverse Bitmustereingang (£1) mit Nullpotential verbunden ist, üaU die restlichen reellen Bilmustcrcingänge (E 2, E 3, E 4) mit nichtinvertierenden und die restlichen inversen Uilmustercingangc (E 2, £3, £4) mit den invertierenden Ausgängen der (q - 1) ersten Bewerterschallungcn verbunden sind, und
    düü die or%!c Speicherelektrode '26^ der siebten Reihe über eine zweite Verschiebeeleklrode die mit der ersten Spannungsquclle verbunden ist, mit einer weiteren Ladungstransportspeicheranordnung (..., 24) gekoppelt ist, die zur Hingabe der Informationsladung bei Benutzung als Analog-Digital-Umsetzer dient.
    (). Umsetzer nach Anspruch 4, dadurch gekennzeichnet,
    dal! die bei Verwendung als Digital-Analog-Umsetzer zur Ausgabe der !nformationsladung dienende eine I.adungslransporlspeicheranordnung (83, 85, ...) über weitere Verschiebe-, Zwischenspeicher- und Speicherclcklroden ringförmig mit der bei Verwendung als Analog-Digital-Umsetzer zur Eingabe der lnformationsladung dienenden anderen Ladungstr^.cportspeicheranordnung (... 24, 26) ringförmig verbunden ist,
    daU demnach bei richtiger Auslegung der Ladungstransportspeicherschleife (83,85,..., 24,26) Informationsladungen bei Abspeichcrung in jeder zweiten Speicherelektrode mittels derselben Umsetzeranordnung bei Verwendung als Analog-Digital-Umsetzer bewertet werden, in der sie vorher bei Verwendung als Digital-Λ .alog-Umsetzer bereitgestellt wurden.
    7. Umsetzer nach Anspruch 4, dadurch gekennzeichnet,
    daß die bei Verwendung als Digital-Analog-Umsetzer zur Ausgabe der Informationsladung dienenden
    l.adungstransportspcicheranordnungen (83 /, 85 / ; 83 r, 85 r....) zweier Umsetzer über einen ersten Zwei-
    wepdoppelschaltcr, über eine weitere Ladungstransportspeicheranordnung (135, 143,..., 02, 04) und über einen /weilen Zweiwegdoppclschalter ringförmig mit den bei Verwendung als Analog-Digital-Umsetzer zur Hingabe der Information dienenden Ladungstransportanordnungen (... 24 /, 26 /;... 24 r, 26 r) derselben beiden Umsetzer verbunden sind,
    daU demnach bei richtiger Auslegung der Ladungstransportspeicherschleife (135,143,..., 02,04) Informalionsladungen bei voller Speicherdichte in dieser Ladungstransportschleife bewegt werden und abwechselnd mittels derselben Umsetzeranordnung bei Verwendung als Analog-Digital-Umsetzer bewertet werden, in der sie vorher bei Verwendung als Digital-Analog-Umsetzer bereitgestellt wurden.
    8. Umsetzer nach Anspruch 7, dadurch gekennzeichnet,
    daß bei dem ersten Zwciwcgdoppelschalter nach jedem Takt (<Pt) entweder von links aus der letzten Zwischenspeichcrclektrode (123/) der Ausgabe-Ladungstransportanordnung (83/, 85/,...) des linken Umset-/crs cine Informationsladung (Q"'i") in eine erste Speicherelektrode Π25/) und von rechts aus der letzten Zwischcnspeicherelektrode (123 r) der Ausgabe-Ladungstransportanordnung (83 r, 85 r,...) des rechten Umsetzers eine nicht mehr benötigte Vergleichsladung in eine zweite Speicherelektrode (125 r) geschoben wird oder umgekehrt von links aus der letzten Zwischenspeicherelektrode (123 I) der Ausgabe-Ladungstransportanordnung (83 /. 85 /,...) des linken Umsetzers eine nicht mehr benötigte Vergleichsladung in die erste Speichcrclektrodc (1250 und von rechts aus der letzten Zwischenspeicherelektrode (123 ή der Ausgabe-Ladungstransportanordnung (83λ 85r,...) des rechten Umsetzers eine Informationsladung (Q"") in die zweite Speicherelektrode (125 r) geschoben wird,
    daß während des nächsten Taktes (Φ,) entweder mittels eines zeitlich zweifach untersetzten Taktes (Φ; \) die Informationsladung (Q"Tl aus der ersten Speicherelektrode (125/) über eine mit diesem Takt (Φμ) beaufschlagte Verschiebeelektrode einer ersten Zwischenspeicherelektrode (133) zugeführt wird, aus der sie mit dem Abschalten der Takte (Φ,, φΜ) in die erste Speicherelektrode (135) der Ladungstransportspeicherschlcifc (135,143,...) geschoben wird, und die nicht mehr benötigte Vergleichsladung aus der zweiten Speicherelektrode (125 ή über eine mit demselben Takt (ΦΜ) beaufschlagte weitere Verschiebeelektrode einer zweiten Zwischenspeicherelektrode (126) zugeführt wird, aus der sie mit dem Abschalten der Takte (Φ,, Φ,,) in eine mit der Versorgungsspannung beaufschlagte Ladungssenke (128) geschoben wird oder mittels eines weiteren zeitlich versetzten und ebenfalls zeitlich zweifach untersetzten Taktes (Φ12) die Informationsladung (QZ") aus der zweiten Speicherelektrode (125r) über eine weitere mit diesem Takt (Φ12) beaufschlagte Verschicbeetektrode der Zwischenspeicherelektrode (133) zugeführt wird, aus der sie mit dem Abschalten der Takte (Φ,, Φ2) in die erste Speicherelektrode (135) der Ladungstransportspeicherschleife (133, 143,...) geschoben wird, und die nicht mehr benötigte Vergleichsladung aus der ersten Speicherelektrode (125 1) über eine mit demselben Takt (Φ12) beaufschlagte weitere Verschiebeelektrode der zweiten Zwischenspeicherclcktrode (126) zugeführt wird, aus der sie mit dem Abschalten der Takte (Φπ, Φ12) in die mit der Ver-
    sorgungsspannung beaufschlagte Ladungssenke (128) geschoben wiru.
    9. Umsetzer nach Anspruch 7, dadurch gekennzeichnet,
    daß bei dem zweiten Zweiwegdoppelschalter nach jedem Takt (Φ,) eine Informationsladung (Φ"") aus tier letzten Zwischenspeicherelektrodc (04) der Ladungstransportspeicherschlcife (..., 02,04) in eine erste Spei-S cherelektrode (06) und eine Grundladung (Q0) aus einer weiteren Zwisehsnspeichcrelektrode (03) in eine zweite Speicherelektrode (05) geschoben wird,
    daß wählend des nächsten Taktes (Φ,) entweder mittels eines zeitlich zweifach untersetzten Taktes (Φη) in die Informationsladung (Q"") aus der ersten Speicherelektrode (06) über eine mit diesem Takt (0M) beaufschlagte Verschiebeelektrode einer zweiten Zwischenspeicherelektrode (141) zugeführt wird, aus der sie mit dem Abschalten der Takte (Φχ, Φ,,) in die erste Speicherelektrode (16/) der Eingabe-Ladungstransportanordnung (..., 24 /, 26I) des linken Umsetzers geschoben wird, oder mittels eines weiteren zeitlich vernetzten und ebenfalls zeitlich zweifach untersetzten Taktes (Φ\χ) die Informationsladung (Q"") aus der ersten Speicherelektrode (06) über eine weitere mit diesem Takt (Φ\ι) beaufschlagte Verschicbeclcktrode der zweiten Zwischenspeicherelektrode (14/) zugeführt wird, aus der sie mildem Abschalten der Takte (Φ,, Φη) in die
    IS erste Speicherelektrode (16/) der Eingabe-Ladungstransportanordnung (... 24/, 161) des linken Umsetzers
    geschoben wird, und die Grundladung (Qc) aus der zweiten Speicherelektrode (05) über eine weitere mit demselben Takt (Φ^) beaufschlagte Verschiebeelektrode der ersten Zwischenspeicherelektrodc (14 /·) zugefijhrt wirdf an Hpr «i? mit rfpm Abschalten des Taktes {Φ·,, Φ-,ϊ) in die erste Speicherelektrode (16.*) der !"irigabe-Ladungstransportanordnung (..., 24r, 26r) des rechten Umsetzers geschoben wird.
    10. Umsetzer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die informationsbestimmenden Ladungsanteile allein durch symmetrische Aufspaltung erzeugt werden.
    11. Umsetzer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Krzeugung der Referenzladungsanteile allein durch symmetrische Aufspaltung geschieht.
    12. Umsetzer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Informationsladung allein durch Addition .von informationsbestimmenden Anteilen erzeugt wird.
    13. Umsetzer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die /u vergleichenden Ladungen allein durch Addition von Referenzladungsanteilen bzw. durch Addition von Refercn/.-ladungsanteilen zur Informationsladung erzeugt werden.
    14. Umsetzer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß sämtliche von Ju Referenz- bzw. Informationsladungen berührte Elektroden mindestens eine Grundladung enthalten.
    15. Umsetzer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß sämtliche nicht als Informationsladung abgegebene Ladungsreste mittels dafür vorgesehener Ladungssenken aus der Anordnung beseitigt werden.
    16. Umsetzer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Bewerterschaltung als Flipflop ausgebildet ist, dessen Signaleingänge die Torelcktrodcn der Leittransistoren bilden, wobei die Torelektroden als »Floating Gates« ausgebildet sind.
    17. Umsetzer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß er zur Umsetzung von Analog-Signalen in Form von Ladungsmengen in parallel anstehende Digitalsignale in Gestalt von Potentialen keinerlei Referenzspannung benötigt.
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