DE3222565A1

DE3222565A1 - Verfahren und anordnung zur demodulation eines binaeren frequenzmodulierten signals

Info

Publication number: DE3222565A1
Application number: DE19823222565
Authority: DE
Inventors: Bernhard 8000 München Bischoff; Wilhelm 8059 Wartenberg Veit
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1982-06-16
Filing date: 1982-06-16
Publication date: 1983-12-22

Description

Verfahren und Anordnung zur Demodulation eines binären
frequenzmodulierten Signals Die Erfindung betrifft ein Verfahren nach dem Oberbegriff des Anspruchs 1, sowie eine Anordnung zur Durchführung dieses Verfahrens, wie aus der DE-OS 28 21 638 bekannt.
Aufgabe der Erfindung ist es, ein solches Verfahren, bzw.
eine solche Anordnung, derart auszubilden, daß es besonders stabil ist und mit besonders geringem Aufwand an Bauteilen realisiert werden kann.
Das erfindungsgemäße Verfahren ist im Anspruch 1 beschrieben, die erfindungsgemäße Anordnung in Anspruch 2. Die weiteren Ansprüche beinhalten vorteilhafte Weiterbildungen der Erfindung. Die Erfindung wird im folgenden anhand der Figuren näher erläutert.
FIG. 1 zeigt eine vorteilhafte Anordnung gemäß der Erfindung.
FIG. 2 zeigt dazugehörige Impulsdiagramme.
FIG. 3 zeigt einen vergrößterten Ausschnitt aus einigen Impulsdiagrammen der FIG. 2.
FIG. 4 zeigt in Weiterbildung der Erfindung eine Adreßauswerteschaltung.
Die Schaltung in FIG. 1 ist ausgelegt zur Auswertung eines FSK-Signals bei dem die Frequenz für log.1 gleich der 1,5-fachen Taktfrequenz und die Frequenz für log.0 gleich der doppelten Taktfrequenz ist. Dazu wird in einer Signalformungs- und Störbefreiungsstufe, bzw. Impulsformerstufe IF, die NF 2 zu einem Rechteck 3 umgeformt. Eine nachgeschaltete Differenzierstufe DIFF1 erzeugt Nadelimpulse 4 an jedem Potentialwechsel.
Am Eingang eines zweiten Teilers, Teiler 2, liegt die 48-fache Taktfrequenz 9 an. Durch einen Nadelimpuls 4 wird der Teiler rückgesetzt, der Zählerstand wird durch eine Und-Schaltung an den Parallelausgängen auf den Zählerstand 14 abgefragt und bei Zählerstand 14 gestoppt. Dieses Stop-Signal 5 (log.1) wird dem D-Eingang eines Daten-Flip-Flops D-FF angeboten. Der nächste Nadelimpuls 4 ist zugleich Übernahmeimpuls (Clock am D-FF) und schaltet das H-Signal auf den Ausgang Q durch. Wird der Zählerstand 14 zwischen zwei Impulsen nicht erreicht, erkennt das Daten-Flip-Flop logisch 0. Frequenzen 2 unterhalb der Mittenfrequenz ergeben am Ausgang des Daten-Flip-Flops HX Frequenzen über der Mittenfrequenz werden als L erkannt, vgl.
Impulsdiagramm 6. Damit liegt hier bereits das demodulierte Signal NRZ an.
Durch jeden Potentialwechsel des Signals 6 werden wiederum in einer zweiten Differenzierstufe DIFF2 Nadelimpulse 7 erzeugt, die einen ersten Teiler, Teiler 1, zurücksetzen, der die 48-fache Taktfrequenz auf die gewünschte Frequenz herunterteilt. Damit wird automatisch der Takt 8 auf die empfangene Datenfrequenz synchronisiert.
Die Adreßauswerteschaltung gemäß FIG. 4 arbeitet folgendermaßen: Das gewonnene NRZ-Signal 6 wird mit dem Takt 8 in ein Schieberegister Schieb. getaktet, dessen Parallelausgänge auf das Synchronisationswort (vom System bestimmt) abgefragt werden. Wenn diese Bedingung erfüllt ist, wird mit der nächsten positiven Taktflanke das Start-Flip-Flop gesetzt, das wiederum den Schrittzähler Schrittz., Redundanzrechner Redund. und Parallel-Seriell-Wandler PSW freigibt. Ab diesem Zeitpunkt wird Bit für Bit das Signal 6 mit der durch ein Kodierfeld oder -stecker eingestellten Adresse durch ein Ex-OR-Gatter, Ver, verglichen. Bei Ungleichheit wird das Start-Flip-Flop rückgesetzt, das Telegramm als ungültig verworfen.
Nach dem Informationsteil des Telegramms folgt üblicherweise die dazu berechnete Redundanz. Der Schrittzähler schaltet zu diesem Zeitpunkt die "Informationsweiche" U um, so daß jetzt die errechnete Redundanz mit der empfangenen verglichen wird. Bei Erreichen des Schrittes "Telegrammlänge und Redundanzlänge" wird das Auswerte-Flip-Flop gesetzt, das Telegramm als gültig befunden. Durch das Signal (A) können die gewünschten Steuerungen durchgeführt werden (z. B. NF-Einschaltung, Quittungssteuerung o. ä.).
Enthält ein Telegramm noch zusätzliche Daten, die z. B.
angezeigt werden sollen, so muß nur durch den Schrittzähler gesteuert zu einem festzulegenden Zeitabschnitt die Rücksetzung des Start-Flip-Flops durch den Vergleicher verhindert werden. Ein entsprechender Schalter ist in FIG.
4 gestrichelt dargestellt. Die anzuzeigenden Daten werden dann in einem weiteren Schieberegister gespeichert. Leerseite

Claims

Patentansprüche 0 Verfahren zur Demodulation eines binären frequenzmodulierten Signals, bei welchem das Signal zunächst eine Impuisformerstufe durchläuft und aus einem hochfrequenten Taktgenerator ein dem Bittakt entsprechendes Taktsignal in einem ersten Teiler heruntergeteilt und auf den Bittakt synchronisiert wird, gekennzeichnet durch folgende Merkmale: - Die ein hohes ganzzahliges Vielfaches der Bitfrequenz betragende Taktfrequenz des Taktgenerators wird mit einem zweiten Teiler gezählt und auf das Erreichen eines festgelegten Zählerstandes abgefragt; dieser Zählerstand entspricht einer Frequenz, welche zwischen den beiden Signalfrequenzen liegt.

- Der zweite Teiler wird mit jeder Flanke des binären frequenzmodulierten Signals zurückgesetzt und wird bei Erreichen des festgelegten Zählerstandes angehalten.

- Das Erreichen bzw. Nichterreichen des festgelegten Zählerstandes wird als logisch "high" bzw. "low" auf den Dateneingang eines Daten-Flip-Flops gegeben und mit jeder Flanke des binären frequenzmodulierten Signals auf den Ausgang des Daten-Flip-Flops übernommen.

- Der erste Teiler wird mit jeder Flanke des Ausgangssignals des Daten-Flip-Flops zurückgesetzt..
2. Anordnung zur Durchführung des Verfahrens nach Anspruch 1, gekennzeichnet durch folgende Merkmale: - Das binäre frequenzmodulierte Signal (2) ist einer Impulsformerstufe (IF) zugeführt und anschließend einer ersten Differenzierstufe (DIFF1), welche aus jeder Impulsflanke einen Nadelimpuls (4) erzeugt.

- Ein Taktgenerator (Osz.), dessen Taktfrequenz (9) ein hohes ganzzahliges Vielfaches der Bitfrequenz beträgt, taktet einen ersten und einen zweiten Teiler (Teiler 1, Teiler 2).

- Der Ausgang der ersten Differenzierstufe (DIFF1) ist mit dem Rücksetzeingang (R) des zweiten Teilers (Teiler 2) sowie dem Takteingang (C) eines Daten-Flip-Flops (D-FF) verbunden.

- Der Zählerstand des zweiten Teilers (Teiler 2) ist durch eine Abfrageeinrichtung (Zählerstand) abfragbar, die an ihrem Ausgang bei Erreichen eines festgelegten Zählerstandes ein "high"-Potential (5) abgibt.

- Der Ausgang der Abfrageeinrichtung (Zählerstand) ist zum einen mit dem Stop-Eingang (Stop) des zweiten Teilers (Teiler 2), zum anderen mit dem Daten-Eingang (D) des Daten-Flip-Flops (D-FF) verbunden.

- Der Ausgang (Q) des Daten-Flip-Flops (D-FF), an dem zum einen das demodulierte Signal (6) abgreifbar ist, ist zum anderen mit dem Eingang einer zweiten Differenzierstufe (DIFF2) verbunden, welche aus allen Signalflanken Nadelimpulse (7) erzeugt, die wiederum dem Rücksetzeingang (R) des ersten Teilers (Teiler 1) zugeführt sind - Der synchronisierte Takt (8) ist an einem Ausgang des ersten Teilers (Teiler 1) abgreifbar (FIG. 1).
3. Anordnung nach Anspruch 2, wobei die eine Signalfrequenz das 1,5-fache, die andere Signalfrequenz das 2-fache der Bitfrequenz beträgt, dadurch gekennzeichnet, daß die Taktfrequenz des Taktgenerators (Osz.) das 48-fache der Bitfrequenz beträgt, und daß die Abfrageeinrichtung (Zählerstand) den zweiten Teiler (Teiler 2) auf den Zählerstand "1" abfragt.
4. Anordnung nach Anspruch 2 oder 3, gekennzeichnet durch folgende Merkmale: - Das demodulierte Signal (6) ist über ein Schieberegister (Schieb.) zum einen einem Redundanzrechner (Redund.), zum anderen dem einen Eingang eines Vergleichers (Ver) zugeführt.

- Mit dem anderen Eingang des Vergleichers (Ver) ist über einen Umschalter (4) der Ausgang des Redundanzrechners (Redund.) bzw. der serielle Ausgang eines Parallel-Seriell-Wandlers (PSW), in welchem eine vorgebbare Binärfolge fest codierbar ist, verbunden.

- An mehreren Parallelausgängen des Schieberegisters (Schieb.) ist eine Synchronerkennungseinrichtung (Synchr.) angeschlossen, welche eine vorgegebene Synchronfolge erkennt und daraufhin ein Start-Flip-Flop (Start-FF) setzt, welches wiederum den Redundanzrechner (Redund.), den Parallel-Seriell-Wandler (PSW) sowie einen Schrittzähler (Schrittz.) freigibt.

- Das Start-Flip-Flop (Start-FF) ist rücksetzbar durch das Ausgangssignal des Vergleichers (Ver) bei nicht übereinstimmenden Signalen an dessen Eingängen.

- Der Schrittzähler (Schrittz.) steuert den Umschalter (U) sowie ein Auswerter-Flip-Flop (Ausw.-FF).

- Schieberegister (Schieb.), Redundanzrechner (Redund.), Parallel-Seriell-Wandler (PSW), Start-Flip-Flop (Start-FF), Schrittzähler (Schrittz.) sowie Auswerter-Flip-Flop (Ausw.-FF) sind durch den synchronisierten Takt (8) getaktet (FIG. 4).