DE3137279A1 - Mehrlagige leiterplatte und verfahren zu deren herstellung - Google Patents
Mehrlagige leiterplatte und verfahren zu deren herstellungInfo
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- H05K3/46—Manufacturing multilayer circuits
- H05K3/4685—Manufacturing of cross-over conductors
Description
PATENTANWÄLTE - EUROPEAN PATENT ATTOBNEYS
MÖHLSTRASSE 35, D-8000 MÜNCHEN 80 FOSTFACH/P.O. BOX 860624, D-8000 MÜNCHEN 86
■Ψ
Dr. Eugen Popp Popp. S«jd» & v. Bülow, Po»tfaoh 860624, D-8000 München 86 Dipl.-Ing., DipL-WirtSch.-Ing.
WoIfE. Sajda Dipl.-Phys.
Dr. Tarn v. Bülow DipL-üig., Dipl.-Wirtsoh.-Ing.
Telephon (089) 982145 Telex5213222epod
Telegramme Epopat München
Of RUF~ 1572 Date
Wilhelm Ruf KG
Schwanthaler Straße 18 D-8000 München 2
Schwanthaler Straße 18 D-8000 München 2
Mehrlagige Leiterplatte und Verfahren zu deren Herstellung (Zusatz zu Patent ... (Patentanmeldung P 30 13 667.5)
Die Erfindung bezieht sich auf eine mehrlagige Leiterplatte sowie auf ein Verfahren zu deren Herstellung nach
Patent ... (Patentanmeldung P 30 13 667.5). In diesem Stammpatent ist ein Verfahren zur Herstellung von Mehrlagen-Leiterplatten
beschrieben, dessen wesentlicher Grundgedanke darin liegt, einen elektrisch leitfähigen, ätzfesten Lack
als sogenannte'Stzreserve " zu verwenden. Dies hat u.a.
die Vorteile, daß dieser Lack elektrisch parallel zu den Leiterbahnen liegt und somit deren Widerstand verringert.
Auch schützt dieser Lack die darunterliegenden Leiterbahnen vor Oxidation, was vor allem bei Leiterbahnen aus Kupfer
ein wesentlicher Vorteil ist.
-δ-Zum Aufbringen einer zweiten Leiterbahnlage schlägt das
Stammpatent vor auf die erste Leiterbahnlage eine Schicht aus Isolierlack aufzubringen, zumindest im Bereich von
Kreuzungspunkten der ersten und der zweiten Leitbahnlage. Wenn diese zweite Leiterbahnlage zur Bildung sogenannter
Brücken dient, so werden die Verbindungsbereiche (Brückenpfeiler) zwischen den beiden Lagen nicht mit dem Isolierlack
abgedeckt. Die zweite Leiterbahnlage und insbesondere die Brücken werden dann aus elektrisch leitendem Lack,
wie z.B. einem Widerstandslack aufgebracht.
Mit der vorliegenden Erfindung soll das Verfahren bzw. die Leiterplatte des Stammpatentes dahingehend verbessert
werden, daß mit einfach auszuführenden Herstellschritten die elektrische Leitfähigkeit der zweiten Leiterbahnlage
erhöht wird, insbesondere im Bereich der Brücken.
Zur Lösung dieser Aufgabe schlägt die vorliegende Erfindung vor, daß der die zweite Leiterbahnlage bildende elektrisch
leitende Lack galvanisierbar ist und daß nach Aushärten dieses Lackes eine Metallschicht galvanisch auf ihn aufgebracht
wird.
Bei der so hergestellten Leiterplatte ist der die zweite Leiterbahnlage bildende elektrisch leitfähige Lack galvanisierbar,
wobei über diesem galvanisierbaren Lack eine galvanisch aufgetragene Metallschicht liegt.
Der galvanisierbare Lack ist vorzugsweise kohlenstoffhaltig und besteht beispielsweise aus einem Ruß oder Graphit
enthaltenden "Kohleschicht-Widerstandslack".
Die galvanisch aufgetragene Metallschicht enthält vorzugsweise korrosionsbeständiges Metall, insbesondere metallische
Kontaktwerkstoffe.
Besonders einfach läßt sich der kohlenstoffhaltige Lack mittels Siebdruckverfahren aufbringen.
lO-U'::=-Ο.=. ? 137273
Eine weitere Verbesserung ergibt sich dadurch, daß der galvanisierbare Lack in Fenster des Isolierlackes
aufgebracht wird, wobei diese Fenster in den Verbindungsbereichen (Brückenpfeiler) der ersten und zweiten Leiterbahn
vorhanden sind bzw. zusätzlich auch noch an Schalt- ■ kontaktflächen und/oder Lötflachen. Mit Ausnahme dieser
Fenster bedeckt somit der Isolierlack die gesamte erste Leiterbahnlage. Der Isolierlack, der ohnehin zur Trennung
der beiden Leiterbahnlagen aufgebracht werden muß,
übernimmt damit zusätzlich die Funktion einer Galvanisiermaske, die ansonsten in einem zusätzlichen Arbeitsschritt
aufgebracht werden müßte. Hierdurch wird sichergestellt, daß wirklich nur diejenigen Stellen galvanisiert werden,
bei denen es erforderlich ist.
Eine Voraussetzung für das Galvanisieren ist natürlich, daß alle zu galvanisierenden Stellen elektrisch zugänglich
sind, um an die Kathode der Galvanisiereinrichtung angeschlossen werden zu können. Sind bei der fertigen Leiterplatte
nicht alle Leiterbahnen zum Rand der Leiterplatte geführt, so können zur Erfüllung der obxgen Forderung
Hilfsverbindungen vorgesehen sein, die später beim Stanzen oder Bohren der Leiterplatte entfernt werden.
Im Hinblick auf Lötpunkte der Leiterbahnen ergibt sich, wenn die Stellen ebenfalls mit einer galvanisch aufgetragenen
Metallschicht beschichtet werden, der Vorteil, daß diese Metallschicht lötbar ist, so daß der elektrisch leitende
Lack, der auf der ersten Leiterbahnlage liegt und der nicht bzw. nur schlecht lötbar ist, vor dem Löten
nicht entfernt werden muß. Hierdurch wird ein weiterer Arbeitsschritt eingespart.
Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels im Zusammenhang mit den Figuren ausführlicher
erläutert. Es zeigt:
Figur 1 eine schematische Draufsicht einer Leiterplatte
nach der Herstellung der ersten Leiterbahnlage;
Figur 2 eine Ansicht ähnlich Figur 1 nach dem Aufbringen
des Isolierlackes; und
Figur 3 eine Draufsicht auf die fertige Leiterplatte.
Gleiche Bezugszeichen in den einzelnen. Figuren bezeichnen gleiche Teile.
Eine kupferkaschierte Grundplatte 1 besteht aus einer Schicht eines elektrisch nicht-leitenden Materials, wie
z.B. Hartpapier und einer darüberliegenden Kupferschicht.
Auf diese Kupferschicht wird in einem ersten Arbeitsgang
eine Schicht aus ätzfestem, elektrisch leitendem Lack in Form der gewünschten Leiterbahnen 2, 3, 4, sowie
gegebenenfalls mit "Brückenpfeilern" 5, 6 und Schaltkontaktflächen 7 aufgebracht. Dieses Aufbringen geschieht
2^ vorzugsweise mittels Siebdrucktechnik. Nach Aushärtung
dieses Lackes wird die nicht von ihm bedeckte Kupferschicht in einem Ätzbad weggeätzt, so daß nur das
von dem Lack bedeckte Kupfer auf der Grundplatte 1 stehen
bleibt.
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Nach diesem Arbeitsgang wird, wie in Figur 2 gezeigt, ein Isolierlack 16 zumindest auf diejenigen Stellen der
Leiterplatte aufgebracht, vorzugsweise gedruckt, die später mit den Leiterbahnen der zweiten Lage versehen
werden sollen. Im gezeigten Ausführungsbeispiel ist der größte Teil der Leiterplatte mit dem Isolierlack 16
bedeckt, wobei lediglich einzelne Stellen bzw. Fenster
9, 10, 11, 12 freigelassen sind. Die Fenster 9 und 10 lassen hierbei die "Brückenpfeiler" 5 und 6 frei, das
Fenster 11 läßt die Schaltkontaktfläche 7 frei und das
Fenster 12 läßt eine Lötstelle frei, die eine durch die
-8-Grundplatte 1 hindurchgehende Bohrung 8 aufweist.
Nach Aushärten des Isolierlackes 16 wird in einem nächsten Arbeitsgang ein kohlenstoffhaltiger, elektrisch leitfähiger
Lack an gewünschten Stellen aufgebracht, vorzugsweise mittels Siebdrucktechnik. Im einzelnen handelt es sich hierbei
um eine Brücke 13, die die Brückenpfeiler 5 und 6 miteinander verbindet. Diese Brücke wird also durch die
Fenster 9 und 10 hindurch aufgebracht sowie über die
*0 zwischen diesen Fenstern liegende Schicht des Isolierlacks
16.
Weiterhin können auch die Schaltkontaktfläche 7 und/oder
die Lötfläche mit Schichten 14 bzw.. 15 des kohlenstoffhaitigen
Lacks bedruckt werden. Am Ende dieses Arbeitsganges ist die Leiterplatte in dem in Figur 3 gezeigten Zustand.
Im letzten Arbeitsgang werden die (nicht dargestellten)
zum Rand der Leiterplatte 1 geführten Enden der Leiterbahnen
2 bzw. 4 und 3 an eine Elektrode (Kathode) einer Galvanisiereinrichtung
angeschlossen. In dem darauffolgenden Galvanisiervorgang werden die Kohlenstofflackschichten
13, 14, 15 galvanisiert, d.h. mit einer Metallschicht überzogen, die'vorzugsweise im wesentlichen Kupfer enthält.
Aus Figur 3 ist auch ersichtlich, daß alle Kohlenstofflackschichten
elektrisch mit den Leiterbahnen 2, 3 bzw. 4 verbunden sind, so daß ihr elektrischer Anschluß an die
Galvanisiereinrichtung keinerlei Probleme mit sich bringt.
Dadurch, daß die galvanisch aufgetragene Metallschicht elektrisch parallel zu der Kohlenstofflackschicht liegt,
ist der elektrische Widerstand dieser Schichten beträchtlich herabgesetzt, wodurch. Probleme durch überhöhten Span-35
nungsabfall und damit verbundene Wärmeentwicklung beseitigt werden.
Durch die verbesserte Leitfähigkeit wird an Schaltkontakt-
—■ΦΙ stellen, wie z.B. der Stelle 7 bzw. 14 ein geringerer
übergangswiderstand erzielt, während an Lötstellen, wie z.B. der Stelle 15 auch eine gute Lötfähigkeit durch
die galvanisch aufgetragene Metallschicht erhalten wird. 5
Weiterhin ist ersichtlich, daß ohne aufwendiges Anfertigen einer Galvanisiermaske sichergestellt ist, daß tatsächlich
nur diejenigen Stellen mit der galvanisch aufgetragenen Metallschicht versehen werden, die hierfür vorgesehen
sind.
Es sei noch darauf hingewiesen, daß auch der ätzfeste, elektrisch leitende Lack, der die Leiterbahnen der ersten
Lage abdeckt, gegen galvanische Schichten resistent sein kann, d.h. daß sich auf ihm galvanisch keine Metallschichten
abscheiden lassen. In diesem Falle ist es nicht erforderlich, die gesamte Leiterplatte mit Ausnahme der Fenster
9, 10, 11, 12 mit Isolierlack 16 zu bedrucken. Vielmehr genügt es nur die Kreuzungsstellen, d.h. im gezeigten AusführungsbeiSpielbeinen
die Brückenpfeiler 5 und 6 verbindenden Bereich mit Isolierlack zu versehen.
Anstelle der galvanischen Beschichtung der Lötfläche 15 kann auch der ätzfeste, elektrisch nicht-leitende Lack
^" an der Lötstelle entfernt werden, um diese für das Löten
vorzubereiten. Gegebenenfalls kann auch noch eine Entoxidation dieser Stelle vorgenommen werden.
Sämtliche aus der Beschreibung, den Ansprüchen und der
Zeichnung hervorgehenden Merkmale und Vorteile der Erfindung, einschließlich konstruktiver Einzelheiten und
räumlicher Anordungen, können sowohl für sich als auch in beliebiger Kombination erfindungswesentlich sein.
Leerseite
Claims (10)
- PatentansprücheVerfahren zur Herstellung von Mehrlagen-Leiterplatten, bei dema) auf einer kupferkaschierten Grundplatte ein ätzfester, elektrisch leitfähiger Lack in Form gewünschter Leiterbahnen einer ersten Lage aufgebracht wird,b) nach dem Aushärten des ätzfesten Lackes die nicht von ihm bedeckten Kupferschichten weggeätzt werden,c) danach ein Isolierlack aufgebracht wird, der mindestens Kreuzungsstellen zwischen der ersten Leiterbahnlage und einer zweiten Leiterbahnlage bedeckt, nicht jedoch Verbindungsbereiche zwischen den Leiterbahnlagen,undd) Leiterbahnen gewünschter Form der zweiten Leiterbahnlage aus elektrisch leitendem Lack auf den Isolierlack und die Verbindungsbereiche aufgebracht werden,nach Patent .... (Patentanmeldung P 30 13 667.5), dadurch gekennzeichnet, daß der die zweite Leiterbahnlage bildende elektrisch leitende Lack galvanisierbar ist und daß nach Aushärten dieses Lackes eine Metallschicht galvanisch auf ihn aufgebracht wird.
- 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der die zweite Leiterbahnlage bildende Lack kohlenstoffhaltig ist.
- 3. Verfahren nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet, daß der die zweite Leiterbahnlage bildende Lack mittels Siebddruckverfahren aufgebracht wird.
- 4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Metallschicht korrosionsbeständiges Metall enthält.
- 5. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der galvanisierbare Lack in Fenster des Isolierlackes aufgebracht wird, wobei diese Fenster an den Verbindungsbereichen zwischen der ersten und der zweiten Leiterbahnlage vorhanden sind.
- ° 6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Fenster zusätzlich an Schaltkontaktflächen und/oder Lötflächen vorhanden sind.
- 7. Mehrlagige Leiterplatte mit einer Grundplatte, mit einerersten Lage einer Kupferschicht in Form von Leiterbahnen, mit einer über diesen Leiterbahnen liegenden Schicht aus ätzfestem, elektrisch leitendem Lack, mit einer Isolierschicht," die zumindest im Kreuzungsbereich von Leiterbahnen der ersten und einer zweiten Lage aufgebracht ist, und mit einer zweiten Leiterbahnlage aus elektrisch leitfähigem Lack, die mit vorbestimmten Stellen der ersten Leiterbahnlage bzw. deren ätzfestem elektrisch leitendem Lack in Verbindung steht,-3-dadurch gekennzeichnet, daß der elektrisch leitende Lack der zweiten Leiterbahnlage (13, 14, 15) galvanisierbar ist und daß über diesem galvanisierbaren Lack eine galvanisch aufgetragene Metallschicht liegt.
- 8. Leiterplatte nach Anspruch 7, dadurch gekennzeichnet, daß der galvanisierbare Lack kohlenstoffhaltig ist.
- 9. Leiterplatte nach Anspruch 7, dadurch gekennzeichnet, daß die galvanisch aufgetragene Metallschicht korrosLcnsbeständige metallische Kontaktwerkstoffe enthält.
- 10. Leiterplatte nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß der galvanisierbare Lack und die Metallschicht in Fenstern (9, 10, 11, 12) des Isolierlackes (16) aufgebracht sind.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3137279A DE3137279C2 (de) | 1981-09-18 | 1981-09-18 | Verfahren zur Herstellung von Mehrlagen-Leiterplatten sowie nach dem Verfahren hergestellte mehrlagige Leiterplatte |
US06/410,983 US4520228A (en) | 1981-09-18 | 1982-08-24 | Multi-layer conductor plate and a method of making |
FR8214598A FR2513476B1 (fr) | 1981-09-18 | 1982-08-25 | Plaquette a circuit a plusieurs couches et son procede de fabrication |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
DE3137279A1 true DE3137279A1 (de) | 1983-04-14 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3137279A Expired DE3137279C2 (de) | 1981-09-18 | 1981-09-18 | Verfahren zur Herstellung von Mehrlagen-Leiterplatten sowie nach dem Verfahren hergestellte mehrlagige Leiterplatte |
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---|---|
US (1) | US4520228A (de) |
DE (1) | DE3137279C2 (de) |
FR (1) | FR2513476B1 (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3719219A1 (de) * | 1987-06-09 | 1988-12-22 | Grundig Emv | Verfahren zur herstellung einer leiterplatte |
DE102015103386B4 (de) | 2014-03-10 | 2024-05-02 | Taiwan Alpha Electronic Co., Ltd. | Touch-Control-Regelwiderstand |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4586105A (en) * | 1985-08-02 | 1986-04-29 | General Motors Corporation | High voltage protection device with a tape covered spark gap |
US4783578A (en) * | 1986-08-22 | 1988-11-08 | Flexwatt Corporation | Multi-conductor cables |
US5969924A (en) * | 1997-09-23 | 1999-10-19 | Hewlett Packard Company | Spark gap for overcoated printed circuit boards |
US6059983A (en) * | 1997-09-23 | 2000-05-09 | Hewlett-Packard Company | Method for fabricating an overcoated printed circuit board with contaminant-free areas |
US7282647B2 (en) * | 2002-12-23 | 2007-10-16 | Intel Corporation | Apparatus for improving coupling across plane discontinuities on circuit boards |
GB0316351D0 (en) * | 2003-07-12 | 2003-08-13 | Hewlett Packard Development Co | A cross-over of conductive interconnects and a method of crossing conductive interconnects |
US20130161083A1 (en) * | 2011-12-22 | 2013-06-27 | Tyco Electronics Corporation | Printed circuit boards and methods of manufacturing printed circuit boards |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB635947A (en) * | 1947-10-30 | 1950-04-19 | Alfred Gordon Clarke | Improvements in or relating to methods of making electrical conducting patterns suchas wiring circuits for radio receivers |
US3167490A (en) * | 1957-07-17 | 1965-01-26 | Friedman Abraham | Printed circuit |
US3560256A (en) * | 1966-10-06 | 1971-02-02 | Western Electric Co | Combined thick and thin film circuits |
DE1924775B2 (de) * | 1969-05-14 | 1971-06-09 | Verfahren zur herstellung einer leiterplatte | |
US3798762A (en) * | 1972-08-14 | 1974-03-26 | Us Army | Circuit board processing |
US3998677A (en) * | 1974-11-21 | 1976-12-21 | Western Electric Company, Inc. | Technique for using solder etch resist in generation of patterns on printed wiring boards |
JPS5210568A (en) * | 1974-12-28 | 1977-01-26 | Hideo Machida | Method of manufacturing multilayered printed wiring substrate |
DE3013667C2 (de) * | 1980-04-09 | 1983-01-20 | Wilhelm Ruf KG, 8000 München | Leiterplatte und Verfahren zu deren Herstellung |
DE3014041C2 (de) * | 1980-04-11 | 1982-04-08 | Braun Ag, 6000 Frankfurt | Verfahren zur Aufbringung von elektrisch leitenden Bahnen auf einen Träger aus Isolierstoff |
-
1981
- 1981-09-18 DE DE3137279A patent/DE3137279C2/de not_active Expired
-
1982
- 1982-08-24 US US06/410,983 patent/US4520228A/en not_active Expired - Fee Related
- 1982-08-25 FR FR8214598A patent/FR2513476B1/fr not_active Expired
Non-Patent Citations (1)
Title |
---|
NICHTS-ERMITTELT * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3719219A1 (de) * | 1987-06-09 | 1988-12-22 | Grundig Emv | Verfahren zur herstellung einer leiterplatte |
DE102015103386B4 (de) | 2014-03-10 | 2024-05-02 | Taiwan Alpha Electronic Co., Ltd. | Touch-Control-Regelwiderstand |
Also Published As
Publication number | Publication date |
---|---|
FR2513476B1 (fr) | 1985-06-14 |
DE3137279C2 (de) | 1986-12-11 |
US4520228A (en) | 1985-05-28 |
FR2513476A1 (fr) | 1983-03-25 |
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