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Oszillatorschaltung mit einem frei durchstimmbaren
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Oszillator Die Erfindung betrifft eine Oszillatorschaltung mit einem
frei durchstimmbaren Oszillator, dessen Ausgangsfrequenz in einem Zähler gezählt
wird, dessen Zählergebnis in nach Wertigkeit getrennten Speichern auf genommen und
einem einstellbaren Frequenzteiler zugeführt wird, wobei der einstellbare Frequenzteiler
Bestandteil eines den durchstimmbaren Oszillator sowie einen Tiefpaß enthaltenden
Regelkreises ist.
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Eine Oszillatorschaltung dieser Art ist aus der DE-OS 29 40 482 bekannt.
Dort sind zwei phasenstarre Regelkreise vorgesehen, von denen jeder eine Phasenvergleichsschaltung
sowie je einen eigenen Oszillator aufweist, der jeweils die Bezugsfrequenz für die
beiden Phasenvergleichsschaltungen bereitstellt. Der quarzstabilisierte Oszillator
ist frequenzstarr ausgebildet, d.h. seine Frequenz ist nicht veränderbar. Am Ausgang
der Schaltungsanordnung ist ein Umschalter vorgesehen, der in einer ersten Schalterstellung
ein Ausgangssignal liefert, dessen Frequenzwert in Stufen rastbar ist. Wenn eine
stetige Überstreichung eines größeren Frequenzbereiches erwünscht wird, dann muß
der Umschalter unmittelbar an den Ausgang des frei durchstimmbaren Oszillators angelegt
werden und dieser bestimmt dann allein die Ausgangsfrequenz, wobei die phasenstarren
Regelkreise nicht mehr in Aktion treten. An dem Ausgang dieser Oszillatorschaltung
ist ein Frequenzzähler angeschlossen, dom ein Zwischenspeicher und ein weiterer
Speicher
nachgeschaltet sind. Die niederwertigen Dezimalstellen
werden unterdrückt und nur die höherwertigen werden zu dem weiteren Speicher weitergeleitet.
Beim Umschalten auf Rastbetrieb werden von einem zusätzlich vorzusehenden Impulsgeber
Steuerimpulse in den weiteren Speicher eingegeben, die dessen Inhalt bitweise verändern.
Dadurch wird das Teilerverhältnis eines nachfolgenden einstellbaren Frequenzteilers
variiert und damit die-Ausgangsfrequenz geändert. Eine derartige "Zähler-Ra-Rastung
beseitigt zwar die Temperaturabhängigkeit der LC-Oszillatoren. Der Nachteil dieses
Verfahrens ist aber darin zu sehen, daß im gerasteten Zustand die Korrektur der
Frequenz erst dann erfolgt, wenn sich am Zähler eine Ziffer geändert hat. Bei größeren
Störungen der Frequenz, z.B. durch Erschütterungen bei Drehkondensator-Abstimmung,
kann die Zählerrastschaltung auf einer falschen Frequenz einrasten.
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Die bei Betriebsmeßgeräten aus Kostengründen vielfach verwendeten
frei durchstimmbaren LC-Oszillatoren erfahren ihre Frequenzänderung durch Drehkondensatoren
und/ oder Kapazitätsdioden. Die dabei erzielbare Frequenzstabilität dieser Oszillatoren
reicht bei hochwertigen Meßgeräten meist nicht aus. Dies hat seine Ursache u.a.
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darin, daß die eingestellte Frequenz stark von der Temperatur abhängig
und außerdem im Nahbereich zur Trägerfrequenz der Signal-Rausch-Abstand kaum ausreichend
ist. Bei einer Abstimmung mittels Kapazitätsdioden müßte die Regelspannung wegen
des Einsatzes von schmalen Filtern im Uberlagerungsteil der Empfänger praktisch
mit unendlicher Auflösung veränderbar sein, was in der Praxis schwer erreichbar
ist. Werden Drehkondensatoren für die Abstimmung verwendet, so ergibt sich zusätzlich
der Nachteil, daß diese sehr erschütterungsempfindlich sind.
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Werden Oszillatoren in Rasttechnik unter Verwendung ton Phasenregelschleifen
(PLL) verwendet, dann sind zwar die quarzgenauen Rastpunkte an die Frequenz des
Quarzoszillators gebunden. Der zwischen den Rastfrequenzen liegende Frequenzbereich
wird mit frei laufenden, in einem tieferen Frequenzbereich schwingenden durchstimmbaren
Oszillatoren interpoliert. Der Nachteil dieses Verfahrens ist aber darin zu sehen,
daß die Frequenz in zwei Vorgängen eingestellt werden muß, nämlich einmal lERasten
und anschließend Feinabstimmen Es bestünde zwar auch die Möglichkeit, für die Erzeugung
einer möglichst stabilen und genauen Frequenz bei einer Oszillatorschaltung Synthesizer
zu verwenden, die eine sehr hohe Frequenzstabilität aufweisen, jedoch teuer sind
und viel Platz und Leistung erfordern.
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Der vorliegenden Erfindung iiegt die Aufgabe zugrunde, eine Oszillatorschaltung
zu schaffen, die eine hohe Frequenz stabilität aufweist und die zugleich besonders
einfach aufgebaut ist. Gemäß der Erfindung wird dies bei einer Oszillatorschaltung
der eingangs genannten Art dadurch erreicht, daß der Speicher für die niederwertigen
Stellen mit einem Bit-Raten-Multiplizierer verbunden sind, dessen Taktfrequenz der
Wertigkeit der nachfolgenden, nicht mehr erfaßten Speicherstelle entspricht, daß
dem Ausgang der nachfolgenden Speicherstelle eine Additionsschaltung nachgeschaltet
ist, deren zweiter Eingang an den Ausgang des Bit-Raten-Multiplizierers angeschlossen
ist, daß die Ausgänge der Additionsschaltung und die Ausgänge der restlichen höherwertigen
Speicherstellen mit dem programmierbaren Frequenzteiler verbunden sind, der nach
dem Prinzip des gebrochenen Teilungsverhältnisses arbeitet.
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Bei der Erfindung wird somit der freilaufende Oszillator nach Beendigung
der Abstimmung gerastet, wobei als zusätzlicher Aufwand nur der Bit-Raten-Multiplizierer
und eine nachfolgende Additionsschaltung notwendig sind. Die niederwertigen Stellen
bei den Speichern werden somit nicht unterdrückt, sondern in vorteilhafter Weise
mit in den Abstimmvorgang einbezogen.
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Weiterbildungen der Erfindung sind in den Unteransprüchen wiedergegeben.
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Die Erfindung wird nachfolgend an Hand eines Ausfünrungsbeispiels
näher erläutert.
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In der Figur ist der durchstimmbare LC-Oszillator mit OS bezeichnet.
Als Abstimmelement (für die Bedienungsperson) wird bevorzugt ein Drehkondensator
verwendet, wobei für die elektrische Abstimmung zusätzlich eine Varaktordiode vorgesehen
ist. Die vom Oszillator OS gelieferte Frequenz fa steht an der Ausgangsklemme AK
zur Verfügung. Weiterhin wird die Frequenz einem Zähler ZL und einem programmierbaren
Frequenzteiler PT zugeführt, der mit einer entsprechenden, hier nicht näher dargestellten
Anzeigeeinrichtung verbunden ist. Der Zähler ZL ermittelt die vom Oszillator OS
abgegebene Frequenz fa im vorliegenden Beispiel auf 1 Hz genau.
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Nachfolgend wird angenommen, daß die gewünschte Frequenz des durchstimmbaren
Oszillators OS zwischen 100 und 130 MHz liegen soll. Der Zähler ZL weist jeweils
neun Ausgänge auf, welche den verschiedenen dekadischen Zählstufen von 1 Hz, 10
Hz usw. bis zu 100 MHz zugeordnet sind. Nachgeschaltet sind jeweils Speichereinrichtungen
SP1 bis SP9, welche die im Zähler ZL bei einer bestimmten Ausgangsfrequenz fa ermittelten
Zählwerte zwischen 1 Hz und 100 MHz festhalten und im BCD-Code ausgeben.
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Eine Reihe von Speichern mit den niedrigeren Frequenz-Zählwerten sind
mit einem Bit-Raten-Multiplizierer BRM verbunden. Hierfür kann beispielsweise ein
Multiplizierer der Fa. Motorola mit der Typenbezeichnung MC 14 527B (CMOS) verwendet
werden. Im vorliegenden Beispiel ist angenommen, daß es sich um die Speicher SP1,
SP2, SP3 und SP4 handelt, also um den Frequenzbereich zwischen 1 Hz und 1 kHz. Dem
Bit-Raten-Multiplizierer BRM wird eine Taktfrequenz fr = 10 kHz zugeführt. Diese
Taktfrequenz fr wird, allgemein ausgedrückt, so gewählt, daß sie dem Stellenwert
(Frequenzwert) der nachfolgenden, nicht mehr mit dem Bit-Raten-Multiplizierer BRM
verbundenen Speicherstelle entspricht, die im vorliegenden Beispiel den Wert 10
kHz (beim Speicher SP5) repräsentiert. Würde der Bit-Raten-Multiplizierer BRM nur
die Speicher SP1 bis SP3 umfassen, so müßte die Taktfrequenz fr den Frequenzwert
des Speichers SP4 und somit eine Taktfrequenz von 1 kHz haben.
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Der Ausgang des Bit-Raten-Multiplizierers BRM ist mit einer Addierstufe
AD verbunden, die dem Ausgang des jeweils in der Wertigkeit nächstfolgenden (d.h.
nicht mehr mit BRM verbundenen) Speichers (im vorliegenden Beispiel Speicher SP5)
nachgeschaltet ist. Der Ausgang der Addierstufe AD sowie die Ausgänge der verbliebenen
Speicher SP6 bis SP9 sind mit einem programmierbaren Frequenzteiler PT verbunden,
an dessen Ausgang eine gegenüber der Ausgangsfrequenz fa um einen bestimmten Teilungsfaktor
n heruntergeteilte Frequenz ft zur Verfügung steht. Es gilt somit die Beziehung:
ft = 1 fa.
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Der Ausgang des programmierbaren Teilers PT ist mit dem Eingang einer
Phasenvergleichsschaltung PH verbunden, deren zweiter Eingang mit einer Referenzfrequenz
fr = 10 kHz beaufschlagt wird. Diese Frequenz entspricht der
dem
Bit-Raten-Multiplizierer BRM zugeführten Frequenz.
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Am Ausgang der Phasenvergleichsschaltung PH ist ein umschaltbarer
Tiefpaß TP vorgesehen, dessen Grenzfrequenz etwa zwischen 0,1 Hz und 1 kHz umschaltbar
ist.
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Die Ausgangsspannung des Tiefpasses TP gelangt über einen Schalter
SA als Stellgröße zu dem frequenzbestimmenden Teil des einstellbaren Oszillators
OS.
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Die dargestellte Schaltung arbeitet unter Zugrundelegung der angenommenen
Zahlenwerte wie folgt: Die gewünschte Frequenz fa zwischen 100 MHz und 130 MHz wird
zunächst mit dem frei durchstimmbaren Oszillator OS mittels eines Drehkondensators
von außen (z.B. von Hand über einen Drehknopf DK) eingestellt. Dabei kann die Bedienungsperson
auf der dem Zähler ZL zugeordneten Anzeigeeinrichtung den jeweiligen Stand der eingestellten
Frequenz fa feststellen. Es ist aber auch möglich, eine Durchstimmung z.B. mittels
einer motorischen Stelleinrichtung oder über Fernbedienung vorzusehen. Während dieses
Einstellvorganges ist der Oszillator OS im nichtgerasteten Zustand und SA liegt
an UB (Bezugsspannung).
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Die Ausgangsfrequenz fa wird im Zähler ZL gezählt und entsprechend
angezeigt. Gleichzeitig wird die Information über den Stand des Zählers zu den Speichern
SP1 bis SP9 übertragen.
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Nach diesem ungerastet durchgeführten ersten Abstimmvorgang des Oszillators
OS erfolgt die Rastung des Oszillators OS. Hierzu wird die Tatsache ausgenützt,
daß durch die Speicher SP1 bis SP9 der gewünschte Einstellwert für die Ausgangsfrequenz
fa als Soll-Frequenz festgehalten ist. Beim Schließen des Schalters SA wird der
Oszillator OS Teil einer Phasenregelschaltung (PLL-Schaltung), deren Regelkreis
ausgehend vom Oszillator OS über den programmierbaren Teiler PT, die Phasenvergleichsschaltung
PH, den Tiefpaß TP und den Schalter SA zum Oszillator OS verläuft. Die Ausgangsfrequenz
fa von
100 MHz bis 130 MHz wird in dem programmierbaren Teiler
PT entsprechend dem Frequenzwert bis zur 10 kHz-Stelle geteilt und steht als Frequenz
ft zur Verfügung. In der Phasenvergleichsschaltung PH wird die Frequenz ft mit der
quarzstabilisierten Bezugsfrequenz fr' verglichen. Das Ausgangssignal der Phasenvergleichsschaltung
PH gelangt über den Tiefpaß TP zum Oszillator OS und die Frequenz des Oszillators
OS wird nun stets so nachgestellt, daß die Bedingung ft = fr' eingehalten wird Dabei
ist zweckmäßig die Bezugsfrequenz fr' gleich der Taktfrequenz fr für den Bit-Raten-Multiplizierer
gewählt.
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Die Information über notwendige Teilung der Frequenz fa erhält der
programmierbare Teiler PT von den Speichern S1 bis S9, wo die Sollfrequenz gespeichert
ist. Dabei werden die Werte von SP1 bis SP5 (also die höherwertigen) direkt und
die Werte von SP9 bis SP4 (also die niederwertigen) nur indirekt übernommen. Um
die Frequenz in der Regelschleife bei einer Referenzspannung fr = 10 kHz mit einer
Auflösung von 1 Hz einstellen zu können, wird die Teilung nach dem Prinzip des gebrochenen
Teilungsverhältnisses verwirklicht. Näheres hierzu ist dem Buch von Gorski-Popiel
"Frequency Synthesis, Techniques and Applications, Seiten 72 bis 74 entnehmbar.
Dieses Prinzip wird nachfolgend anhand eines Beispiels näher erläutert.
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Die gewünschte (über den Drehknopf DK eingestellte) Ausgangsfrequenz
fa sei beispielsweise 110,320 200 MHz.
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Die Information über die ersten vier Ziffern der Ausgangsfrequenz,
d.h. die 100 MHz-, 10 MHz-, 1MHz- und 100-kHz-Stelle wird direkt im entsprechenden
Code (z.B.
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BCD-Code) von den zugehörigen Speichern SP6 bis SP9
dem
programmierbaren Teiler PT zugeführt. Die 1 kHz-, 100 Hz-, 10 Hz- und 1 Hz-Stellen
werden in dem Bit-Raten-Multiplizierer BRM bereitsgestellt. Diese Schaltung BRM
besteht im vorliegenden Beispiel aus vier in Serie geschalteten Bit-Raten-Multiplikationseinrichtungen.
Je nach der gespeicherten Frequenz in SP1 bis SP4 kommt eine entsprechende Anzahl
von Impulsen vom Ausgang der Schaltung BRM zum Addierer AD. Im gewählten Beispiel
treten 200 Impulse pro Sekunde auf. Bei einer Taktfrequenz von fr = 10 kHz ist die
Pulsbreite O,lmsec.
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Diese Impulse werden dem Addierer AD zugeführt. In dem gewählten Beispiel
wird 200 mal pro Sekunde für eine Zeit von O,1 msec. die fünfte Stelle der gewünschten
Ausgangsfrequenz mit dem Wert zwei um eins höher, nämlich auf den Wert drei eingestellt.
(110,32 auf 110,33).
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Nach der Integration in der Phasenvergleichsschaltung PH stellt sich
ein Mittelwert der Frequenzen 110,320 000 MHz und 110,330 000 MHz ein, wobei die
Frequenz 110,320 000 MHz funfzigmal länger als die Frequenz 110,330 000 MHz eingestellt
ist.
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Die Gleichspannung am Ausgang der Phasenvergleichsschaltung PH zieht
die Ausgangsfrequenz fa auf den gewünschten Mittelwert der Frequenzen auf 110,320
200 MHz hin.
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Die der Phasenvergleichsschaltung PH zugeführte Referenzfrequenz von
frt = 10-kHz wird (ebenso wie die Taktfrequenz fr) von einem stabilen Quarzoszillator
(Masterquarz) abgeleitet.
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Bei dieser Frequenzeinstellung entstehen Nebenwellen, die im Tiefpaß
TP unterdrückt werden müssen. Diese Nebenwellen können sehr nahe bei der Trägerfrequenz
liegen. Im vorliegenden Beispiel werden die Nebenwellen im 200 Hz-Abstand zur Trägerfrequenz
auftreten. Der Tiefpaß TP muß eine Grenzfrequenz unter 0,1 Hz haben, um diese Nebenwellen
genügend zu unterdrücken. Um die lange Einschwingzeit zu vermeiden, welche bei einer
derart
niedrigen Grenzfrequenz auftreten wurdet muß bei der Einstellung der Frequenz, d.h.
beim Abstimmvorgang die Grenzfrequenz des Tiefpasses TP für kurze Zeit auf eine
höhere Grenzfrequenz beispielsweise von 1 kHz umgeschaltet werden. Erst wenn der
Abstimmvorgang soweit beendet ist, daß eine sehr starke Annäherung an die gewünschte
Frequenz errecht worden ist, dann kann im gerasteten Betrieb wieder die Umschaltung
auf die niedrigere Grenzfrequenz von z.B. 0,1 Hz vorgenommen werden. Die lange Einschwingzeit
der Regel schleife bedeutet, daß nur langsame Störungen z.B. die Temperaturstörungen
von der Regelschleife ausgeregelt werden.
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Diese Maßnahme ist erwünscht, weil die Langzeitstabilität des Oszillators
OS möglichst gesichert werden soll.
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Dagegen wird die Kurzzeitstabilität des Oszillators OS nicht beeinflußt.
Die durch Erschütterungen verursachte Frequenzänderung wird mit Zeitverzögerung
ausgeglichen.
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Bei einem Oszillator OS mit Drehkondensator-Abstimmung könnten nämlich
durch Erschütterungen irreversible Frequenzänderungen auftreten. Der Drehkondensator
wird durch die Erschütterung mechanisch in seiner Position verändert. Diese Störungen
werden mit der langsameren Regelschleife ausgeregelt.
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Die Umschaltung der Grenzfrequenz des Tiefpasses TP erfolgt zweckmäßig
so, daß einige Millisekunden nach Betätigung des Schalters SA über eine Taste TA
automatisch (z.B. über ein entsprechendes Zeitverzögerungsglied VZ) die Grenzfrequenz
von fg1 = 1 kHz auf fg2 = O,1Hz umgeschaltet wird" Die Betätigung der Taste TA bewirkt
gleichzeitig, daß der Schalter SA von der Bezugsspannung UB (von z.B. 12V) sofort
an den Ausgang des Tiefpasses TP angeschlossen wird und so der Rastvorgang beginnen
kann und zwar zunächst auf der Basis der Grenzfrequenz von fg1 = 1kHz, wobei später
zeitverzögert automatisch auf fg2 = 0,1 Hz umgeschaltet wird.
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Soll eine Abstimmung aufeine andere Ausgangsfrequenz fa durchgeführt
werden (über DK), so wird durch einen weiteren Tastendruck mittels TA der Umschalter
SA wieder an die Bezugsspannung UB gelegt und der Tiefpaß TP abgetrennt. Vorbereitend
für den nachfolgenden Rastvorgang kann dabei bereits die Grenzfrequenz wieder auf
fg1 erhöht werden.
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6 Patentansprüche 1 Figur