-
-
Verfahren und Schaltungsanordnung zur Multiplikation von
-
gemäß einer dem A-Gesetz gehorchenden 13-Segmentkennlinie nichtlinear
codierten PCM-Worten.
-
Die Erfindung betrifft ein Verfahren zur Multiplikation von gemäß
einer dem A-Gesetz gehorchenden 13-Segmentkennlinie nichtlinear codierten PCM-Worten.
-
Eine solche Multiplikation kann beispielsweise beim Betrieb von digitalen
Filtern oder von Echokompensatoren erforderlich sein.
-
Wie auch bei anderen Arten von arithmetischen Operationen nichtlinear
codierter PCM-Worte, beispielsweise bei der Addition der von einzelnen Konferenzteilnehmern
einer Konferenzverbindung gelieferten PCM-Worten zu einem Summencodewort, wurde
bisher so vorgegangen, daß zunächst eine Umwandlung der PCM-Worte in lineare Codedarstellung
vorgenommen und danach mit diesen linear codierten Worten die Multiplikation durchgeführt
wurde.
-
Die erwähnte Linearisierung erfordert einerseits einen zusätzlichen
Bauteileaufwand für die Codewandler, andererseits zusätzliche Laufzeit. Hinzu kommt,
daß die linear codierten PCM-Worte eine grõßere Anzahl von Bits umfassen, nämlich
beispielsweise 13, als die nichtlinear codierten PCM-Worte, die z. B. 8 Bits aufweisen.
Dieser größeren Anzahl von Bits muß daher schon in den Eingangskreisen der Multiplikationsschaltung
Rechnung getragen werden.
-
Aufgabe der Erfindung ist, ein Verfahren anzugeben, das eine solche
Multiplikation auf günstigere Art und Weise durchzuführen gestattet.
-
Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß bei einer Multiplikation
von gemäß einer dem A-Gesetz gehorchenden 13-Segmentkennlinie nichtlinear codierten
PCM-Worten ohne vorherige Umwandlung in lineare Codedarstellung die Wortteile der
PCM-Worte, die die Nummern der Kennliniensegmente sowie die zugeordnete Stufung
innerhalb dieser Segmente bezeichnen, arithmetischen Operationbn unterworfen werden,
die sich aus dem Produkt der unter Verwendung dieser Wortteile gebildeten Bestimmungsgrößent
der jeweils zugehörigen Linearwerte der PCM-Worte ergeben, und daß das Endergebnis
aus dem sich daraus ergebenden PCM-Wort und dem sich aus einer Verknüpfung der Vorzeichenbits
der zu multiplizierenden PCM-Worte ergebenden Vorzeichenbit gebildet wird.
-
Gemäß einer weiteren Ausgestaltung der Erfindung wird eine Schaltungsanordnung
zur Durchführung des Verfahrens bei der Multiplikation von zwei PCM-Worten angegeben.
Diese Schaltungsanordnung ist gekennzeichent durch einen ersten Addierer, dem die,
die Segmentnummer angebenden Teile der PCM-Worte als Eingangsgrößen zugeführt werden,
durch einen zweiten Addierer, dem die ebenfalls die Segmentnummer angebenden PCM-Wortteile
zugeführt werden, sofern nicht das erste Segment betroffen ist, und der den ermittelten
Summenwert mit den Faktor 2 multipliziert ausgibt, durch einen Multiplizierer, der
das Produkt aus den die Segmentnummern angebenden Wortteilen und dem Faktor 4 bildet,
durch einen dritten Addierer, der die Ausgangswerte des ersten und zweiten Addierers
addiert und den doppelten Summenwert ausgibt, durch einen Speicher, aus dem in Abhängigkeit
davon, in welcher Kombination erste Segmente und übrige Segmente betroffen sind,
dem Dezimalwert 33 oder dem Dezimalwert 1089 entsprechende Bitkombinationen abrufbar
sind, durch einen vierten Addierer, dem die Ausgangswerte des dritten Addierers
und des Speichers zugeführt werden, durch einen fünften Addierer, dem die Aus-
gangswerte
des dritten und vierten Addierers zugeführt werden, durch eine sechsten Addierer,
dem als Eingangsgrößen die die Segmentnummern angebenden Teile der PCM-Worte, sowie
zwei weitere Bits zugeführt werden, die (eweils einem niedrigstwertigen Bit der
zugeführten Wortteile gleichgestellt sind und deren Binärwertkombination davon abhängt,
in welcher Kombination die PCM-Worte einem niedrigstwertigen und einem höherwertigen
Segment angehören, durch ein Schieberegister, dem die Ausgangswerte des fünften
Addierers zugeführt werden und dort entsprechend den Ausgangswerten des sechsten
Addierers verschoben werden und an dessen Parallelausgängen der Betrag des Ergebnisses
der Multiplikation zur Verfügung steht, sowie durch ein Äquivalenzglied, das die
Vorzeichenbits zum Vorzeichenbit des Ergebnisses verknüpft.
-
Nachstehend wird die Erfindung anhand eines Ausführungsbeispiels unter
Bezugnahme auf eine Figur erläutert, die eine Schaltungsanordnung zur Durchführung
des erfindungsgemäßen Verfahren zeigt.
-
Bei einem nichtlinear codierten PCM-Wort, das 8 Bit mit den Wertigkeiten
20 bis 27 aufweist, stellt das höchstwertige Bit 27 das Vorzeichenbit dar, das im
Falle eines positiven Wertes den Binärwert 1 annimmt. Die in der Wertigkeit nächstniedrigeren
Bit 26 bis 24 bezeichnen das Segment der genannten 13-Segmentkennlinie in der betreffenden
durch das Vorzeichenbit angegebenen Kennlinienhälfte. Die übrigen Bit 23 bis 20
geben dann einen der sechzehn Stufenwerte an, in die die einzelnen Segmente unterteilt
sind.
-
Die Zuordnung von den genannten Stufen der einzelnen Segmente zu Linearwerten
ist derart, daß die sechzehn Stufen der Segmente 0 und 1, die genaugenommen nur
ein einziges Geradenstück darstellen, jeweils zwei Linearwerte
umfassen,
also insgesamt die Linearwerte 0 bis 63. Die sechzehn Stufen des nachfolgenden Segmentes
2 umfassen jeweils vier Linearwerte, insgesamt also die Linearwerte 64 bis 127.
Die sechzehn Stufen des nächsthöheren Segmentes umfassen die jeweils doppelte Anzahl
von Linearwerten, also acht und damit insgesamt die Linearwerte 128 bis 225. Diese
Gesetzmäßigkeit setzt sich fort bis zum Segment 7, in dem die sechzehn Stufen jeweils
128 Linearwerte und damit die Linearwerte 248 bis 4096 umfassen.
-
Äufgrüiid dieser Gesetzmäßigkeit läßt sich der Zusammenhang zwischen
dem Betrag eines Linearwertes und den Kennwerten des entsprechenden nichtlinear
codierten PCM-Wortes folgendermaßen darstellen: L=2e+4+2e(m+0,5) für e=-1 L=2m+1
für e=O wobei mit e der durch die Bits w, x, y, ausgedrückte Binärwert der Nummer
des Segmentes, auf dem das betreffende PCM-Wort liegt und mit m der durch die Bits
a, b, c und d ausgedrückte Binärwert der Stufe innerhalb dieses Segmentes angegeben
ist.
-
Wegen der unterschiedlichen Verhältnisse beim niedrigstwertigen Segment
einerseits und den übrigen Segmenten andererseits, ergeben sich bei einer Multiplikation
der so ausgedrückten Werte verschiedene Fälle, je nachdem, welchen Segmenten die
betreffenden PCMLWorte zugeordnet sind Für den Fall einer Multiplikation zweier
PCM-Worte, die den Linearwerten L1 und L2 zugeordnet sind, müssen vier Fälle unterschieden
werden: Fall 1: e1, e2#1 L1.L2=2e1+e2-2 [1089+4m1m2+2(m1+m2)+25(m1+m2)] Fall 2:
e1=0 e2=1 L1.L2=2e2-1 [33+4m1m2+2(m1+m2+25m1)] Fall 3: e2=0. e1=1 L1 L2=2e¹-1 33+4m1m2+2(m1+m2+25m2)
Fall 4: e1, e2=0 L1 L2=1+4m1m2+2(m1+m2)
Nachstehend wird anhand
der Figur eine Schaltungsanordnung beschrieben, die der Durchführung des erfindungsgemäßen
Verfahrens für den Fall der Multiplikation zweier PCM-Worte dient.
-
Die in der Figur dargestellte Anordnung weist einen ersten Addierer
Addi auf, dem als Eingangsgrößen die Teile mi und m2 der zu multiplizierenden PCM-Worte
zugeführt werden, die die Stufenwerte der Segmente angeben, die den betreffenden
PCM-Worten zugeordnet sind. Ferner ist Bestandteil dieser Anordnung ein zweiter
Addierer Add2, dem ebenfalls die die Segmentstufung angebenden PCM-Wortteil zugeführt
werden, sofern nicht das erste Segment betroffen ist, und der den ermittelten Summenwert
mit dem Faktor 25 multipliziert. Die erwähnte Beschränkung bei der Zufuhr von Teilworten
wird durch Verknüpfungsglieder V1 und V2 sowie K1 und K2 errreicht. Die Verknüpfungsglieder
V1 und V2 sind Glieder mit negierten Eingängen und negiertem Ausgang, denen diejenigen
Wortteile der PCM-Worte zugeführt werden, die die Segmentnummer angeben. Von diesen
Verknüpfungsgliedern wird also immer nur dann ein Ausgangssignal vom Binärwert 0
geliefert, wenn das betreffende PCM-Wort auf dem niedrigstwertigen Segment liegt,
das die Segmentnummer 0 hat, die kennzeichnenden PCM-Wortteile w, x, y, also die
Kombination 000 aufweisen. Diese Ausgangssignale stellen jeweils ein Eingangssignal
eines der Verknüpfungsglieder K1 und K2 dar, bei denen es sich um UND-Glieder handelt.
Im genannten Fall der Abgabe eines Ausgangssignals vom Binärwert 0 durch eines der
Verknüpfungsglieder V1 und V2 wird also die Weitergabe des Wortteils ml oder m2
bzw. beider Wortteile an den Addierer Add2 unterbunden.
-
Die Anordnung gemäß der Figur weist ferner einen Multiplizierer M
auf, der das Podukt aus den die Segmentstufungen angebenden Wortteilen mi und m2
und dem Faktor 4 bilden.
-
Ferner ist ein dritter Addierer Add3 vorhanden, der die Ausgangswerte
des ersten Addierer Add1 und des zweiten Addierers Add2 addiert und dabei den doppelten
Summenwert ausgibt.
-
Als weiterer Bestandteil ist ein Speicher Sp zu nennen, aus dem in
Abhängigkeit davon, in welcher Kombination erste Segmente und übrige Segmente betroffen
sind, dem Dezimalwert 1089 entsprechende Bitkombinationen abrufbar sind. Steuergrößen
für diesen Speicher stellen die Ausgangssignale der genannten Verknüpfungsglieder
V1 und V2 dar, bei deren Binärwertkombination 11, die dem Fall entspricht, daß beide
PCM-Worte höherwertigen Segmenten zugehörig sind, die dem Dezimalwert 1089 entsprechende
Bitkombination abgegeben wird. Weisen diese Steuergrößen die Binärwertkombination
01 oder 10 auf, was dem Fall entspricht, daß eines der PCM-Worte dem niedrigstwertigen
Segment und das andere einem höherwertigen Segment zugeordnet ist, dann liefert
der Speicher Sp die dem Dezimalwert 33 entsprechende Bitkombination. Weisen die
Steuergrößen schließlich die Binärwertkombination 00 auf, dann liefert der Speicher
Sp die dem Dezimalwert 1 entsprechende Bitkombination. Die Dargestellte Anordnung
weist außerdem einen vierten Addierer Add4 auf, dem das Ausgangssignal des genannten
Multiplizierers M und des Speichers Sp als Eingangsgrößen zugeführt werden. Schließlich
ist ein fünfter Addierer Add5 vorhanden, der die Ausgangssignale des dritten Addierers
Add3 und vierten Addierers Add4 addiert. Die von diesem Addierer Add5 als Ausgangssignal
gelieferte Bitkombination, die unter den gegebenen Umständen 12 Bit aufweist, wird
einem Schieberegister SCH zugeführt, das weiterer Bestandteil der dargestellten
Versuchsanordnung ist und das 24 Schieberegisterstufen aufweist.
-
Ein weiterer Addierer Add6 dient dazu, die die Segmentnummern angebenden
Teile der PCM-Worte und ggf. zusätslich den der Dezimalzahl 1 oder der Dezimalzahl
2 entsprechenden Binärwert hinzu zu addieren. Dieser Addierer weist hierzu drei
Zähleingänge Al und A3 auf, dem die Bits des Wortteils ei zugeführt werden, der
die Segmentnummer angibt, auf dem das eine PCM-Wort liegt. Ferner weist er drei
weitere Zähleingänge B1 bis B3 auf, von denen Eingang B1, der dem niedrigstwertigen
Bit des zugeführten Wortteils zugeordnet ist, über ein ODER-Glied ODI erreicht wird.
Der nicht von einem Bit des Wortteils e2 beaufschlagte Eingang des ODER-Glides ODI
ist mit dem Ausgang eines UND-Gliedes t3 verbunden, dessen beide Eingänge invertierend
sind und an den Ausgängen der Verknüpfungsglieder V1 und V2 liegen.
-
Der Addierer Add6 weist ferner einen Eingang c auf, der den den niedrigstwertigen
Bits der zugeführten Wortteile ei und e2 zugeordneten Eingängen BI und Al gleichgeordnet
ist, und mit dem Ausgang eines ODER-Gliedes OD2 verbunden ist, dessen Eingänge invertierend
sind und ebenfalls mit den Ausgängen der Verknüpfungsglieder V1 und V2 in Verbindung
stehen.
-
Schließlich weist die dargestellte Anordnung noch ein Äquivalenzglied
Ae auf, dem die Vorzeichenbits VZ1 und VZ2 der miteinander zu multiplizierenden
PCM-Worte zugeführt werden.
-
Zur Erläuterung der Funktion der dargestellten Anordnung wird zunächst
der obengenannte Fall 4 betrachtet, bei dem beide der zu muitiplizierenden PCM-Worte
dem niedrigstwertigen Segment zugeordnet sind, was bedeutet, daß die die Segmentnummer
angebenden Wortteile jeweils die Binärkombination 000 aufweisen. In diesem Falle
liefern die beiden Verknüpfungsglieder V1 und V2 ebenfalls den
Binärwert
0, was zur Folge hat. daß bei den Verknüpfungsgliedern K1 und K2 die Verknüpfungsbedingung
nicht erfüllt ist und demnach keiner der Wortteile mi und m2 an die Eingänge des
Addierers Add2 gelangen kann, dieser also eine dem Dezimalwert 0 entsprechende Bitkombination
abgibt. Ferner haben die Ausgangssignale der Verknüpfungsglieder V1 und V2 zur Folge,
daß aus dem Speicher Sp eine Bitkombination ausgelesen wird, die ebenfalls dem Dezimalwert
1 entspricht.
-
Unter diesen Voraussetzungen liefert der Addierer Add1 eine Bitkombination,
die der Summe m1+m2 entspricht, der Multiplizierer M eine Bitkombination, die dem
Produkt mm2~4 entspricht, der Addierer Add3 eine Bitkombination, die dem Wert (m1+m2)2
entspricht, der Addierer Add4 eine Bitkombination, die dem Wert m1m2-4+1 entspricht
und der Addierer Add5 eine Bitkombination, die dem Wert 1+(m1+m2)2+m1m214 entspricht.
-
Die erwähnte Ausgangssignalkombination 00 an den Ausgängen der Verknüpfungsglieder
V1 und V2 hat ferner zur Folge, daß über das Koinzidenzglied K3 und das ODER-Glied
OD1 der Binärwert 1 an den Eingang B1 des Addierers Add6 gelangt. Auch über den
A#usgang des ODER-Gliedes OD2 gelangt ein Bit des Binärwerts 1 an den Eingang C
des Addierers Add6. Aufgrund der vorher genannten Wertigkeit der Eingänge Bi und
C und, da an den übrigen Eingängen in diesem Fall der Binärwert 0 anliegt, wird
vom Addierer Add6 ein Binärwert abgegeben, der der Dezimalzahl 2 entspricht. Diese
Bitkombination x gelangt an einen Eingang des Schieberegisters SCH, von dem aus
der Schiebeeingang beeinflußt werden kann, und zwar derart, daß x-2 Verschiebungen
der über den Eingang E des Schieberegisters vom Addierer Add5 aus eingegebenen PCM-Worte
vorgenommen wird.
-
Wenn an den.Parallelausgängen des Schieberegisters die genannte eingegebene
Information nach einer solchen Verschiebung abgenommen wird, bedeutet dies, daß
sie einer Multiplikation mit dem Faktor 2x 2 unterworfen worden ist, was bedeutet,
daß wegen x-2=0 in diesem Fall eine Binärkombination abgegeben wird, die dem Wert
1+(m1+m2)2+m1m2.4 entpsricht.
-
Es werden nunme#die Fälle 2 und 3 betrachtet, in denen jeweils eines
der zu multiplizierenden PCM-Worte dem niedrigstwertigen Segment der 13-Segmentkennlinie
und das jeweils andere PCM-Wort einem höheren Segment derselben zugeordnet ist.
Die Verknüpfungsglieder V1 und V2 liefern in diesen Fällen die Binärwertkombination
Ol bzw.
-
10 mit der Folge, daß entweder nur der Wortteil mi oder nur der Wortteil
m2 an die Eingänge des Addierers Add2 gelangt und vom Ausgang dieses Addierers demnach
entweder eine dem Wert m1@25 oder m2#25 entsprechende Bitkombination geliefert wird
und aus dem Speicher Sp eine Bitkombination abgerufen wird, die dem Dezimalwert
33 entspricht. Das bedeutet, daß der Addierer Add5 aufgrund der ihm nunmehr zugeführten
Bitkombinationen an das Schieberegister SCH eine Bitkombination liefert, die dem
Wert 2(mI . 25+mi+m2)+mIm2.4+33 oder 2(m2.25+m1+m2)+mIm2#4 entspricht.
-
Wegen der Binärkombination Oi bzw. 10 der Ausgangssignale der Verknüpfungsglieder
V1 und V2 wird an den Eingang C des Addierers Add6 der Binärwert 1 geliefert, so
daß an dessen Ausgang eine Binärwertkombination geliefert wird, die dem Wert e1+1
bzw. e2+1 entspricht. Das bedeutet, daß die genannte, am Ausgang des Addierers Add5
gelieferte Binärwertkombination, die in das Schieberegister SCH eingegeben wird,
um e2-1 bzw. e1-1 Stellen ver;choben und damit mit dem Faktor 2e2-1 bzw. 2e1-1 multipliziert
wird.
-
Im Fall 1 schließlich, wenn also beide zu multiplizierende PCM-Worte
höherwerigen Segmenten zugeordnet sind, d. h. die Wortteile e1 und e2 beide einem
Wert entsprechen, der größer als O ist, dann liefern die Verknüpfungsglieder V1
und V2 die Ausgangssignalkombination II, was zur Folge hat, daß dem Addierer Add2
sowohl der Wortteil ml als auch der Wortteil m2 zugeführt werden, und der Speicher
Sp eine Bitkombination abgibt, die dem Dezimalwert 1089 entspricht. Der Addierer
Add2 liefert in diesem Fall eine Bitkombination, die dem Wert (m1+m2)25 entspricht.
Die Ausgangssignale des Addierers Add1 und des Multiplizierers M sind die gleichen
wie in den vorstehend beschriebenen Fällen. Diese Verhältnisse führen schließlich
dazu, daß der Addierer Add5 eine Bitmombination abgibt, die dem Wert 2E(mI+m2)25-(mI+m2J)+mIm2a4+
+1089 entspricht und an das Schieberegister SCH gegeben wird.
-
Die Bitkombination an den Ausgängen der Verknüpfungsglieder V1 und
V2 führt hier dazu, daß sowohl das Koinzidenzglied K3 als auch das ODER-Glied OD2
den Binärwert O abgeben mit der Folge, daß am Eingang B1 des Addierers Add6 immer
der Binärwert liegt, den das niedrigstwertige Bit des Wortteils e2 annimmt, am Eingang
C dieses Addierers hingegen immer der Binärwert 0 anliegt. Der Addierer gibt daher
eine dem Wert e1+e2 entsprechende Bitkombination ab, mit der Folge, daß die im Schieberegister
SCH befindliche Information um el+e2-2 Stellen verschoben wird, was einer Multiplikation
mit dem Faktor 2e1 +e2-2 entspricht.
-
Die in den vorstehend beschriebenen Fällen jeweils über die Parallelausgänge
des Schieberegisters SCH abgegebene Bitkombination stellt zusammen mit dem von dem
Äquivalenzglied Ae gelieferten Vorzeichenbit das binärcodierte Produkt der zu multiplizierenden
PCM-Worte in linearer
Codedarstellung dar. Sofern eine Weiterbearbeitung
dieses Wertes vorgesehen ist, verbleibt es bei dieser Codedarstellung, andernfalls
wird eine Rückwandlung in nichtlineare Codedarstellung mit Hilfe einer üblichen,
hier nicht dargestellten Einrichtung vorgenommen.
-
Die Funktion des Schieberegisters könnte durch einen Umcodierer übernommen
werden, dem die Eingangsgrößen in Parallelform zugeführt werden. Diese relativ aufwendige
Lösung hätte den Vorteil größerer Arbeitsgeschwindigkeit.
-
2 Patentansprüche 1 Figur
Leerseite