DE3111114A1

DE3111114A1 - "schaltungsanordnung zum ermitteln der eigenschaften der leitungen einer durchgangs- fernsprechvermittlungsstelle"

Info

Publication number: DE3111114A1
Application number: DE19813111114
Authority: DE
Inventors: Bruno Bartolommei; Amilcare Bovo; Riccardo Milano Scarcelli
Original assignee: Italtel SpA; Italtel Societa Italiana Telecomunicazioni SpA
Current assignee: Italtel SpA
Priority date: 1980-03-21
Filing date: 1981-03-20
Publication date: 1982-01-28
Also published as: ES501135A0; AR227538A1; GR74163B; SE8101786L; PT72668B; GB2073549A; IT8020799A0; PT72668A; IN152744B; BR8101577A; ES8203000A1; FR2478925A1; IT1209318B

Description

10994/H/Ro.

(DB 449)

Ital.Anm.Nr.20799 A/80

vom 21. März 1980

ITALTEL

Societä Italiana Telecomunicazioni s.p.a. Piazzale Zavattari, 12, Mailand / Italien

Schaltungsanordnung zum Ermitteln der Eigenschaften der Leitungen einer Durchgangs-Fernsprechvermittlungsstelle.

Die Erfindung bezieht sich auf eine Schaltungsanordnung nach dem Oberbegriff des Anspruchs 1.

In Durchgangs-Vermittlungsstellen (Durchgangsämtern) vom numerischen Typ wird eine Prüfeinheit benötigt, mit der eine Reihe verschiedener Kenngrößen gemessen oder geprüft werden können, nämlich der Fehleranteil des Verbindungsnetzes; der Fehleranteil der PCM-Leitungen; der Anteil der als "Slip" bekannten Taktverschiebungen (Wiederherstellung der Taktübereinstimmung zwischen Verbindungsleitung und Vermittlungsstelle) auf den PCM-Leitungen; die Kontinuität der analogen Verbindungsleitungen; und schließlich die durch analoge Verbindungsleitungen eingeführte Dämpfung. Für die letztgenannte Messung dient eine automatische Rufmaschine oder eine automatische Rufbeantwortungsmaschine, die mit dem Vermittlungsamt verbunden ist, an die die betreffende analoge Verbindungsleitung angeschlossen ist.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, die in der Lage ist, die genannten Kenngrößen einer numerischen Durchgangs-Fernsprechvermittlungsstelle in möglichst kurzer Zeit zu messen oder zu prüfen.

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Diese Aufgabe wird durch die im Anspruch 1 gekennzeichnete Schaltungsanordnung gelöst.

Weitere Merkmale der Erfindung ergeben sich aus der folgenden Beschreibung eines nicht einschränkenden Ausführungsbeispiels. In der Zeichnung zeigen:

Fig. 1 das Blockschaltbild einer Fernsprech-Durchgangsvermittlungsstelle vom numerischen Typ, in welcher die hier beschriebene Schaltungsanordnung verwendet wird;

Fig. 2 das Blockschaltbild dieser Schaltungsanordnung (UCIL);

Fig. 3 das Blockschaltbild einer Prüfeinheit (UPA) für die analogen Verbindungsleitungen;

Fig. 4 das Blockschaltbild einer Prüfeinheit (UPD) für die digitalen Verbindungsleitungen;

Fig. 5 das Prinzipbild einer Filterzelle eines in Fig. 3 enthaltenen Digitalfilters;

Fig. 6 eine bevorzugte Schaltung für die Filterzelle gemäß Fig. 5; und

Fig. 7 eine bevorzugte Ausfuhrungsform eines Digitalintegrators (ID) in Fig. 3.

Die in Fig. 1 dargestellte Transit-· oder Durchgangsvermittlungsstelle (Durchgangsamt) enthält ein Verbindungsnetz RC zur Durchschaltung der der Durchgangsvermittlungsstelle über eine Vielzahl von Verbindungsleitungen zugeführten PCM-Codes. Die PCM-Verbindungsleitungen sind direkt an das Verbindungsnetz angeschlossen,

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die analogen Verbindungsleitungen dagegen über PCM-Multiplexer- und Demultiplexer-Einheiten MD. Darstellungsgemäß sei mit der Durchgangsvermittlungsstelle eine digitale Fernsprechvermittlungsstelle DE verbunden, zu welcher PCM~Verbindungsleitungen sowie analoge Verbindungsleitungen über eine der genannten Einheiten MD führen. Falls die Fernsprechvermittlungsstelle DE eine weitere Durchgangsvermittlungsstelle bildet, kann mit dieser die hier beschriebene Schaltungsanordnung UCIL verbunden werden. Ferner sei mit der betrachteten Durchgangsvermittlungsstelle eine Fernsprechvermittlungsstelle CE herkömmlicher Art verbunden, zu der eine weitere PCM-Multiplexer-Demultiplexer-Einheit MD sowie analoge Verbindungsleitungen gehören. Mit der Vermittlungsstelle CE sind ferner eine automatische Rufmaschine MCA bekannter Art und eine automatische Rufbeantwortungsvorrichtung DRA verbunden, deren Aufgaben noch näher erläutert werden. Die Durchschaltung der dem Verbindungsnetz RC zugeführten Codes wird durch eine Zentralsteuereinheit CC gesteuert, mit der eine Signalisierungssteuereinheit UCS sowie die hier beschriebene Schaltungsanordnung UCIL gekoppelt sind. An die Zentralsteuereinheit CC ist ferner ein Bedienungspult PO oder dgl. angeschlossen.

Es sei angenommen, daß in einem Arbeitszyklus der Schaltungsanordnung UCIL 10 PCM-Verbindungsleitungen sowie 20 analoge Verbindungsleitungen geprüft werden sollen. Da an der Prüfung analoge Leitungen beteiligt sind, wird in diesem Fall die erwähnte Rufmaschine MCA oder die Rufbeantwortungsvorrichtung DRA aktiviert, je nachdem, ob die Schaltungsanordnung UCIL als Prüffrequenzempfänger oder als Prüffrequenzsender betrieben wird. Die Zentralsteuereinheit CC steuert die Leitweglenkung der Codes des Zeitkanals 0 der 10 zu prüfenden digitalen Verbindungsleitungen sowie der Codes, welche die auf den 2O analogen Leitungen vorhandenen Frequenzen zum Ausdruck bringen, zu der Schaltungsanordnung UCIL, die bis zu 30 Prüfungen gleichzeitig und zwei Selbst-Diagnosen durchzuführen vermag. Die so gelenkten Codes

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werden auf 30 Verarbeitungsphasen der Schaltungsanordnung UCIL verteilt, von denen jede eine Dauer von etwa 4μsek und eine Folgezeit von 125μεβ]ζ hat. Die Schaltungsanordnung UCIL verarbeitet gleichzeitig die 30 empfangenen Codes und die Daten der beiden Selbst-Diagnoseprüfungen. Die Ermittlung der eingangs genannten Kenngrößen erfordert mehrere Arbeitszyklen, bei deren Beendigung die Schaltungsanordnung UCIL der Zentralsteuereinheit CC das
Ergebnis der durchgeführten Prüfungen mitteilt.

Gemäß Fig. 2 hat die Schaltungsanordnung UCIL eine Interface-Einheit UIR, die mit dem Verbindungsnetz RC (Fig. 1) über eine Zweirichtungs-PCM-Verbindung für2p48 MBit/s verbunden ist und aus einem Empfangsabschnitt SR und einem Sendeabschnitt ST besteht. Der Empfangsabschnitt SR dient zur Verarbeitung der
Synchronwörter (A und B), die in dem Zeitkanal 0 des PCM-Rahmens eingeordnet sind, sowie zur Lieferung von Alarmsignalen, falls das empfangene Signal nicht die vorgesehenen Eigenschaften hat (z.B. fehlende Empfangsimpulse usw.). Der Sendeabschnitt ST
dient dagegen zur Bildung des PCM-Rahmens und sorgt vor allem dafür, daß im Kanal 0 des Rahmens die Synchronwörter (A und B) erscheinen und das Signal vor seiner Sendung zum Verbindungsnetz RC codiert wird. Der Empfangsabschnitt SR liefert ferner den noch zu erläuternden Prüfeinheiten UPA und UPD Taktimpulse CK mit der Frequenz 2,048 MBit/s sowie die auf 8 Bit codierten Daten zusammen mit den Empfangstaktsignalen (Kanalnummerierung und Synchronsignal), während der Sendeabschnitt ST von den
Prüfeinheiten UPA und UPD serienweise die Daten sowie ein Synchronsignal empfängt, nach dem der Sende-PCM-Rahmen auszurichten ist.

Die mit der Interface-Einheit UIR verbundene erste Prüfeinheit UPA soll die analogen Verbindungsleitungen prüfen. Sie besteht im wesentlichen aus einem Empfangsabschnitt SR , der während

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der Dauer eines Rahmens (125μ3β]ς) bis zu 30 Codes für ebensoviele Prüffrequenzen, welche über die analogen Verbindungsleitungen übertragen werden, und zwei intern zur Selbst-Diagnose erzeugte Codes empfangen kann; ferner aus einem Sendeabschnitt ST , der während der Rahmendauer auf digitale Weise bis maximal 32 Frequenzen zu erzeugen vermag, wovon 30 für Prüfungen verwendet werden und zwei zur Selbst-Diagnose; sowie aus einer Interface-Einheit UI zur Verbindung mit einer Zweirichtungs-

Sammelschiene. Die Abschnitte SR und ST werden noch näher

a a

beschrieben werden. Die zweite, ebenfalls mit der Einheit UIR verbundene Prüfeinheit UPD soll Prüfungen an den digitalen Verbxndungsleitungen durchführen. Sie vermag bis zu 30 gleichzeitige Prüfungen und zwei Selbst-Diagnoseprüfungen vorzunehmen, d.h. bis zur vollständigen Belegung der 32 zur Verfügung stehenden Verarbeitungsphasen, und in jeder Phase kann sie alle vorgesehenen Operationen durchführen. Sie besteht im wesentlichen aus einem Sendeabschnitt ST-, und aus einem Empfangsabschnitt SR-,, deren Einzelheiten später beschrieben werden. Der Sendeabschnitt ST, empfängt über die Zweirichtungs-Sammelschiene die binären Daten, die über die Interface-Einheit UIR zu dem Verbindungsnetz RC geleitet werden sollen. Die Einheit SR. empfängt hingegen von der Interface-Einheit UIR die vom Sendeabschnitt ST-, kommenden Codes, welche über das Verbindungsnetz RC zurückgeleitet (rezirkuliert) wurden, und ferner das Synchronwort (B) im Zeitkanal 0 der zu prüfenden PCM-Systeme.

Mit der Zweirichtungs-Sammelschiene ist ein Mikrocomputer oder Mikroprozessor MIP bekannter Art verbunden, der im wesentlichen aus einer Zentraleinheit (CPU), einem Modul zur Grundtakterzeugung (Time Base Generator TBG), einem Modul zum Feststellen geforderter Unterbrechungen (Interrupt), einem Speicher mit wahlfreiem Zugriff (RAM), einem Festwertspeicher (ROM), einem Modul zur direkten Übertragung der Daten in den Speicher (DMA) sowie

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einem E/A-Modul für Parallelbetrieb besteht. Der Mikroprozessor MIP führt folgende Operationen durch:

Einschalten der Schaltungsanordnung UCIL durch "Bootstrap" (Vorlauf- oder üreingabeprogramm);

Empfang und überprüfung der von der Zentralsteuereinheit CC (Fig. 1) übermittelten Meldungen;

Einleitung der nötigen Prüfvorgänge;

Koordinierung aller Operationen (wie Datenaustausch mit den Prüfeinheiten UPA und UPD, Taktsteuerung für die Prüfungen usw.);

Sendung der Meldungen an die Zentralsteuereinheit CC; sowie

Verwaltung bzw. Verarbeitung der von den Prüfeinheiten UPA und UPD kommenden Diagnose-Meldungen.

An die Zweirichtungs-Sammelschiene ist ferner eine zur Verbindung mit der Zentralsteuereinheit CC dienende Interface-Einheit UIC angeschlossen, die seriell die Daten und Synchronsignale von der bzw. an die Zentralsteuereinheit CC empfangen bzw. senden sowie über E/A-Torschaltungen und über die Zweirichtungs-Sammelschiene Signale mit dem Mikroprozessor MIP austauschen kann. Die Verfügbarkeit zum Empfang und zur Sendung von Meldungen des Mikroprozessors MIP wird durch Unterbrechungspegel signalisiert.

In Fig. 3 ist das Blockschaltbild der ersten Prüfeinheit UPA dargestellt, deren Empfangsabschnitt SR vom Empfangsabschnitt SR der Interface-Einheit UIR die Taktimpulse CK mit der Frequenz 2,048 MBit/s, die Synchronimpulse sn sowie die aus je 8 Bits bestehende Codes cd empfängt, die Signalabtastproben darstellen, welche über die analogen Verbindungsleitungen übertragen werden, auf denen eine Dämpfungsprüfung durchzuführen ist. Beispielsweise sei angenommen, daß bei der Prüfung die Rufmaschine MCA (siehe Fig. 1), die der Vermittlungsstelle CE herkömmlicher Art züge-

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ordnet ist, zu welcher die zu prüfenden analogen Leitungen führen, eine Prüffrequenz von 425 Hz bzw. 850 Hz über gegebene Verbindungsleitungen g. bzw. g-₊₁ erzeugen soll. Diese Frequenzen werden als analoge Signale von der Rufmaschine MCA mit einem vorbestimmten Pegel erzeugt und beim Durchlaufen der analogen Leitungen g. bzw. g-₊₁ gedämpft, so daß sie am Eingang der in der Durchgangsvermittlungsstelle vorgesehenen Multiplexer-Demultiplexer-Einheit MD einen niedrigeren Pegel haben. Die hier beschriebene Schaltungsanordnung UCIL hat die Aufgabe, den Pegel zu messen, den diese Frequenzen am Eingang der Einheit MD aufweisen, um festzustellen, ob ihre Dämpfung den vorgesehenen Werten entspricht. Die Einheit MD dient dazu, die Signale dieser Frequenzen abzutasten und zu codieren; die auf diese Weise erzielten Codes werden zu dem Eingang der Schaltungsanordnung UCIL durchgeschaltet und in den Programm- oder Verarbeitungs-

phasen 0. bzw. 0. - des Empfangsabschnittes SR der Prüfeinheit χ χ+1 a

UPA verteilt. Insbesondere gelangen diese Codes cd zu einer zum Phasenausgleich (Herstellung der richtigen Phasenlage) der ankommenden Daten dienenden Schaltung CR, von der die Daten zu einem bestimmten Zeitpunkt in ein entsprechendes Register geschrieben werden. Die 8 Bits werden dann parallel ausgegeben und erscheinen am Eingang eines Expansions- oder Dehnkreises ES, von dem die 8-Bit-Codes in 12-Bit-Codes umgesetzt werden.

An den Ausgang des Dehnkreises ES ist ein Digitalfilter FD angeschlossen, das nach dem Zeitmultiplexprinzip arbeitet und einen Eingang für vorbestimmte Koeffizienten hat, mit denen der Abstimmfrequenzwert des Filters geändert werden kann. Die Koeffizienten sind einem Koeffizientenspeicher MC entnehmbar, der durch eine Decodiereinheit DC₁ für die Koeffizientenadressen adressiert wird. Diese wird durch eine Taktimpulsfolge CK¹ eines Taktgebers UT gespeist, welcher aus einem Phasenkopplungskreis besteht, der am Eingang die schon genannten Taktimpulse CK und

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Synchronimpulse sn empfängt. Während der Verarbeitungsphase 0. der Prüfeinheit UPA gelangen die 12 Bits zum Digitalfilter, welche eine Signalabtastprobe der Prüffrequenz von 425 Hz darstellen, für die der Speicher MC einen Koeffizienten liefert, der das Filter FD auf diese Frequenz abstimmt. Während der Verarbeitungsphase 0·,.. gelangen die 12 Bits der Prüf frequenz von 850 Hz zu dem Filter FD, wobei dem Speicher MC ein anderer Koeffizient entnommen wird, der das Digitalfilter auf die letztere Frequenz abstimmt. Mit dem Ausgang des Digitalfilters FD (das noch genauer mit Bezug auf Fig. 5 und 6 beschrieben wird) ist ein Digitalintegrator ID verbunden, der im Laufe der Phasen 0. bzw. 0-₊₁ den dem Digitalfilterausgang entsprechenden Mittelwert der Signalabtastproben bilden und codieren soll, die sich auf die Prüffrequenz 425 Hz bzw. 850 Hz beziehen. Diese Mittelwerte lassen den Pegel erkennen, den die beiden Prüffrequenzen haben, wenn sie am Eingang der Multiplexer-Demultiplexer-Einheit MD (Fig. 1) erscheinen. Die beiden Codes, die den Mittelwerten entsprechen, werden in zwei Zeilen eines Datenspeichers DT geschrieben, dessen Inhalt unmittelbar in die Speicher des Mikroprozessors MIP über dessen DMA-Modul übertragen werden. Da dem Mikroprozessor MIP der Pegel bekannt ist, mit dem die beiden Prüffrequenzen von der Rufmaschine MCA ausgegeben wurden, vermag sie die Dämpfung der genannten Frequenzen durch Vergleich mit dem Empfangspegel festzustellen.

Der Sendeabschnitt ST der Prüfeinheit UPA dient zur Durchfüh-

rung von Prüfungen an den analogen Leitungen jeweils dann, wenn mit der herkömmlichen Vermittlungsstelle CE die automatische Rufbeantwortungsvorrichtung DRA (statt der automatischen Rufmaschine MCA wie im vorhergehenden Fall) verbunden ist. Hierbei werden von der Prüfeinheit UPA vorbestimmte Prüffrequenzen erzeugt, welche über analoge Leitungen der Vorrichtung DRA übermittelt werden, die der herkömmlichen Fernsprechvermittlungs-· stelle CE zugeordnet ist. In diesem Fall führt die Vorrichtung DRA

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analog einen Vergleich zwischen einem Bezugssignal und einem kontinuierlichen Signal durch, das den Mittelwert der empfangenen Prüffrequenz zum Ausdruck bringt und so erkennen läßt, ob die Dämpfung der Prüffrequenzen den vorgesehenen Werten entspricht. Hierzu benötigt die Einheit UPA die schon erwähnte Interface-Einheit UI, welche durch einen Speicher für den Empfang des von dem Mikroprozessor MIP kommenden Codes gebildet ist, der den Befehl zur Erzeugung einer Prüffrequenz von z.B. 425 Hz bzw. von 850 Hz bei der Programm-Phase 0. bzw. 0-₊₁ zum Ausdruck bringt. Der Sendeabschnitt ST enthält eine Decodiereinheit DO für die in dem Speicher der Einheit UI enthaltenen Befehle. Die Decodiereinheit DO steuert einen Signalgenerator GS für digitale Signale, der aus einem Festwertspeicher (ROM) besteht, dessen Zellen Codes entsprechend Signalabtastproben enthalten, durch deren Integrierung ein sinusförmiges Signal zu erzielen ist. Der Festwertspeicher wird über ebenfalls in dem Signalgenerator GS vorgesehene Zähler adressiert, deren Zählsignal eine Periode (oder FoIgefrequenz) je nach dem zu erzeugenden Frequenzwert hat. Bei der Phase 0. wird von dem Signalgenerator GS ein durch 12 Bits ausgedrückter Code erzeugt, der einer Signalabtastprobe der sinusförmigen Frequenz von 425 Hz entspricht, und bei der Phase 0-₊₁ ein Code ebenfalls von 12 Bits entsprechend einer Signalabtastprobe der sinusförmigen Frequenz von 850 Hz.

Mit dem Ausgang des Generators GS ist ein Komprimierkreis CM₁ zur Umsetzung des 12-Bit-Codes in einen 8-Bit-Code verbunden, der zu einem Parallel-Serien-Umsetzer CSU gelangt, welcher die Codes dem Sendeabschnitt ST der Einheit UIR zuführt, die den PCM-Rahmen wiederherstellt. Das Verbindungsnetz RC leitet die auf diese Weise erzielten Codes zur Einheit MD, zu welcher die zu prüfenden analogen Leitungen führen. Die Einheit MD führt eine Digital-Analog-Umwandlung durch und sendet zwei zu prüfenden Verbindungen oder Anschlüssen die Frequenz 425 Hz bzw. 850 Hz. Die herkömmliche Vermittlungsstelle CE übermittelt diese Fre-

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quenzen an die automatische Rufbeantwortungsvorrichtung DRA, wo in der beschriebenen Weise die Dämpfung gemessen wird.

Die zweite Prüfeinheit UPD gemäß Fig. 4 dient zur Durchführung der Prüfungen an den digitalen Leitungen sowie am Verbindungsnetz RC. Insbesondere kann sie den Fehleranteil der PCM-Leitungen, den eingangs erläuterten "Slip"-Anteil der Leitungseinheiten, zu denen die an das Verbindungsnetz RC angeschlossenen PCM-Systeme führen, sowie den Fehleranteil des Verbindungsnetzes selbst messen.

Die erste Messung besteht in der Überprüfung des Synchronwortes (B) des Zeitkanals 0 für die Leitungseinheit, die an die zu prüfende PCM-Leitung angeschlossen ist. Die Leitungseinheit soll das Synchronisierwort ("Ausrichtwort") prüfen und darin gegebenenfalls Fehler feststellen, die dadurch angezeigt werden, daß das dritte Bit des sich auf den zugehörigen Rahmen (B) beziehenden ZeitkanaJs 0 den Binärwert "1" erhält. Der Zeitkanal 0 des gemessenen PCM-Systems wird zu einem Verarbeitungskanal der Schaltungsanordnung UCIL durchgeschaltet. Die Messung besteht darin, innerhalb einer vorbestimmten Zahl von Sekunden zu zählen, wie oft dieses dritte Bit den Binärwert "1" aufweist, wenn das zweite Bit des Synchronwortes ebenfalls den Binärwert "1" (ungerader Rahmen) aufweist. Die Prüfung der Schaltungsanordnung UCIL wird von dem Mikroprozessor MIP gesteuert, welche die Aufgabe hat, die von der Zentralsteuereinheit CC kommenden Befehle zu empfangen und zu decodieren; die Prüfparameter der Einheit UPD mitzuteilen; und von der Einheit UPD die Prüfergebnisse zu lesen. Auch der Befehl zur Prüfungsausführung kommt von dem Mikroprozessor MIP, welcher der Prüfeinheit UPD den Prüfcode und die Nummer des Kanals mitteilt, bei dem die Prüfung durchzuführen ist. Nach Ablauf der vorgesehenen Zeit liest der Mikroprozessor MIP das in 16 Bits ausgedrückte Fehlerzählergebnis und teilt dann der Zentralsteuereinheit CC den gefundenen Fehler-

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anteil mit, falls dieser innerhalb der vorgesehenen Toleranzen liegt; andernfalls wird ein Fehlersignal ausgegeben.

Die zweite Messung besteht ebenfalls in der Auswertung des Synchronwortes (B) des Zeitkanals 0, der sich auf die Leitungseinheit bezieht, die an die geprüfte PCM-Leitung angeschlossen ist. Die Aufgabe der Leitungseinheit besteht in der Steuerung oder Kontrolle und Speicherung der "Slip"-Erscheinung ihres eigenen elastischen Speichers. Der Schlupf des elastischen Speichers wird dadurch gespeichert, daß der Zustand des vierten Bits des im Zeitkanal 0 der zu prüfenden Leitungseinheit liegenden Synchronwortes (B) komplementiert wird. Der Zeitkanal 0 der zu prüfenden Leitungseinheit wird zu einer Programm- oder Verarbeitungsphase der Schaltungsanordnung UCIL umgeschaltet, welche zur Messung zählt, wie oft das vierte Bit des Synchronwortes innerhalb einer bestimmten Zeit den Zustand ändert.

Bei den beiden oben beschriebenen Prüfungen wird nur ein Empfangskanal der Schaltungsanordnung UCIL belegt, während die Messung des Fehleranteils des Verbindungsnetzes sowohl Sendeais auch Empfangskanäle in Anspruch nimmt. Diese Messung wird in Zusammenarbeit mit einer Leitungseinheit des Verbindungsnetzes durchgeführt, zu der eine PCM-Leitung führt, wobei seitens der Schaltungsanordnung UCIL zwei Sendekanäle T₁, T₂ und ein Empfangskanal R₁ in Anspruch genommen werden. Der Sendekanal T₁ und der Empfangskanal R₁ müssen die gleiche Adresse haben; der Sendekanal T₂ erhält einen Schleifen-Schließbefehl für die an der Prüfung beteiligte Leitungseinheit. Beim Empfang dieses "Loop"-Befehls auf dem Kanal T₂ schließt sich die Leitungseinheit zu einer Schleife, wobei die mittels des Sendekanals T₁ erzeugten Bits über den Kanal R₁ gesendet werden. Die über den Empfangskanal R₁ empfangene Binärkonfiguration wird mit der gesendeten Konfiguration verglichen, und die Zahl der Fehlerbits wird gezählt.

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Hierfür hat die Prüfeinheit UPD einen Sendeabschnitt ST-, mit

einem Sendespeicher RAM., in den der Mikroprozessor MIP die genannten Prüfbinarkonfigurationen überführt. Da die Erzeugung von maximal 16 Konfigurationen (Codes) pro Kanal vorgesehen ist, hat der Speicher RAM. für jeden Kanal die Kapazität 16 χ 32 χ 8. Zusammen mit den "in"einen gegebenen Kanal zu übertragenden Binärkonfigurationen cb, gibt der Mikroprozessor MIP auch die Schreibadresse in dieser Binärdarstellung an; diese Schreibadresse stimmt mit der Adresse des Kanals überein, über welchen die Binärkonfigurationen zu übertragen sind. An den Ausgang des Speichers RAM. ist eine Sendeeinheit TR angeschlossen, die zyklisch die Speicherzellen zu überprüfen sowie seriell den Inhalt der Zelle auszugeben vermag, der im betrachteten Moment zu dem Verbindungsnetz übertragen werden soll. Die Binärkonfiguration, die über das Verbindungsnetz gesendet wird, gelangt zugleich in ein Pufferregister RT., das jede Prüfbinärkonfiguration dem Empfangsabschnitt SR^ der Einheit UPD zuführt, damit ein Vergleich mit derselben, über das Verbindungsnetz RC rezirkulierten Binärkonfiguration gezogen werden kann.

Der Empfangsabschnitt SR. enthält ein Datenregister RD, das von der Interface-Einheit UIR für das Verbindungsnetz RC die 8-Bit-Codes empfängt, die im Zeitkanal 0 der zu prüfenden PCM-Leitung verteilt sind, und ein Adressenregister RI, das von der Einheit UIR die Adresse des Kanals für die zugehörigen Daten empfängt. Der Empfangsabschnitt SR, enthält ferner einen Befehlsspeicher MO, in welchen der Mikroprozessor MIP einen Code or überführt, der die Art der bei jeder Programm- oder Verarbeitungsphase auszuführenden Operation zum Ausdruck bringt. Der Mikroprozessor MIP liefert auch eine Adresse in, welche die Nummer der Phase ausdrückt, in der der Befehl durchzuführen ist. Der Inhalt des Adressenregisters RI und die von dem Mikroprozessor MIP gelieferte Adresse werden in einem Vergleichskreis CM verglichen, der nach Feststellung der Identität der an seinen

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Eingängen erscheinenden Codes ein Ausgangssignal erzeugt, womit die Speicherung des vom Mikroporzessor MIP erzeugten Befehls im Befehlsspeicher MO zugelassen wird.

Die im Datenregister RD enthaltenen Codes gelangen in einen Festwertspeicher ROM₁, der eine Transcodierungsoperation (Umcodierung) vornimmt, indem er aufgrund der 8 am Eingang vorhandenen Bits einen anderen 8-Bit-Code liefert, womit die Zustandskontrolle der oben erwähnten Bits erleichtert wird. Der am Ausgang des Speichers ROM₁ vorhandene Code gelangt zu einem mikroprogrammierten Rechenwerk UCM, das Informationen mit einem "Zustandsspeicher" MS austauscht, der zur Speicherung des Zustandes dient, in dem sich die Prüfung im Verlauf jeder Verarbeitungsphase befindet, sowie mit einem Arbeitsspeicher ML, der die von dem Rechenwerk UCM zur Durchführung der beschriebenen Feststellungen benötigten Codes speichert. In ähnlichem Dialog steht das Rechenwerk UCM ferner mit einem ersten und einem zweiten Zählspeicher CT₁ und CT₂ zur Speicherung des Ergebnisses der von dem Rechenwerk UCM bei den Bits Nr. 2, 3 und 4 in der erläuterten Weise durchgeführten Prüfungen sowie zur Speicherung der Zahl der vom Verbindungsnetz begangenen Fehler. Die Zählspeicher CT₁ und CT₂ haben die Kapazität 32 χ 16, denn das Ergebnis der bei jeder Prüfung durchgeführten Zählung wird durch 16 Bits angegeben, wobei die Zahl der von der geprüften Leitung verursachten Fehler z.B. im Speicher CT₁ gespeichert werden kann, während die Anzahl der vom elastischen Speicher der geprüften Leitungseinheit durchgeführten "Slips" in dem Speicher CT₂ in einer Verarbeitungsphase entsprechend der des Speichers CT₁ für den genannten Fehleranteil gespeichert werden kann. Das Ergebnis der Zählung der vom Verbindungsnetz verursachten Fehler kann hingegen in einem der übrigen 31 Phasen im Speicher CT₁ oder CT₂ gespeichert werden.

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Der Empfangsabschnitt SR, hat ferner ein Ausgaberegister RU₁, das dazu dient, dem Mikroprozessor MIP das in den Speichern CT. und CT~ gespeicherte Zählergebnis sowie den Inhalt der Speicher MS und ML zu übermitteln. Ferner ist ein Pufferregister RT₂ vorgesehen, das dem Speicher ROM₁ den Inhalt des im Sendeabschnitt ST. vorgesehenen Pufferregisters RT₁ liefern soll.

Das Rechenwerk UCM vermag die folgenden Operationen auszuführen: Erstens stellt es fest, wie oft das zweite und das dritte Bit des im Register RD enthaltenen Codes den Binärwert 1 aufweist, und es bestimmt die Erhöhung des Zählinhalts der jeweiligen Phase des Zählspeichers CT₁, falls die Feststellung positiv verläuft. Zweitens stellt es die Anzahl der Zustandsänderungen des vierten im Register RD enthaltenen Bits fest und erhöht den Inhalt einer entsprechenden Phase des Zählspeichers CT„, falls die Feststellung positiv verläuft. Drittens zählt es die Fehler, die in dem im Register RD enthaltenen Code im Vergleich zu dem Pufferregister RT „ enthaltenen Code vorhanden sind, und es erhöht den Inhalt einer entsprechenden Phase des Zählspeichers CT₁ oder CT„ jeweils beim Feststellen eines vorhandenen Fehlers. Die von dem Rechenwerk UCM erzielten Meßergebnisse stehen also in den Zählspeichern CT₁ und CT₃ zur Verfügung und können von dem Mikroprozessor MIP sowohl bei Ablauf der zur Durchführung der Prüfung vorgesehenen Zeit als auch zwischenzeitlich gelesen werden.

Fig. 5 zeigt das Prinzip (Algorithmus) einer Filterzelle des in Fig. 3 enthaltenen Digitalfilters FD. Das Filter FD besteht aus vier in Kaskade liegenden Zellen zweiter Ordnung mit kanonischer Struktur. Der Frequenzgang (Durchlaßbereich) ergibt sich durch bilineare Transformation eines analogen Cauer-Tiefpaßfilters in einen Digital-Tiefpaß. Eine Zelle zweiter Ordnung

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vermag innerhalb von 2με die algorithmisch vorgesehenen Summier-, Multiplizier- und Divisionsoperationen durchzuführen (hir und im folgenden sind "logische" Operationen gemeint). Das Filter kann somit in einem Rahmen nach dem Zeitmultiplexverfahren 64 numerische Filterzellen zweiter Ordnung realisieren. Der aus Fig. 5 ersichtliche Algorithmus sieht eine erste Summieroperation zwischen den 12 Bits des Rahmens T. eines der Kanäle und den Ausgangsbits einer ersten und einer zweiten Multiplizierstufe vor, deren Multiplikationskoeffizienten c bzw. d den Koeffizienten erster bzw. zweiter Ordnung der Pole (Polstellen) darstellen. Die erste Multiplizierstufe empfängt am Eingang den Code χ des

Rahmens T. _Λ, der in einem ersten Teil einer Einheit M gespeichert ι— ι

ist, während die zweite Multiplizierstufe am Eingang einen Code y empfängt, der sich auf den Rahmen T. „ bezieht und in einem zweiten Teil der Einheit M gespeichert ist. Der Code y gelangt auch zu einer dritten Multiplizierstufe, deren Multiplikation koeffizient b den Koeffizienten zweiter Ordnung der Nullstellen darstellt. Ferner ist die Durchführung einer zweiten Summieroperation zwischen der Ausgangs-Information k₁ des ersten Summierers, derjenigen der dritten Multiplizierstufe und derjenigen einer vierten Multiplizierstufe vorgesehen, die am Eingang den Code χ des Rahmens T_1-1 empfängt und einen Multiplikationskoeffizienten a aufweist, welcher den Koeffizienten der ersten Ordnung der Nullstellen darstellt. Da am Ausgang (Information k„) des zweiten Summierers der Verstärkungsfaktor größer als 1 ist, ist ein Teiler DV vorgesehen, der die "Verstärkung" auf 1 normalisiert.

Fig. 6 zeigt eine Schaltung zur Ausführung der Filterzelle, deren Algorithmus anhand Fig. 5 dargelegt wurde. Zu der Filterzelle gelangen Kanal-Taktsignale und Rahmen-Taktsignale et, die decodiert werden und die Impulse zur Steuerung der Verarbeitungsphasen der Zelle ergeben. Die Zelle hat einen Speicher RAM-mit wahlfreiem Zugriff mit 32 Speicherzeilen entsprechend der

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Kanalanzahl in jedem Rahmen. RAM₂ besteht ferner aus einem ersten Teil zur Speicherung der Wörter oder Codes χ und aus einem zweiten Teil zur Speicherung der Wörter in Form der Codes y. Da gemäß dem Algorithmus jedes Wort aus 16 Bits besteht, hat der Speicher RAM₂ die Kapazität 32 χ 32 (in der Praxis kann ein 256 χ 4-Speicher verwendet werden). Am Ausgang des Speichers RAM₂ ist ein Multiplexer MT₁ vorgesehen, dessen Ausgangssignale zu einem Schieberegister RS gelangen, der 4 Bits parallel auf-

nehmen und sie seriell verschieben kann.

Die ersten vier Ausgänge des Registers RS sind an eine Multi-

plizierschaltung ML geschaltet, die die Anzahl der sich aus dem erzielten Produkt ergebenden Bits auf 17 beschränkt. Die letzten vier Ausgänge des Registers RS sind an ein diesem

ähnliches Schieberegister RS, geschaltet, dessen letzte vier Ausgänge mit dem zweiten Eingang des Multiplexers MT₁ verbunden sind. An den zweiten Eingang der Multiplizierschaltung ML gelangen die obengenannten Koeffizienten, deren Wert die Filterabstimmfrequenz bestimmt. Diese Koeffizienten sind in dem Koeffizientenspeicher MC (siehe Fig. 3) gespeichert und werden der Schaltung ML über ein Koeffizientenregister RCR zugeführt.

An den Ausgang der Multiplizierschaltung ML ist ein Register RP für das Produkt und Teilergebnisse angeschlossen, dessen Ausgang mit dem Eingang eines zweiten Multiplexers MT₂ verbunden ist. Das betreffende Ausgangssignal kann rezirkuliert und an einen weiteren Eingang der Multiplizierschaltung ML angelegt werden. Zum Multiplexer MT₀ gelangen ferner die 12 Eingangsbits di, welche am Ausgang des Dehnkreises ES (siehe Fig. 3) zur Verfügung stehen, sowie das Ausgangssignal des Teilers DV. Am Ausgang des Multiplexers MT₂ ist ein Summierkreis CS vorgesehen, der ferner von den Ausgängen eines Akkumulatorregisters RA gespeist wird, welchem seinerseits die Bits von dem Summierkreis CS

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zugeführt sind, über ein binäres ("logisches") Schaltwerk LC, das eine Kontraktion von 17 auf 16 Bits auszuführen vermag, gelangen ferner die Ausgangssignale des Akkumulatorregisters RA an eine Schreibsteuereinheit US, welche in vier aufeinanderfolgenden Schritten oder Phasen das Schreiben der Ausgangsbits des Schaltwerks LC in den Speicher RAM₂ ermöglicht.

Aus Fig. 6 ist ersichtlich, daß die vier .Multiplizieroperationen gemäß Fig. 5 von der Schaltung ML in aufeinanderfolgenden Zeitabschnitten durchgeführt werden. Ähnlich werden die zwei Summieroperationen in aufeinanderfolgenden Zeiten von dem Summierkreis CS durchgeführt. Die dem Algorithmus nach Fig. 5 entsprechenden Operationen werden in fünf aufeinanderfolgenden Schritten oder Phasen durchgeführt.

Als erster Schritt summiert der Summierkreis CS die Eingangsbits di mit dem Resultat der Multiplikation χ · c, wobei χ den Code aus dem ersten Abschnitt des Speichers RAM₂ bedeutet, in welchem der vorhergehende Rahmen geschrieben worden war, und c einen 8-Bit-Koeffizient im Register RC, dessen Wert von der auszusiebenden Frequenz abhängig ist. Zur Durchführung dieser Operation erfolgen:

Multiplikation χ · c in vier aufeinanderfolgenden Schritten, wobei die Schaltung ML vier Teilprodukte (8x4) erzielt und die Teilprodukte in das Register RP geschrieben werden, dessen Inhalt am Eingang der Schaltung ML rezirkuliert wird;

Lesen der Eingangsbits di durch den Multiplexer MT„, welcher sie an den Summierkreis CS weiterleitet, wo sie zum Inhalt (anfangs Null) des Akkumulatorregisters RA summiert werden; das Summierergebnis wird erneut im Akkumulatorregister RA gespeichert;

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Summierung des Inhaltes des Registers RA zum Produkt χ · c, das am Ausgang des Registers RP verfügbar ist; sowie

Speicherung der Summe di + χ · c im Register RA.

Als zweiter Schritt summiert der Summierkreis CS den Inhalt des Registers RA mit dem Multiplikationsergebnis y · d , wobei y ein 16-Bit-Code ist, der dem zweiten Abschnitt des Speichers RAM- entnommen wurde, in welchem der vorhergehende Rahmen gespeichert worden war, und d ein 8-Bit-Koeffizient, der dem Speicher MC entnommen und im Register RCR gespeichert wird. Die Durchführung dieser Operation sieht vor:

Durchführung der Multiplikation y · d in vier aufeinanderfolgenden Schritten, ähnlich wie im vorhergehendem Fall;

Summierung des Inhaltes des Registers RA mit dem Produkt y · d sowie Speicherung der Summe im Register RA zur Realisierung der Beziehung k.. =di + x · c+y · d;

Speicherung der Dateninformatxon k₁ im ersten Abschnitt des Speichers RAM„ in vier aufeinanderfolgenden Schreibvorgängen (k₁ ist dazu bestimmt, aus dem nachfolgenden Rahmen als Code χ entnommen zu werden).

Als dritter Schritt ist die Summierung von k* mit dem Produkt χ · a vorgesehen, wobei χ aus einer im Register RS, enthaltenen 16-Bit-Code besteht und a einen im Speicher MC enthaltenen 8-Bit-Koeffizienten darstellt. Zur Durchführung dieser Operation erfolgen:

Multiplikation χ · c, wie beschrieben;

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Summierung des Ergebnisses der Multiplikation mit dem Inhalt des Registers RA, nämlich der Datenxnformatxon k..;

Speicherung des Codes χ im zweiten Abschnitt des Speichers RAM-(der Code χ soll aus dem nachfolgenden Rahmen als Code y entnommen werden).

Der vierte Schritt sieht die Summierung des Inhaltes des Registers RA mit dem Ergebnis der Multiplikation y · b vor, wobei y ein 16-Bit-Code aus dem Register RS, ist und b einen 8-Bit-Koeffizienten bedeutet. Zur Durchführung dieser Operation ist vorgesehen:

Multiplikation y · b, wie bereits beschrieben; und

Summierung des Ergebnisses der Multiplikation mit dem Inhalt des Registers RA gemäß der Beziehung k₂=k₁+x«a+y-b.

Als fünfter Schritt schließlich soll die Datenxnformatxon k₂, die durch 17 Bits dargestellt ist, da die eigentliche (Band-) Verstärkung der Zelle zu berücksichtigen ist, wieder auf einen der Verstärkung 1 der Zelle (12 Bits) entsprechenden Wert gebracht werden. Dazu ist vorgesehen:

Teilung des Inhaltes des Registers RS, nämlich der Information k2, im Teiler DV; und

Ausgabe des Ergebnisses, damit es von der zweiten Zelle des Filters verarbeitet werden kann.

In Fig. 7 ist das Blockschaltbild des Digital-Integrators ID (Fig. 3) dargestellt, der einen Komprimierkreis CM^ enthält, an dessen Eingang die 12 Bits pro Kanal vom Ausgang des Digitalfilters FD gelangen. Am Ausgang des Komprimierkreises CM₂ erscheint ein 7-Bit-Code, der zu einer Vergleichsschaltung CF₁

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gelangt, welcher an einem zweiten Eingang ein 7-Bit-Code als Mittelwert vom Ausgang eines Zählers CN₁ zugeführt ist. Zum Vergleich der Ausgangsinformation des Komprimierkreises CM« mit dem Mittel- oder Durchschnittswert der im betreffenden Kanal im vorhergehenden Rahmen vorhandener Daten in der Schaltung CF₁ wird nur der halbe Mittelwert verwendet. An den Ausgang der Vergleichsschaltung CF₁ ist ein binäres ("logisches") Schaltwerk RL₁ geschaltet, das den Inhalt des Zählers CN- in nachfolgend beschriebener Weise "auf den neuesten Stand bringen soll. Der Mittelwert jedes Kanals wird in einem Speicher RAM- (mit wahlfreiem Zugriff) einer Kapazität 32 χ 8 gespeichert, der zu Beginn jeder Phase in den Zähler CN₁ den vorhergehenden Mittelwert überträgt. Der Ausgang des Zählers CN₁ adressiert einen Festwertspeicher ROM₂ zur Durchführung einer Umcodierung, der am Ausgang einen Code entsprechend der Leistung jedes Mittelwertes liefert.

Die umcodierten Codes vom Speicher ROM₂ gelangen zu einer zweiten Vergleichsschaltung CF₂, die am anderen Eingang von dem Speicher RAM, gespeist wird. An ihrem Ausgang ist ein weiteres binäres Schaltwerk RL₀ vorgesehen, welches das Vergleichsergebnis der Schaltung CF„ zu prüfen und einen vorwärts und rückwärts zählenden Zähler CN„ zu steuern hat. In den Zähler CN₂ wird zu Beginn jeder Zeitphase die von dem Zähler im vorhergehenden Zyklus erreichte Zahl eingegeben. Diese Zahl wird in einem Speicher RAM. mit wahlfreiem Zugriff gespeichert, in welchen am Ende jeder Zeitphase der Inhalt des Zählers CN₂ geschrieben wird. Eine nachgeschaltete Decodiereinheit DC₂ erzeugt ein Ausgangssignal, wenn der Zähler CN„ seine Vor- bzw. Rückzähl-Kapazität erreicht hat. Dieses Ausgangssignal befähigt einen Multiplexer MT₃, den Code vom Speicher ROM₃ auszugeben, damit der Mittelwert, welcher in dem Speicher RAM₃ enthalten ist, über einen Multiplexer MT. dem neuesten Stand angepaßt wird.

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Der Ausgangscode vom Multiplexer MT_ gelangt ferner zu einem Ausgaberegister RU„.

Der hier beschriebene Digitalintegrator soll die vom Digitalfilter FD abgegebene durchschnittliche Signalleistung bestimmen. Es sind eine Mindestzeit t₁ zur Aussage über einen vorhandenen Ton sowie eine maximale Zeit t~ der Unterbrechung des Tones vorgesehen, die vom Integrator nicht erfaßt werden soll. Die Vergleichsschaltung CF₁ vergleicht Eingangscode mit dem Mittel-Code; nach Erfassung des vorhergehenden Zyklus und des Vergleichsergebnisses wird hierdurch das Schaltwerk RL₁ zur Durchführung folgender Operationen vorbereitet:

Wenn der Eingangscode höher ist als der halbe Mittelwert, bestimmt das Schaltwerk RL₁ die Erhöhung des Zählers CN₁ um eine zwischen 1 und 4 veränderbare Zahl von Schritten. Ist der Eingangscode gleich dem (halben) Mittelwert, wird letzterer unverändert belassen. Ist schließlich der empfangene Code kleiner als der genannte Wert, erniedrigt das Schaltwerk RL₁ den Zähler CN₁ um einen Schritt.

Das Schaltwerk RL₁ bestimmt die Anzahl ζ von Impulsen, um welche der Zähler CN₁ erhöht werden soll, wobei dessen Inhalt in Beziehung zur Nummer oder Zahl der im Zeitintervall t„ liegenden Rahmen gesetzt wird. Bei Annahme von t„ = 8 msec und einer Zahl

255 255 als Inhalt des Zählers CN₁, ergibt sich ζ = §^§=«4.

I OXO

Da der Zähler nur um Eins herabgesetzt wird, während die Erhöhung bis zu 4 Schritte betragen kann, wird die Schaltung für Mikrounterbrechungen der Prüffrequenz unempfindlich. Der Speicher ROM« liefert am Ausgang einen Code, der die festgestellte Frequenz zum Ausdruck bringt.

Um Schwankungen des auf diese Weise bestimmten Leistungswertes zu vermeiden, enthält der Integrator ID ferner Mittel, womit der

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31Ί11Η

in den Speicher RAM₃ geschriebene Wert nur dann auf den neuesten Stand gebracht wird, wenn eine vorgegebene positive bzw. negative Erhöhung bzw. Zählwertänderung festgestellt wird. Falls nämlich der erfaßte Wert um den im vorhergehenden Zyklus erfaßten Wert schwankt, der in das Register RU₂ übertragen wird, erfolgt keine Richtigstellung des Inhaltes des Speichers RAML·. Die Schaltung

CF₀ vergleicht den Pegel 1 , der in der Phase 0₁ erfaßt wurde, ^ a ι

mit dem Pegel 1, der Phase 0. _i. Auf Grund des Vergleichergebnisses wird das Schaltwerk RL- zur Durchführung folgender Operationen vorbereitet:

Ist 1 größer als 1,, wird der Zähler CN₀ um einen Schritt
a λ δ

erhöht. Ist I₂ gleich 1, , erfolgt keine Operation. Ist dagegen

1 kleiner als I₁ , wird der Zähler CN₀ um einen herabgesetzt,
a χ £

Solange der Zähler CN₀ in der betrachteten Phase seinen Zählzyklus nicht vollendet, wird in das Register RU₂ über den
Multiplexer MT-, der im vorhergehenden Zyklus erfaßte, im Speicher RAM., gespeicherte Wert übertragen: Beendet der Zähler CN« seinen Zählzyklus, spricht die Decodiereinheit DC₃ an, so daß
der Multiplexer MT₀ die Ausgabe des dem neuesten Stand entsprechenden Pegels 1 vom Ausgang des Speichers ROM₀ bewirkt

a δ

und folglich dieser dem neuesten Stand entsprechende Pegel 1
in das Ausgaberegister RU₂ gelangt.

Claims

PATENTANWÄLTE

DR. DIETER V. BEZOLD

DIPL. ING. PETER SCHÜTZ

DIPL. ING. WOLFGANG HEUSLER

MARIA-THERES1A-STRASSF 22 POSTPACH 860260

D-8OOO MUENCHEN 86

31111H

10994/H/Ro.

(DB 449)

Ital.Anm.Nr.20799 A/80

vom 21. März 1980

ZUGELASSEN BEIM EUROPAISCHEN PATENTAMT

EUROPEAN PATENT ATTORNEYS MANDATAIRES EN BREVETS EUROPEENS

TELEFON 089/4 70 60 06 TELEX 522 638 TELEGRAMM SOMBEZ

ITALTEL

Societal Italiana Telecomunicazioni s.p.a. Piazzale Zavattari, 12, Mailand / Italien

Schaltungsanordnung zum Ermitteln der Eigenschaften der Leitungen einer Durchgangs-Fernsprechvermittlungsstelle.

Patentansprüche

<y

1/) Schaltungsanordnung zum Ermitteln der elektrischen Eigenschaften der analogen und digitalen Verbindungsleitungen, die zu einer numerischen Durchgangs-Fernsprechvermittlungsstelle führen, in der eine Zentralsteuereinheit die Durchschaltung der von den Leitungen zu einem Verbindungsnetz der Vermittlungsstelle gelangenden Codes steuert, wobei die Codes von den analogen Leitungen über PCM-Multiplexer-Demultiplexer-Einheiten übertragen werden, gekennzeichnet durch folgende Schaltungen:

130064/069-3-

POSTSCHECK MÜNCHEN NR. 69148-800

BANKKONTO HYPOBANK MÖNCHEN (BLZ 70(720040) KTO. 60602S7378 SWIFT HYPO DE MM

eine zur Verbindung mit der Zentralsteuereinheit (CC) dienende Interface-Einheit (UIC), die seriell Daten und Synchronsignale zu oder von der Zentralsteuereinheit (CC) sendet bzw. empfängt sowie Meldungen übermittelt bzw. empfängt, die von einer Zweirichtungs-Sammelleitung übertragen werden;

eine erste Prüfeinheit (UPA) für die analogen Leitungen mit einem Empfangsabschnitt (SR), der nach dem Zeitmultiplexprinzip den Signalpegel erfaßt, mit dem dem Verbindungsnetz (RC) über eine Anzahl η analoge Leitungen von deren entfernten Enden η Prüffrequenzen mit einer Mehrzahl unterschiedlicher Werte (Pegel) zugeleitet werden, und mit einem Sendeabschnitt (ST₀), der

digital nach dem Zeitmultiplexprinzip η Prüffrequenzen mit einer Mehrzahl von Werten (Pegeln) erzeugt;

eine zweite, mit der Zweirichtungs-Sammelleitung verbundene Prüfeinheit (UPD) für die digitalen Leitungen, bestehend aus einem Sendeabschnitt (ST,) zur Erzeugung binärer Prüfcodes sowie aus einem Empfangsabschnitt (SR-,) , der die von dem Sendeabschnitt (ST,) erzeugten Prüfcodes mit denselben Prüfcodes nach deren Rezirkulation über das Verbindungsnetz (RC) vergleicht, in einem festgelegten Zeitabschnitt zählt, wie oft ein bestimmtes Bit (Nr. 3) eines Synchronwortes (B) in dem über die geprüfte digitale Leitung übertragenen Rahmen einen bestimmten Binärwert (1) aufweist, und ferner die Anzahl von Zustandsänderungen eines weiteren Bits (Nr. 4) dieses Synchronwortes (B) zählt;

einen mit der Zweirichtungs-Sammelleitung verbundenen Mikrocomputer (MIP) zum Austausch von Meldungen mit der Zentralsteuereinheit (CC) sowie zur Koordinierung der Operationen der beiden Prüfeinheiten (UPA, UPD) und für den Empfang von deren Prüfergebnissen; und ^:

eine zur Verbindung mit dem Verbindungsnetz (RC) dienende ', Interface-Einheit (UIR), bestehend aus einem Empfangsabschnitt (SR ), der den beiden Prüfeinheiten (UPA, UPD) die erforderlichen Taktimpulse und Daten übermittelt, und aus einem Sendeabschnitt

1300S4/Ö693

(ST_r), der die dem Verbindungsnetz (RC) zu sendenden PCM-Signale wiederherstellt und codiert.
2.) Schaltungsanordnung nach Anspruch 1 , dadurch gekennzeichnet , daß der Empfangsabschnitt (SR ) der

Cl

ersten Prüfeinheit (UPA) folgende Schaltungen enthält:

eine Phasenausgleichsschaltung (CR), welche die empfangenen Codes (cd) zu vorbestimmten Zeitpunkten parallel an einen Dehnkreis (ES), liefert, der sie auf eine höhere Bitzahl expandiert;

ein Digitalfilter (FD), das die von dem Dehnkreis (ES) kommenden Codes nach dem Zeitmultiplexprinzip filtert und auf eine Anzahl (x) Frequenzen in Abhängigkeit von ebensovielen Gruppen von Koeffizienten abstimmbar ist, die an einen zweiten Eingang des Filters (FD) von einem Koeffizientenspeicher (MC) angelegt werden;

eine erste Decodiereinheit (DC₁) zur Adressierung des Koeffizientenspeichers (MC) ;

einen Taktgeber (UT), der der Decodiereinheit (DC₁) eine Taktimpulsfolge (CK¹) zur Bildung der Adressen des Koeffizientenspeichers (MC) liefert;

einen Digitalintegrator (ID), der bei jeder Verarbeitungsphase den Mittelwert der Codes vom Ausgang des Digitalfilters (FD) bildet und einen diesen Mittelwert zum Ausdruck bringenden Code in einen der Leistung entsprechenden Code umwandelt; und

einen Datenspeicher (DT) zur Speicherung der Codes vom Ausgang des Digitalintegrators (ID) am Ende jeder Verarbeitungsphase.
3.) Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß der Sendeabschnitt (ST ) dei

ersten Prüfeinheit (UPA) folgende Schaltungen enthält:

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31111U

eine Decodiereinheit (DO) für die von dem Mikrocomputer (MIP) erzeugten Befehle, die in einem Speicher in einer zwischen der Decodiereinheit (DO) und dem Mikrocomputer (MIP) geschalteten Interface-Einheit (UI ) gespeichert werden;

einen von dieser Decodiereinheit (DO) gesteuerten Signalgenerator (GS), der nach dem Zeitmultiplexprinzip η Prüffrequenzen mit einer Mehrzahl von Werten (Pegeln) bildet;

einen ersten Komprimierkreis (CM₁), der die Codes (12 Bits) vom Ausgang des Signalgenerators (GS) auf eine geringere Anzahl (8) von Bits verdichtet; und

einen Parallel-Serien-ümsetzer (CSU) zur seriellen Ausgabe der Ausgangscodes des ersten Komprimierkreises (CM₁).
4.) Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Sendeabschnitt (ST,) der zweiten Prüfeinheit (UPD) folgende Schaltungen enthält:

einen ersten Speicher (RAM₁) mit wahlfreiem Zugriff, in welchen der Mikrocomputer (MIP) vorbestimmte binäre Prüfcodes (cb) schreibt, die dazu bestimmt sind, in einer gegebenen Verarbeitungsphase 0. zu einer mit der zu prüfenden PCM-Leitung verbundenen Leitungseinheit übertragen zu werden, die in der vorhergehenden Verarbeitungsphase Φ·_* einen Schleifenschließbefehl (Loop-Befehl) empfangen hatte;

eine an den Ausgang des ersten Speichers (RAM₁) mit wahlfreiem Zugriff geschaltete Sendeeinheit (TR) zum überprüfen von dessen Zellen und zur seriellen Ausgabe der Prüfcodes, die dazu bestimmt sind, zu einem gegebenen Zeitpunkt in den Sendeabschnitt (ST ) der zu dem Verbindungsnetz (RC) führenden Interface-Einheit (UIR) übertragen zu werden; und

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ein erstes Pufferregister (RT₁) zur Speicherung der Prüfcodes vom Ausgang der Sendeeinheit (TR).
5.) Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Empfangsabschnitt (SR,) der zweiten Prüfeinheit (UPD) folgende Schaltungen enthält:

ein Datenregister (RD), in welches der Empfangsabschnitt (SR ) der zu dem Verbindungsnetz (RC) führenden Interface-Einheit (UIR) die zu prüfenden Codes eingibt;

ein Adressenregister (RI), in welches die zu dem Verbindungsnetz (RC) führende Interface-Einheit (UIR) die Nummer der Verbindungsleitung überträgt, auf die sich der im Datenregister (RD) gespeicherte Code bezieht;

einen Befehlsspeicher (MO), in welchen der Mikrocomputer (MIP) einen Code (or) überträgt, welcher die Art der Operation zum Ausdruck bringt, die an dem im Datenregister (RD) enthaltenen Code durchzuführen ist;

ein Vergleichskreis (CM), der die in dem Adressenregister (RI) enthaltenen Adressen mit einer von dem Mikrocomputer (MIP) gelieferten Adresse vergleicht und bei Übereinstimmung ein Ausgangssignal erzeugt, mit dem das Schreiben der Codes in den Befehlsspeicher (MO) gesteuert wird;

ein zweites Pufferregister (RT₂), das die in dem ersten Pufferregister (RT₁) enthaltenen Codes aufnimmt;

ein erster Festwertspeicher (ROM₁), der in der Lage ist, eine Umcodierung der Ausgangscodes des Datenspeichers (MD) sowie der Ausgangscodes des zweiten Pufferregisters (RT₂) durchzuführen;

ein mikroprogrammiertes Rechenwerk (UCM) zur Durchführung der genannten Operationen an den Ausgangscodes des ersten Festwertspeichers (ROM,.) ;

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31111H

einen Zustandsspeicher (MS) zur Speicherung des Zustandes des von dem Rechenwerk (UCM) in jeder Verarbeitungsphase durchgeführten PrüfVorgangs;

einen Arbeitsspeicher (ML), in den das Rechenwerk (UCM) die zur Durchführung der Prüfungen notwendigen Codes überträgt;

einen ersten und einen zweiten Zählspeicher (CT₁, CT₂), in welche • das Rechenwerk (UCM) das Ergebnis der an seinen Eingangscodes durchgeführten Prüfvorgänge überträgt; und

ein Ausgaberegister (RU-), in welches der Inhalt der beiden Zählspeicher (CT-, CT₂) übertragen wird, bevor es zu dem Mikrocomputer (MIP) gelangt.
6.) Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet , daß das Digitalfilter (FD) mehrere in Kaskade geschaltete Zellen enthält und eine Zelle in der Lage ist, folgende Operationen durchzuführen:

Summierung der Codes des Rahmens T. eines gegebenen Kanals mit den Codes vom Ausgang einer ersten und einer zweiten Multiplizierstufe, welche die Codes des Rahmens T_1-1 bzw. des Rahmens T. „ mit einem ersten bzw. einem zweiten Multiplizierkoeffizienten (d bzw. c) multiplizieren, die den Koeffizienten ersten bzw. zweiten Grades der Polstellen der Filterzelle bildet;

Summierung der Ausgangsgröße der ersten Summierung mit den Ausgangscodes der zweiten und einer dritten Multiplizierstufe, welche die Codes der Rahmen T. _Λ bzw. T. _o mit einem dritten bzw.

ι— ι x—c.

einem vierten Multiplizierkoeffizienten (a bzw. b) multiplizieren, welche die Koeffizienten ersten bzw. zweiten Grades der Nullstellen der Filterzelle darstellen; und

Teilung der Ausgangscode der zweiten Summierung.

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7.) Schaltungsanordnung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß jede Zelle des Digitalfilters (FD) folgende Schaltungen enthält:

einen zweiten Speicher (RAM₂) mit wahlfreiem Zugriff, der einen ersten Abschnitt zur Speicherung der Codes gegebener Rahmen T. ι und einen zweiten Abschnitt zur Speicherung der Codes der Rahmen T_1-2 hat;

einen ersten Multiplexer (MT₁), dessen erstem Eingang die Codes vom Ausgang des zweiten Speichers (RAM-) mit wahlfreiem Zugriff zugeführt sind;

ein erstes Schieberegister (RS ), das am Eingang die Ausgangs-

codes des ersten Multiplexers (MT₁) empfängt;

ein zweites Schieberegister (RS, ), dem die Ausgangscodes des ersten Schieberegisters (rs ) zugeführt sind, und dessen Ausgang

an den zweiten Eingang des ersten Multiplexers (MT.) geschaltet ist;

eine Multiplizierschaltung (ML), die einen Koeffizienten aus einem an den Ausgang des Koeffizientenspeichers (MC) geschalteten Koeffizientenregister (RCR) mit einer vorbestimmten Zahl von Bits vom Ausgang des ersten Schieberegisters (RS ) multipliziert;

ein Register (RP) für Teilergebnisse, welches mit seinem Eingang an den Ausgang der Multiplizierschaltung (ML) und mit einem Ausgang an einen weiteren Eingang der Multiplizierschaltung (ML) geschaltet ist;

einen zweiten Multiplexer (MT₂), der an einem ersten Eingang die Codes des Rahmens T., an einem zweiten Eingang die Ausgangscodes des Registers (RP) der Teilergebnisse und an einem dritten Eingang die Ausgangsbits eines Teilers (DV) empfängt;

einen Summierkreis (CS) zur Bildung der Summe der Codes vom Ausgang des zweiten Multiplexers (MT₂) und eines Akkumulatorregisters (RA), welches zwischen den Ausgang des Summierkreises (CS) und den Eingang des Teilers (DV) geschaltet ist;

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— ο —

ein binäres Komprimier-Schaltwerk (LC) zur Verdichtung der Ausgangscodes des Akkumulatorregisters (RA); und

eine an den Ausgang dieses Schaltwerks (LC) geschaltete Schreibsteuereinheit (US), welches das Schreiben der Ausgangscodes des Schaltwerks (LC) in den zweiten Speicher (RAM₂) mit wahlfreiem Z ugr iff s teuert.
8.) Schaltungsanordnung nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß der Digitalintegrator (ID) folgende Schaltungen enthält:

einen zweiten Komprimierkreis (CM₂), dem die Ausgangscodes des Digitalfilters (FD) zugeführt sind;

eine erste Vergleichsschaltung (CF₁), die die Ausgangscodes dieses Komprimierkreises (CM₂) mit dem Ausgangscode eines ersten Zählers (CN.) vergleicht;

ein erstes binäres Schaltwerk (RL₁), welches den Inhalt des ersten Zählers (CN₁) um eine veränderliche Zahl von Schritten erhöht, wenn der Ausgangscode des Komprimierkreises größer ist als der Ausgangscode des ersten Zählers (CN₁), und welche im umgekehrten Fall den Inhalt des ersten Zählers (CN₁) um einen Schritt herabsetzt;

einen dritten Speicher (RAM-,) mit wahlfreiem Zugriff, welcher zu Beginn jeder Verarbeitungsphase in den ersten Zähler (CN₁) einen Code überträgt, der den beim jeweils vorhergehenden Zyklus festgestellten Mittelwert ausdrückt;

einen an den Ausgang des ersten Zählers (CN₁) geschalteten zweiten Festwertspeicher (ROM₂)/ dessen Ausgangscodes die Leistung der Ausgangscodes des ersten Zählers (CN₁) zum Ausdruck bringen;

eine zweite Vergleichsschaltung (CF₂) , an dessen Eingänge der Ausgangscode des zweiten Festwertspeichers (ROM₂) bzw. der Ausgangscode des dritten Speichers (RAM₃) mit wahlfreiem Zugriff gelegt sind;

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ein zweites binäres Schaltwerk (RL~), das den Inhalt eines vorwärts und rückwärts zählenden zweiten Zählers (CN₂) erhöht bzw. herabsetzt, falls der Code des mit dem zweiten Festwertspeicher ) verbundenen Eingangs der zweiten Vergleichsschaltung den anderen Eingangscode über- bzw. unterschreitet;

einen vierten Speicher (RAM^) mit wahlfreiem Zugriff, der zu Beginn jeder Zeitphase in den zweiten Zähler (CN₂) den Zählwert überträgt, den dieser im jeweils vorhergehenden Zyklus erreicht hat;

eine an den Ausgang des zweiten Zählers (CN₂) geschaltete zweite Decodiereinheit (DC₂), die ein Ausgangssignal erzeugt, wenn der zweite Zähler (CN₂) seinen Zählzyklus vollendet hat;

einen von dem Ausgangssignal der zweiten Decodiereinheit (DC₂) gesteuerten dritten Multiplexer (MT₃), dessen Eingänge an die Ausgänge des dritten Speichers (RAM₃) mit wahlfreiem Zugriff bzw. des zweiten Festwertspeichers (ROM«) geschaltet sind;

ein vierter Multiplexer (MT₄), der den Ausgangscode des ersten Zählers (CN-) bzw. den Ausgangscode des dritten Multiplexers (MT₃) in den dritten Speicher (RAM₃) mit wahlfreiem Zugriff überträgt; und

ein zweites Ausgaberegister (RU₂), dem der Ausgangscode des dritten Multiplexers (MT₃) zugeführt ist.

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