DE3040138C2 - - Google Patents

Description

Die Erfindung betrifft eine Einrichtung zum Programmieren einer Speicheranordnung aus mehreren Speicherbausteinen, wobei jeder Speicherbaustein mehrere in Zeilen und Spal­ ten angeordnete Speicherelemente aufweist, wobei

• - die Speicherelemente zum Einschreiben von Daten durch eine als Adressenumformer ausgebildete Ansteuereinrich­ tung, entsprechend einer am Eingang der Ansteuereinrich­ tung anliegenden Adresse, zeilenweise und spaltenweise adressierbar sind, wobei
• - der Adressenumformer mit Zeilenadresseneingängen der Speicherbausteine zum Ansteuern einer Zeile jedes Spei­ cherbausteines verbunden ist.

Es ist bereits eine Speicheranordnung bekannt (DE-OS 14 74 480), die Magnetdraht-Speicherelemente in 2 ¹/₂ D Speicherorganisation aufweist. Solche bitorientierten Speicher weisen Speichermatrizen auf, die in Matrix- Zeilen und Matrix-Spalten angeordnet sind. Eine Ansteue­ rung einer Zeile des Speichers erfolgt über eine Treiber- Matrix, entsprechend einer angelegten Zeilenadresse und die Ansteuerung der zugehörigen Spaltenadresse erfolgt durch eine weitere Matrix die entsprechende Schalter zum Einschreiben eines Bits öffnet. Weiterhin ist es be­ kannt (US-PS 35 99 146), in einem Speicherbaustein mit wahlfreiem Zugriff (RAM) für die abzuspeichernden Daten ein jeweils zugehöriges Prüfbit abzuspeichern und zwar in einem Teilbereich des gleichen Speicherbausteins. Da­ bei wird das zugehörige Prüfbit aus der anliegenden Adresse für das einzuschreibende Datenwort mittels eines Prüfbitgenerators gewonnen.

Bekannte programmierbare Festwertspeicher sind in der Regel so ausgeführt, daß Daten oder Programme in die je­ weils adressierten Zeilen des Speichers eingeschrieben werden können. Vor der Programmierung enthalten sämtliche Speicherstellen des Festwertspeichers beispielsweise eine logische Eins. Bei der Programmierung werden die Speicher­ stellen, die einen anderen Zustand als eine logische Eins annehmen sollen, umprogrammiert, d. h. sie werden auf Null gesetzt. Die auf Null gesetzten Speicherstellen lassen sich nach der Programmierung nicht mehr einzeln umprogram­ mieren. Bei einem Teil der bekannten Festwertspeicher ist es allerdings möglich, sie z. B. durch Bestrahlen mit UV- Licht wieder in ihren ursprünglichen Zustand zu setzen (sog. EPROM).

Solche handelsüblichen PROM- oder EPROM-Speicherbausteine besitzen üblicherweise einen Freigabeeingang EN, um ein­ programmierte Daten zum Auslesen freizugeben.

Um die Daten eines umfangreicheren Programmes abspeichern zu können, werden mehrere derartige Festwertspeicher be­ nötigt. Die einzelnen Festwertspeicher sind i. a. byte­ orientiert, d. h. durch Anlegen einer Adresse wird eine bestimmte Zeit des Festwertspeichers zum Einschreiben oder Auslesen des darin abgelegten Bytes aktiviert. Bei bekannten Speicheranordnungen, die mehrere programmier­ bare Festwertspeicher enthalten, werden die einzelnen Festwertspeicher vor dem Zusammenfügen zu der Gesamt­ speicheranordnung jeweils getrennt programmiert. Jeder dieser einzelnen Festwertspeicher enthält damit eine bestimmte Anzahl von Wörtern, die einen Teil des gesamten abgespeicherten Programms darstellen. Da in jedem Fest­ wertspeicher unterschiedliche Programmteile abgespeichert sind, ist bei der Lagerhaltung der vor dem Bestücken pro­ grammierten Festwertspeicher eine besondere Sorgfalt er­ forderlich, um Verwechslungen zu vermeiden. Diese Sorg­ falt ist auch bei der späteren Bestückung der Leiter­ platten und bei Wartungs- und Reparaturarbeiten erforder­ lich.

Der Erfindung liegt die Aufgabe zugrunde, eine Einrich­ tung zum Programmieren einer Speicheranordnung der ein­ gangs genannten Art zu schaffen, bei der das Programm oder die Daten in die aus einzelnen Festwertspeichern aufgebaute fertige Speicheranordnung eingeschrieben werden können.

Eine erfindungsgemäße Einrichtung der eingangs genannten Art ist dadurch gekennzeichnet,

• - daß die Speicherbausteine byteorientierte Festwert- Speicherbausteine sind,
• - daß der Adressenumformer zum Ansteuern einer Spalte jedes Speicherbausteins mit Adresseneingängen einer Reihe von 1-aus-8-Demultiplexern verbunden ist,
• - daß je ein Demultiplexer mit den Dateneingängen eines Speicherbausteins verbunden ist, so daß jedes Bit eines in die Speicheranordnung einzuprogrammierenden Datenwortes in einen anderen der Festwert-Speicher­ bausteine eingeschrieben wird,
• - daß der Adressenumformer mit Freigabeeingängen der Speicherbausteine verbunden ist, über die derjenige Speicherbaustein aktiviert wird, in den ein Bit ein­ zuprogrammieren ist,
• - daß einer der Speicherbausteine über den zugeordneten 1-aus-8- Demultiplexer mit einer Prüfbitlogik verbunden ist und
• - daß die Prüfbitlogik mit den Dateneingängen der anderen 1-aus-8-Demultiplexer verbunden ist und ein zu dem einzuschrei­ benden Datenwort gehörendes Prüfbit erzeugt, das in dem der Prüfbitlogik zugeordneten Speicherbaustein abge­ speichert wird.

Eine vorteilhafte Ausgestaltung der Erfindung ist dem Unteranspruch zu entnehmen.

Die Vorteile der Erfindung liegen insbesondere in der Verein­ fachung der Lagerhaltung und der Fertigung umfangreicher Fest­ wertspeicheranordnungen. Sie ist insbesondere für die sog. bit­ orientierte Speicherung geeignet, bei der die Information bit­ weise in die physikalischen Speicherbausteine eingeschrieben sind, da nunmehr die Notwendigkeit entfällt, die Daten zur Programmierung einzelner, i. a. byte- oder wortorientierter Speicherbausteine umzuformatieren. Erfindungsgemäß kann der gesamten Speicheranordnung die externe, normal formatierte Information angeboten werden.

Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand der Zeichnung näher erläutert. Es zeigt

Fig. 1 eine Speicheranordnung und

Fig. 2 einen in der Speicheranordnung nach Fig. 1 verwendeten programmierbaren Festwertspeicher in schematischer Darstellung.

Die aus Fig. 1 ersichtliche Speicheranordnung enthält einen Adressenumformer AU und mehrere Reihen R 1, R 2, . . . von Fest­ wertspeichern, von denen lediglich die Festwertspeicher EP 0, EP 1, . . ., EP 8 der ersten Reihe R 1 im einzelnen dargestellt sind. Außerdem weist die Speicheranordnung mehrere Demultiplexer bzw. Decoder D 0 bis D 8 auf, die jeweils den Festwertspeichern EP 0 bis EP 8 zugeordnet sind. Durch eine Prüfbitlogik PB, wird jeweils zu einem über die Decoder D 0 bis D 7 in die Festwertspeicher EP 0 bis EP 7 einzuschreibenden Datenworts ein Prüfbit erzeugt, welches in dem Festwertspeicher EP 8 abgespeichert wird.

Jede der Reihen R 1, R 2, . . . besteht somit aus neun Festwert­ speichern, von denen die Festwertspeicher EP 0 bis EP 7 zur Aufnahme von Daten bestimmt sind, während der Festwertspei­ cher EP 8 zur Aufnahme von Prüfbits vorgesehen ist. Soll nun beispielsweise in den Festwertspeicher EP 1 eine Null einge­ schrieben werden, so wird sie an den Eingang des Decoders D 1 angelegt. Die Decoder D 0 bis D 8 sind ausgangsseitig jeweils über acht Leitungen mit den Spalten S 1 bis S 8 (vgl. Fig. 2) der Festwertspeicher EP 0 bis EP 8 verbunden. Jeder Decoder D 0 bis D 8 weist einen Adresseneingang AS auf, der mit dem Adressenumformer AU verbunden ist. An diese Adresseneingänge AS wird die Adresse der Spalte angelegt, in die ein Bit ein­ geschrieben werden soll. Da im Ausführungsbeispiel die einzelnen Festwertspeicher jeweils acht Spalten aufweisen, genügen drei Leitungen zum Übertragen der die jeweilige Spalte kennzeichnenden Adresse. Den Festwertspeichern EP 0 bis EP 8 wird über ihre Adresseneingänge AZ gleichzeitig mitgeteilt, in welche Zeile Z 1 bis Zn das Bit eingeschrieben werden soll. Zu diesem Zweck sind die Adresseneingänge AZ über elf Leitungen mit einer entsprechenden Anzahl von Aus­ gängen des Adreßumformers AU verbunden. Eine vom Adreß­ umformer AU über diese elf Leitungen übertragene Adresse wird sämtlichen Festwertspeichern gleichzeitig zugeführt. Dazu sind acht je mit einem Freigabeeingang EN eines Fest­ wertspeichers verbundene Auswahlleitungen vorhanden, über die der zu programmierende Festwertspeicher - z. B. der Festwertspeicher EP 1 - aktiviert werden kann.

Der Adreßumformer hat also die Aufgabe, eine an ihm ein­ gangsseitig anliegende Adresse so umzuformen, daß ausgangs­ seitig über die acht Auswahlleitungen ein bestimmter Fest­ wertspeicher EP 0 bis EP 7 zur Aufnahme eines Bits freigegeben wird. Als Freigabesignal kann dem Freigabeeingang EN des Festwertspeichers beispielsweise eine logische Eins zugeführt werden.

Weist die Speicheranordnung wie dargestellt mehrere Reihen R 1, R 2, . . . von Festwertspeichern auf so muß der Adreß­ umformer AU außerdem aus der an seinem Eingang anliegenden Adresse ein Freigabesignal ableiten, welches eine der Reihen R 1, R 2, . . . für die Aufnahme von Daten freigibt. Zu diesem Zweck ist er mit Auswahleingängen RS 1, RS 2, . . . verbunden, die ihrerseits zum Einschalten der zugehörigen, für die Aufnahme von Prüfbits vorgesehenen Festwertspeicher EP 8 mit deren Freigabeeingang EN verbunden sein können. Im dar­ gestellten Ausführungsbeispiel ist z. B. der Auswahleingang RS 1 der Reihe R 1 direkt mit dem Freigabeeingang EN des Fest­ wertspeichers EP 8 verbunden.

Mit der vorgenannten Speicheranordnung wird erreicht, daß ein an den Eingängen der Decoder D 0 bis D 7 anliegendes Datenwort so auf mehrere Festwertspeicher EP 0 bis EP 7 ver­ teilt wird, daß in jedem dieser Festwertspeicher nur ein Bit des Datenwortes abgespeichert wird. Diese Aufteilung auf mehrere Festwertspeicher hat in Verbindung mit dem intern erzeugten Prüfbit den Vorteil, daß beim späteren Auslesen ein Fehler der Daten erkannt werden kann. Wird nämlich beim Auslesen, welches analog wie das oben be­ schriebene Einspeichern von Daten erfolgt, einer der Fest­ wertspeicher falsch adressiert, so kann der entstehende Fehler anhand des Prüfbits festgestellt werden.

Zum Einschreiben der Daten wird der Adreßumformer AU ein­ gangsseitig mit einem in der Zeichnung nicht dargestellten handelsüblichen Programmiergerät verbunden. Die Festwert­ speicher EP 0, . . . EP 8 entsprechen der eingangs erwähnten Ausführung, d. h. sämtliche Speicherstellen weisen vor dem Programmieren eine logische Eins auf und können durch An­ legen einer logischen Null bitweise umprogrammiert werden. Die einzelnen Bits einer Zeile Z 1 bis Zn (Fig. 2) eines bekannten Festwertspeichers können in der Schaltungsanordnung einzeln nacheinander umprogrammiert werden.

Durch die erfindungsgemäße Programmiereinrichtung kann eine weitgehend selbsttätige Programmierung größerer Speicher­ einheiten vorgenommen werden. Durch eine derartige Pro­ grammierung fertig bestückter Speicheranordnungen werden Bestückungsfehler und der sonst für die Lagerhaltung unter­ schiedlich programmierter Festwertspeicher erforderliche Aufwand vermieden.

Claims (2)

1. Einrichtung zum Programmieren einer Speicheran­ ordnung aus mehreren Speicherbausteinen, wobei jeder Spei­ cherbaustein mehrere in Zeilen und Spalten angeordnete Speicherelemente aufweist, wobei die Speicherelemente zum Einschreiben von Daten durch eine als Adressenumformer ausgebildete Ansteuereinrichtung, entsprechend einer am Eingang der Ansteuereinrichtung anliegenden Adresse, zei­ lenweise und spaltenweise adressierbar sind, wobei der Adressenumformer mit Zeilenadresseneingängen der Speicher­ bausteine zum Ansteuern einer Zeile jedes Speicherbau­ steins verbunden ist, dadurch gekennzeichnet, daß die Speicherbausteine (EP 0, . . ., EP 8) byteorientierte Festwert-Speicherbausteine sind, daß der Adressenumformer (AU) zum Ansteuern einer Spalte jedes Speicherbausteins (EP 0, . . ., EP 8) mit Adres­ seneingängen (AS) einer Reihe von 1-aus-8-Demultiplexern (D 0 , . . ., D 8) verbunden ist, daß je ein Demultiplexer (D 0, . . ., D 8) mit den Dateneingängen eines Speicherbau­ steins verbunden ist, so daß jedes Bit eines in die Spei­ cheranordnung einzuprogrammierenden Datenwortes in einen anderen der Festwert-Speicherbausteine (EP 0, . . ., EP 7) eingeschrieben wird, daß der Adressenumformer (AU) mit Freigabeeingängen (EN) der Speicherbausteine verbunden ist, über die derjenige Speicherbaustein aktiviert wird, in den ein Bit einzuprogrammieren ist, daß einer der Speicherbausteine (EP 8) über den zugeordneten 1-aus-8- Demultiplexer (D 8) mit einer Prüfbitlogik (PB) verbunden ist und daß die Prüfbitlogik (PB) mit den Dateneingängen der anderen 1-aus-8-Demultiplexer (D 0, . . ., D 7) verbun­ den ist und ein zu dem einzuschreibenden Datenwort ge­ hörendes Prüfbit erzeugt, das in dem der Prüfbitlogik (PB) zugeordneten Speicherbaustein (EP 8) abgespeichert wird.

2. Einrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Speicheranordnung mehrere Reihen (R 1, R 2, . . . ) von Festwert-Speicherbausteinen (EP 0, . . ., EP 8) aufweist und daß ein Auswahleingang (RS 1, RS 2, . . .) je­ der Reihe mit dem Adressenumformer (AU) verbunden ist, so daß entsprechend der am Eingang des Adressenumformers (AU) anliegenden Adresse jeweils eine Reihe von Festwert- Speicherbausteinen (EP 0, . . ., EP 8) angesteuert wird.