DE3013126A1

DE3013126A1 - Fehlerdetektor

Info

Publication number: DE3013126A1
Application number: DE19803013126
Authority: DE
Inventors: Philip Wade Marsh; Gregory Boyd Wiedenman
Original assignee: Sperry Corp
Current assignee: Sperry Corp
Priority date: 1979-04-11
Filing date: 1980-04-03
Publication date: 1980-10-16
Also published as: US4326291A; JPS55140955A

Description

SPEHRY CORPORATION, New York, K, Y./U. So A.

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Fehlerdetektor

Die Erfindung betrifft einen Fehlerdetektor, von dem bei der Datenverarbeitung durch eine logische Schaltungseinheit Fehler wahrgenommen werden können.

Auf dem Gebiet der Rechenautomaten und der Automation an sich ist die genaue Bearbeitung digitaler Daten eine wesentliche Notwendigkeit „ Meistens werden die digitalen Daten als Folgen binärer Signale, sog. Bits dargestellt oder in einen Binärcode überführt, Jede Position in einem derartigen codierten Wort besteht aus dem 0~ oder 1-Bit, wobei die unterschiedlichen Codewörter die verschiedenen Informationsmengen wiedergeben.

Bei der Bearbeitung der digitalen Daten möchte man bemerken können, wann ein Fehler im Bearbeitungsvorgang aufgetreten ist, damit eine Korrektur vorgenommen werden kann» Ein bekanntes Verfahren der Fehlerbestimmung bedient sich überzähliger Daten zum Vergleich mit den tatsächlichen Daten oder überzähliger Bearbeitungs-Einheiten, deren Signale mit der tatsächlich benutzten Bearbeitungseinheit verglichen werden. Infolge einer mangelnden Obereinstimmung wird ein Fehler er» kannt, den der Benutzer der Anlage bemerkt.

Die zuvor erläuterten Anordnungen können wegen der Einrichtung sehr kostspielig sein, die zum Vergleich der wirklichen Datenbits mit den Überzähligen Datenbits benötigt wird, insbesondere wenn ein solcher Vergleich an mehreren Punkten der Anlage ausgeführt werden soll. Dann mUssen nicht nur zusätzliche Vergleichseinheiten₉ sondern auch Datenschienen zur Übermittlung der überzähligen Bifes vorgesehen sein.

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Zi¹Zl der Erfindung ist es, einen kleinen, unkostspieligen, susätzliehen Schaltkreis zur Wahrnehmung von Fehlern bei der Datenbearbeitung durch eine logische Schaltungseinheit vorzusehen,

Bei der Ausführungsform der Erfindung sind zvei logische Schaltungseinh'citen zum Empfang "and r,ur Bearbeitung öer Daten vorhanden, -JiQ sich ergebende Daten ansäten zu können« die von der einen logisehan Sehalturigseinheit auf eine Datenschiene gebracht werden, wahrend die aus eier anderen logischen Schaltungselnheit einem Generator von Paritäfcsprüfdigits zugeführt wsrtien; dieser erzeugt aus den empfangenen Daten ein oder mehrere ParitatsprUfbits, die dann gemeinsam mit den von äer ersten Xogischen Schaltungseinheit ausgegebenen Daten auf die Dat'.anschie, ε gelegt werden. Die Daten miä die Paritätsprüfdigits werden darauf von einer anderen Einrichtung des Systems ausgewertet oder einfach gespeichert. Von einer ebenfalls vorhandenen Paritäts-Prüfschaltung werden die Daten und die Paritätsp ruf digits entweder aus der Ds.tenschiene oder der anderen Einrichtung empfangen _f und ihre Parität wird geprüft, um zu ermitteln, ob sie richtig ist. Im Falle einer falschen Parität ruft die Prüfschaltung eine Warnmeldung hervor₅ damit der Benutzer einen Fehlerbei. der Datenbearbeitung oder «»Übertragung zur Prüfschaltung beiuerkt» In allen Fällen kann der Benutzer dann eine entsprechende Handlung sur Ausschaltung der Fehlerfolgen vornehmen.

Ein Ausfdhrungsbeisplel der Srfincung ist in der Zeichnung dargestellt unet wird im folgenden näher erläutert*

Ein Fehleranzeiger kann einfach daraus bestehen, daß ein einzelnes Bit an alle Datenzeichen oder Wörter angehängt wird, damit jedes Wort eine gerade Anzahl Einsen (oder andererseits eine gerade Anzahl Nullen) aufweist. Es wUrde dann eine geradzahlige Parität besitzen, Im Falle, daß eine ungerade Anzahl Fehler (also Übergänge von einer Eins zur Null oder umgekehrt) auftreten wUrde, wird, das übertragene Wort mit einer ungeraden Parität empfangen, also nicht die erwartete gerade Parität wahrgenommen werden können, womit das Auftreten eines (oder mehrerer) Fehlec(s) angezeigt wird.

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Bei zahlreichen anderen Anordnungen werden mehrere Fehlerprufbits an jedes Datenwort angehängt, um das Vorhandensein von Fehlern anzuzeigen oder in einzelnen Fällen die Fehler wahrzunehmen !and zu. korrigieren. Verschiedene Verfahren zur Ermittelung und Korrektur von Fehlern sind ε,- Β» im Buch von W- W, Peterson rait; dem Titel: "Errors-Correcting Codes" beschrieben, d&s im Jahre 1961 von M* I, To Prass und John Wiley and Sons herausgegeben wurde.

Bei der Ausführungsfortn der £x»findung wird die Paritätsprüfung in einer einmaligen Weise zur Bestimmung ausgenutzt, ob Fehler· in? Laufe einer Bearbeitung von Daten durch eine Art einer logischen Schaltungseinheit auftreten.

Bei der Datenbearbeitung wird eins logische Schaltungseinheit 4 eingesetzt, von der die Daten über eine Datenschiene 8 empfangen werden, Sie kann eine Recheneinheit, ein Mikroprozessor oder ähnliches sein.und nach der Datenbearbeitung Wörter aus acht Bits auf eine Datenschiene 12 bringen.

In derselben Weise wie die logische Schalfcungseinheit 4 arbeitet eine weitere überzählige logische Schaltungseinheit 20, die gemeinsam mit der ersten auf die Taktsignale eines Zeitgebers 24 anspricht. Die von der logischen Schaltungseinheit 4 auf der Datenschiene 8 empfangenen Daten v/erden auch von der logischen Schaltungseinheit 20 aufgenommen, die die Daten in derselben Weise wie die logische Schaltungseinheit 4 bearbeitet und Batenwörter aus 8 Bits auf einer Datenschiene 28 ausgibt.

Die von der logischen Schaltungseinheit 20 ausgegebenen Datenwörter treten in einen Paritätsbit-Generator 32 ein, der für jedes Datenwort(von geraderoder ungerader Parität) ein Paritätsbit erzeugt, das auf eine Datenschiene 16 für neun Bits gelegt wird» Die von der logischen Schaltungseinheit 4 ausgegebenen Datenwörter treten in eine Verzögerungsschaltung 14 ein, die die Wörter so lange verzögert, wie der Paritätsbit-Generator 32 zur Erzeugung eines Paritätsbit benötigt. Hiernach werden die Datenwörter der

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Datenschiene 16 zugeführt. Die in die Batenschiene 16 eingeführten Informationen umfassen somit die von der logischen Schaltungseinheit 4 übertragenen Datenwörter und die fur die entsprechend ausgegebenen Datenwörter hervorger-ufenen Paritätsbits aus der logischen Schaltungseinheit 20. Falls die von den beiden logischen Schalt: ungse inhe i ten 4 und 20 erzeugten Dai-snwör-tsr dieselben sind, sollten die vom ParitäfcsbiteGenerator 22 herangebrachten Paritätsbifcs richtig für· die von der logischen Schal tungseinheit 4 übertragenen Datenwörter sein« Wenn also die von den beiden Schaltungseinheiten 4 und 20 abgegebenen Signale üD^re^.nstiir.men, geben die der Datenschiene 16 für die aus der SchaltungBeinheit 4 kommenden Batenwörter das Fehlen einas Mangels an, Im Falle_{ dai3 die Parität nicht richtig ist, muß ein Fehler- bsi der Datenbearbeitung in der logischen Schaltungseinheit 4 oder 20 aufgetreten sein.

Die Datenwörter und die entsprechenden, der Oatenschiene 16 zugeleiteten Paritätsbits gelangen ihrerseits in andere Einrichtungen des Systems, z. B. in Speichergeräte_s Register und sonstige dafcenverarbeitende Einheiten. Außerdem werden sie einer Paritätsprüf- und Decodierschaltung 36 zugeführt, die .jedes Datenwort und das zugehörige Paribätsbit decodiert, um zu bestimmen, ob die Parität richtig ist oder nicht. Im Falle eines Fehlers erzeugt die Paritätsprüf- und Decodierschaltung 36 ein Signal, das in einen Alarmkreis 40 eintritt, durch den der Benutzer gewarnt wird, daß ein Fehler wahrgenommen wurde. Diese Warnung kann entweder aus einem hörbaren Signal z. B. aus einer Glocke oder Hupe oder aus einem sichtbaren Signal, z. B. dem Aufleuchten einer Lampe bestehen. Die Paritätsprüf- und Decodierschaltung 36 kann logische Anordnungen mit einem einfachen Paritätsbit-Generator zur Erzeugung eines Paritätsbit für jedes aus der Schaltungseinheit 4 empfangene Datenwort und einen Komparator enthalten, der die erzeugte Parität mit dem empfangenen Paritätsbit vergleicht. Bei einer fehlenden Übereinstimmung wird eine falsche Parität angezeigt.

Bei einer Parität durch ein exraelnas Bit kann nur eine ungerade Anzahl Fehler wahrgenommen werden, una iurnit würde die Pari täte«·

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prüf- und Decodierschaltung 36 den Alarmkreis 40 unterrichten, daß 1, 3, 5.... ο Fehler in den empfangenen Datenwörtern vorhanden sind. Es können jedoch auch Schaltungen vorgesehen sein, in denen mehrere Paritätsbits aur Wahrnehmung einer beliebigen Anzahl Fehler ijenutzt werden. Sobald natürlich einFehler bemerkt ist, kann der Benutzer die Daten erneut bearbeiten lassen, in denen der Fehler aufgetreten ist_s (vorausgesetzt daß diese Daten wieder aufgefunden v/erden,) oder es können die fehlerhaften Daten markiert werden, so daß bekannt ist, wo die Daten einen Fehler enthalten.,

Zuvor ist also eine einfache Anor-dnvaig zur Bestimmung erläutert, ob bei der Datenbearbeitung durch eine logische Schalbungseinheit Fehler aufgetreten sind oder nicht. Dies geschieht mit Hilfe einer überzähligen logischen Schaltungseinheit, die gleichzeitig mit der primären Schaltungseinheit arbeitet. Aus den von der überzähligen Schaltungseinheit abgegebenen Signalen wird ein Paritätsbit erzeugt, das gemeinsam mit den von der primären Schaltungseinheit gelieferten Signalen einer Paritätsprüfschaltung zugeleitet wird, die die Parität überprüft, um das Auftreten eines Fehlers zu bestimmen.

In diesem Fehleranzeigesystem wird also die überzählige logische Schaltungseinheit gemeinsam mit der erforderlichen logischen Schaltungseinheit zur selben Zeit betrieben, da die von ihnen erzeugten Daten dieselben sein sollen. Die von der erforderlichen Schaltungseinheit gelieferten Daten gelangen in eine Datenschiene und die von der überzähligen Schaltungseinheit hervorgerufenen Daten in einen Paritätsbit-Generator, der ein Paritäts-Prüfdigit gemeinsam mit den Daten aus der erforderlichen Schaltungseinheit auf die Datenschiene bringt. Von einer Paritäts-Prüfschaltung werden die Daten und das Paritats-Prüfdigit aus der Datenschiene übernommen, und es erfolgt eine Berechnung, um zu bestimmen, ob die Parität richtig ist. Im Falle einer falschen Parität erzeugt die Paritäts-Prüf schaltung ein Warnsignal zur Unterrichtung des Benutzers.

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Claims

PATEWTAN S P a U C H E

Prüfschaltung für Fenl«.r in dos- Datenverarbeitung durch eine logische Schaltungeeinfrfiit ai^ ainer v^i-ticren wiö dis erst© Schaltungseinhelt arbeitenden logischen Schaltungseinfceit, dad u r¹ c h g e k. e η η ζ e £ c h η e t, d&ß von einem Po.x»itäfcs~ bit-Gonerato? (32) su den von des v*«iter-er. Schaltüngaeinheit f2O) ausgegebenen Dat^n Pari tä";s-~?ri;friv .-^ifcs öi-seugbar sind, dia gssiein-" sam mit den von de? ernten Schaltuiigssintieit (4) ausgegebenem baten «iner Paritätsprüf-- und Decodie-rar/isaltunfc· {36} isufüh^bar sind; von der Im Falle einer falschen Parität sin Felxiersignal eraeugbar ist.
2) Prüfschaltung nach aera Anspic*«eh 1« dadurch gekennzeichnet, daß das !!"shiersignai einem Alarmkveis (40) üuführbar ist, der ein hör- oder sichtbares Warnsignal abgibt.
3) Prüfschaltung nach dem Anspruch 2 oder 3, dadurch gekennzeichnet, daß awisehen der ersten Schaltungseinheit (4) und der ParitUtsprüf- und Decodierschaltung (36) eine Verzögerungsschaltung (14) angeschlossen ist·, von der die von der ersten Schaltungseinheit (4) ausgegebenen Daten um eine Zeitspanne verzögerbar sind, die der für die Erzeugung der Paritäts-Prüfdigits benötigten Zeitspanne entspricht,

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