DE2929077A1 - Verfahren zum herstellen von integrierten mos-halbleiterschaltungen nach der doppel-silizium-gate-technologie - Google Patents

Verfahren zum herstellen von integrierten mos-halbleiterschaltungen nach der doppel-silizium-gate-technologie

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DE2929077A1
DE2929077A1 DE19792929077 DE2929077A DE2929077A1 DE 2929077 A1 DE2929077 A1 DE 2929077A1 DE 19792929077 DE19792929077 DE 19792929077 DE 2929077 A DE2929077 A DE 2929077A DE 2929077 A1 DE2929077 A1 DE 2929077A1
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Description

  • Verfahren zum Herstellen von integrierten MOS-Halb-
  • leiterschaltungen nach der Doppel-Silizium-Gate-Technoloie.
  • Die vorliegende Patentanmeldung betrifft ein Verfahren zum Herstellen von integrierten M0S-Halbleiterschaltungen nach der Doppel-Silizium-Gate-Technologie, bei dem die beiden Poly-Silizium-Ebenen (Poly-Silizium-1 und Poly-Silizium-2) durch eine aus Phosphorglas bestehende Oxidschicht gegeneinander isoliert sind.
  • Mit der in Richtung steigender Integrationsdichte verbundenen Halbleitertechnologie wird die Schaffung zusätzlicher Verdrahtungsebenen auf einem Siliziumchip erforderlich. Durch die Einführung einer zweiten Poly-Silizium-Ebene durch den Doppel-Silizium-#ate-Prozeß konnte die Integrationsdichte bei dynamischen RÄM (random-access-memory)-Speichern beträchtlich gesteigert werden. Die zusätzliche Poly-Silizium-Ebene muß durch eine Isolationsschicht von der darunter liegenden Poly-Silizium-Ebene getrennt werden. An diese Isolations- schicht werden verschiedene Forderungen gestellt: 1. sie muß frei von Löchern (pin holes) sein, 2. sie muß eine ausreichende Durchschlagsfestigkeit aufweisen, 3. sie muß eine optimale Dicke haben, um einerseits kapazitive Kopplungen zwischen den beiden Poly-Silizium-Ebenen niedrig zu halten, andererseits aber sollen keine Probleme bei der Kontaktlochätzung auftreten.
  • Eine Möglichkeit zur Erzeugung einer Isolationsschicht zwischen zwei Poly-Silizium-Ebenen besteht darin, daß nach Aufbringen der ersten Poly-Silizium-Ebene diese thermisch oxidiert oder ein C7ED-(chemical vapor deposition) Oxid abgeschieden wird. Anschließend wird die Oxidschicht strukturiert und mit der Oxidmaske das darunterliegende Poly-Silizium geätzt. Nach diesem Schritt sind die Flanken der Poly-Silizium-Strukturen oxidfrei, das heißt, beim Aufbringen der zweiten Poly-Silizium-Ebene wUrden an diesen Stellen Kurzschlüsse zwischen Poly-Silizium-1 und Poly-Silizium-2 entstehen. Deshalb wird das Gateoxid 1 wieder weggeätzt und in einem zweiten Gateoxidationsschritt, der vor der Poly-Silizium-2 Abscheidung liegt, gleichzeitig thermisches Oxid auf die Poly-Silizium-1-Flanken aufgewachsen. Die so geschilderte Prozeßfolge zur Erzeugung des Isolationsoxids hat zwei wesentliche Nachteile: a) beim Ätzen der Poly-Silizium-l -Schicht mit Hilfe der Isolationsoxidmaske entstehen Oxidüberhäng. an den Kanten der so erzeugten Poly-Silizium-1-Strukturen. Diese Uberhänge werden zwar beim Abscheiden der Poly-Silizium-2-Eben.
  • entschärft; weil dabei aber gleichzeitig auch Poly-Silizium unter den Überhängen abgeschieden wird, entstehen bei der Strukturierung der zweiten Poly-Silizium-Ebene Ätzprobleme. Wird mit normalen Ätzzeiten geätzt, dann kann unter den Oxidüberhängen befindliches Poly-Silizium-2 stehenbleiben und Kurzschlüsse zwischen benachbarten Poly-Silizium-2-Strukturen verursachen. Wird dies durch längere Ätzzeiten vermieden, dann werden die Poly-Silizium-2-Strukturen nicht maßhaltig übertragen.
  • Das kann durch größere Ätzvorgaben pro Kante ausgeglichen werden. Damit verbunden ist aber ein größerer Flächenbedarf oder eine Verringerung der Integrationsdichte.
  • b) Die Dicke der Oxidschicht auf den Poly-Silizium4-Flanken ist von der Dicke bzw. der Methode zur Erzeugung des zweiten Gateoxids abhängig. Dadurch geht Prozeßflexibilität verloren. Zusätzlich soll aus elektrischen Gründen das zweite Gateoxid ca. 50 bis 100 nm dick sein. Dadurch wird das Flanken-Isolationsoxid entsprechend dünner als das übrige Isolationsoxid, was ein weiterer Nachteil sein kann.
  • In Figur 1 ist ein Ausschnitt eines so hergestellten Halbleiterbauelements im Schnittbild dargestellt, das einer REM-Aufnahme (Rasterelektronenmikro skop-Aufnahme) entnommen wurde und aus dem die eben geschilderten Probleme gut erkennbar sind. Dabei ist mit dem Bezugszeichen 10 das Halbleitersubstrat, mit 11 die Poly-Silizium-1-Schicht, mit 12 das Isolationsoxid, mit 13 der Oxidüberhang, mit 14 das Flankenisolationsoxid, mit 15 die Poly-Silizium-2-Schicht, mit 16 das Gate-1-Oxid und mit 17 das Gate-2-Oxid, bezeichnet. Die eingezeichneten Doppelpfeile 18 kennzeichnen die unterschiedliche Dicke der Poly-Sili zium-2-Schicht 15 im Bereich des Oxidüberhanges.
  • Ein Verfahren, bei dem eine aus Phosphorglas bestehende Oxidschicht verwendet wird, ist aus der US-PS 3.825.442 (Intel Corporation) zu entnehmen. Bei diesem Verfahren wird die Phosphorglasschicht ganzflächig nach dem Erzeugen der Source- und Drainbereiche und vor dem Erzeugen der aus Metall oder Poly-Silizium bestehenden Leiterbahnen aufgebracht. Dadurch soll vermieden werden, daß Risse und Kantenabbrüche an den Leiterbahnen auftreten.
  • Die Aufgabe, die der Erfindung zugrundeliegt, besteht nicht nur in der Herstellung eines MOS-Bauelements mit einer aus Phosphorglas bestehenden Isolationsschicht zwischen den zwei, insbesondere aus Poly-Silizium bestehenden Leiterbahnebenen, bei der zur Vermeidung von Rissen und Kantenabbrüchen eine über die Kanten fließende Phosphorglasschicht verwendet wird, sondern hauptsächlich darin, eine gute Flankenisolation z#wischen Poly-Silizium-1 und Poly-Silizium-2 zu gewährleisten. Daneben soll in relativ einfacher Prozeßführung ein Doppel-Silizium-Gate-Prozeß durchgeführt werden, bei dem eine optimale Schichtdicke des Gate-2-Oxides in Bezug auf die ele#trischen Parameter wie hohe Durchschlagsspannungsfestigkeit der Isolationsschicht und eine niedrige kapazitive Kopplung zwischen den beiden Poly-Silizium-Ebenen gut einstellbar ist.
  • Diese Aufgabe wird durch ein Verfahren der eingangs genannten Art dadurch gelöst, daß erfindungsg.mäß die Phosphorglasschicht direkt auf die erste Poly-Silizium Schicht abgeschieden und mit dieser so strukturiert wird, daß absichtlich ein ¢behang der Phosphorglasschicht über die Kanten der Poly-Silizium-1-Strukturen erzeugt wird und daß dann durch einen Temperprozeß die Uberhänge der Phosphorglasschicht über die Poly-Silizium-i-Kanten zum Fließen gebracht werden und auf diese Weise die oxid- freien Flanken der Poly-Silizium-1-Strukturen abdecken.
  • Man erhält so eine Struktur, deren Querschnitt aus Figur 3 (ebenfalls einer REtI-Aufnshme nachgezeichnet) zu entnehmen ist und anhand eines Ausführungsbeispiels und der Figur 2 noch näher erläutert werden soll. Dabei sind der Einfachheit halber nur die Prozeßschritte erwähnt, die vom Stand der Technik abweichen. Dies sind die Prozeßschritte bis zur Abscheidung der Poly-Silizium-1 Schicht und die Prozeßschritte ab der Poly-Silizium-2-Abscheidung, sowie die Erzeugung der Transistorbereiche.
  • Für Figur 2 und 3 gelten die gleichen Bezugszeichen. Die Abscheidung der Poly-Silizium-i-#c#ic#t'Y1au# dem, auf dem Substrat 2 befindlichen ersten Gateoxid 3 erfolgt in einer Schichtdicke von ca. 500 nm. Anschließend wird ganzflächig eine Phosphorglasschicht 4 mit einem Phosphorpentoxidgehalt von 7 + 1 Mol 5# in einer Schichtdicke von ca. 500 nm aufgebracht (die eventuell auch zur Dotierung der darunterliegenden Poly-Silizium-Schicht-1 dienen kann) und mit der Poly-Silizium-1-Schicht 1 so strukturiert, daß ein Überhang 7 der Phosphorglasschicht 4 über die Poly-Silizium-1-Kanten von ca. 500 nm entsteht (Figur 2).
  • Durch das Tempern der gesamten Anordnung, z. B. bei ca.
  • 10000C 15 Minuten lang in Stickstoffatmosphäre fließen die Überhänge 7 der Phosphorglasschicht 4 über die Poly-Silizium-1-Flanken (1) und bilden so das Flankenoxid (Figur 3). Zur Beschleunigung bzw. Verbesserung kann der Temperschritt auch unter einer Phosphoroxichlorid (POCl3)-Atmosphäre ausgeführt werden. Wie aus der Figur 3 zu ersehen ist, ist die Poly-Silizium-2-Schicht 5, welche auf die Isolationsschicht 4 abgeschieden wird, auch an den Kanten der Poly-Silizium-1-Schicht 1 gleichmäßig dick.
  • Desweiteren ist aus der Figur 3 zu entnehmen, daß durch den Temperprozeß, welcher das Fließen der Phosphorglasschicht 4 bewirkt hat, kritische Poly-Silizii£i-Profilstufen entschärft werden, so daß z. 3. t#tall-Leiterbahnen, die später über solche Stufen geführt werden, keine Einschnürungen bzw. Abrisse erleiden.
  • Durch das erfindungsgemäße Verfahren körben Gateoxid-1-Schicht 3 und die Gateoxid-2-Schicht 3 in einen Oxidationsschritt erzeugt werden, das heißt, es ist möglich, das Gateoxid-1 (~) und das Gateo#id-2 (c) gleich dick zu machen (z. B. 50 nm). Eine unterschiedliche Gateoxiddicke kann erreicht werden, wenn in Abänderung des Verfahrens vor dem Temperproße eine thermische Qidation durchgeführt wird. Dadurch kann die Gateoxid-2-Schicht dicker gemacht werden und eventuell der Temperschritt entfallen. In beiden Fällen braucht das Gateoxid-1 nicht weggeätzt #erden, so daß Verunreinigungen durch das Entstehen von Unterätzungen an den Poly-Silizium-1-Kanten nicht auftreten können.
  • Das erfindungsgemäße Verfahren ist nicht nur auf den klassischen Doppei-Silizium-Gate-Prozeß mit zwei Poly-Silizium-Ebenen anwendbar, sondern kann auch verwendet werden, wenn anstelle der Poly-Silizium-2-Schicht eine Metal1-Leiterbahnebene aufgebracht wird. In diesen Fall wäre das Isolationsoxid gleichzeitig das sogenannte Zwischenoxid.
  • 10 Patentansprüche Figuren

Claims (10)

  1. Patentanstrüche.
    Verfahren zum Herstellen von integrierten MOS-HaIbleiterschaltungen nach der Doppel-Silizium-Gate-Technologie, bei dem die beiden Poly-Silizium-Ebenen durch eine aus Phosphorglas bestehende Oxidschicht gegeneinander isoliert sind, d a d u r c h g e k e n n -z e i c h n e t , daß die Phosphorglasschicht direkt auf die erste Poly-Silizium-Schicht abgeschieden und mit dieser so strukturiert wird, daß absichtlich ein t5berhang der Phosphorglasschicht über die Kanten der Poly-Silizium-l-Strukturen erzeugt wird, und daß dann durch einen Temperprozeß die Uberhange der Phosphorglasschicht über die Poly-Silizium-I-Kanten zum Fließen gebracht werden und auf diese Weise die oxidfreien Flanken der Poly-Silizium-1 -Strukturen abdecken.
  2. 2. Verfahren nach Anspruch 1, d a d u r c h g e -k e n n z e i c h n e t , daß die Poly-Silizium-1-Scnicht in einer Dicke im Bereich von 500 nm abgeschieden wird.
  3. 3. Verfahren nach Anspruch 1 und/oder 2, d a d u r c h g e k e n n z e i c h n e t , daß die Phosphorglasschicht in einer Dicke im Bereich von 500 nm abgeschieden wird.
  4. 4. Verfahren nach Anspruch 1 bis 3, d a d u r c h g e k e n n z e i c h n e t , daß der Phosphorpentoxid gehalt auf 7 + 1 Mol %, eingestellt wird.
  5. 5. Verfahren nach Anspruch 1 bis 4, d a d u r c h g e k e n n z e i c h n e t , daß beim Strukturieren ein überhang der Phosphorglasschicht im Bereich der Schichtdicke der Phosphorglasschicht erzeugt wird.
  6. 5. Verfahren nach Anspruch 1 bis 5J d a d u r c h g e k e n n z e i c h n e t , daß der Temperprozeß bei ca. 10000C mindestens 15 Minuten lang durchgeftihrt wird.
  7. 7. Verfahren nach Anspruch 1 bis 6, d a d u r c h g e k e n n z e i c h n e t , daß der Temperprozeß in Stickstoffatmosphäre durchgeführt wird.
  8. 8. Verfahren nach Anspruch 1 bis 6, d a d u r c h g e k e n n z e i c h n e t , daß der Temperprozeß in Phosphoroxiohlorid-(P0Cl3) -Atmosphäre durchgeftihrt wird.
  9. 9. Verfahren nach Anspruch 1 bis 5, d a d u r c h g e k e n n z e i c h n e t , daß in Abänderung des Verfahrens anstelle oder vor dem Temperprozeß zur Erzeugung unterschiedlicher Gateoxiddicken eine thermische Oxidation durchgeftihrt wird.
  10. 10. Verwendung des Verfahrens nach Anspruch 1 bis 9, zur Herstellung des Zwischenoxids zweier Leiterbahnen bei der Silizium-Gate-Technologie> bei der ein erstes Leiterbahnsystem aus Poly-Silizium und ein zweites Leiterbahnsystem aus Metall besteht.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3121494A1 (de) * 1981-05-29 1983-01-05 Siemens AG, 1000 Berlin und 8000 München Anordnung zum beruehrungslosen messen von elektrischen ladungsbildern bei elektroradiographischen aufzeichnungsverfahren
US5618384A (en) * 1995-12-27 1997-04-08 Chartered Semiconductor Manufacturing Pte, Ltd. Method for forming residue free patterned conductor layers upon high step height integrated circuit substrates using reflow of photoresist

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