DE2926858A1 - Schaltungsanordnung zur begrenzung der differenzspannung in differenzverstaerkern - Google Patents

Description

ECA 71,239 Ks/Ki

U.S. Serial No: 921,207

Piled: July 3, 1978

RCA Corporation
New York, N.Y., V. St. v. A.

Schaltungsanordnung zur Begrenzung der Pifferenzspannung in Differenzverstärkern

Die Erfindung ist darauf gerichtet, die Differenz in den Potentialen an einander entsprechenden Elektroden von Transistoren, die zur Bildung eines Differenzverstärkers miteinander verbunden sind, innerhalb gegebener Grenzen zu halten, ohne externe Signalquellen, die dem Verstärker Signale zuführen, zu belasten oder zu stören.

Wenn die Eingangselektroden (Gateelektroden oder Basiselektroden) eines als Differenzverstärkerstufe geschalteten Transistorpaars für eine längere Zeitdauer auf verschiedenen Potentialen betrieben werden, dann erfährt der Verstärker eine sogenannte "Offsetdrift". Vom "Offset" eines Differenzverstärkers spricht man dann, wenn ausgangssextig ein Differenzsignal vorhanden ist, obwohl das eingangsseitige Differenzsignal gleich Null ist; und unter "Offsetdrift" versteht man eine Änderung im Off set. Das Maß der Off set*· drift ist eine Funktion des Betrags der eingangsseitigen Differenzspannung. Solange beide Eingänge eines Differenzverstärkers auf demselben Potential gehalten werden, werden Drifterscheinungen

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in einem Transistor des Differenzverstärkers durch entsprechende Änderungen im anderen Transistor des Verstärkers effektiv kompensiert. Somit ist für kleine Differenzen in der Eingangsspannung nur eine relativ kleine Offsetdrift (wenn überhaupt) zu bemerken. Versuche haben gezeigt, daß die Offsetdrift exponentiell als Punktion der Eingangsdifferenz ansteigt und daß eine beträchtliche Offsetdrift erscheint, wenn die Unausgeglichenheit der Eingangsspannung ein Maß von vier oder fünf Volt übersteigt.

Eine Möglichkeit der Lösung des Problems der Offsetdrift besteht darin, die Steuerelektroden der Eingangstransistoren der Differenzschaltung so zu "klemmen", daß die maximale Differenzspannung, die zwischen diesen Steuerelektroden entwickelt werden kann, auf ein festes Maß begrenzt ist. Z.B. ist es bekannt, gegensinnig gepolte Dioden zwischen den Gateelektroden zweier in Differenzschaltung angeordneter MOS-Transistoren zu verwenden, um die Potentialdifferenz zwischen den Gateelektroden der Transistoren auf den Durchlaßspannungsabfall IV-g-g der beiden Dioden zu begrenzen. Da hierdurch nur eine geringe Spannungsdifferenz (in Höhe des Vg-g-Spannungsabfalls) zwischen den Gateelektroden der beiden Eingangstransistoren erlaubt wird, kann eine beträchtliche Offsetdrift nicht vorkommen.

Die einfache Lösung des Klemmens mittels gegensinnig gepolter Dioden leidet jedoch unter einem ernsthaften Fachteil, der diese Lösung für viele Anwendungsfälle ungeeignet macht. Wenn eines der Eingangs signale das andere Eingangssignal um mehr als Vg-g Volt übersteigt, tritt Klemmwirkung ein. Die beiden Eingangsleitungen werden dann in einer Weise belastet, bei der die Eingangssignalquelle der einen Leitung über eine niedrige Impedanz mit der an die andere Leitung angeschlossenen Eingangssignalquelle gekoppelt ist. Die vorteilhafte Eigenschaft hoher Eingangsimpedanz des MOS-Verstärkers wird dadurch aufs Spiel gesetzt. Dieser Nachteil wird bei erfindungsgemäß ausgebildeten Schaltungen vermieden, in denen Maßnahmen getroffen sind, um die Steuerelektroden der Eingangstransistoren intern zu klemmen, ohne die extern angeschlossene Schaltungsanordnung zu stören oder zu belasten.

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Bei erfindungsgemäßen Schaltungen ist die Steuerelektrode eines ersten Transistors, der mit einem zweiten Transistor zur Bildung einer Differenzverstärker-Eingangsetufe verbunden ist, über einen normalerweise leitenden Kopp el tr ans· is tor an eine Eingangsklemme und über einen normalerweise nicht-leitenden ELemmtransistor an einen Schaltungspunkt angeschlosser, der den einen Enden der Hauptstromwege des ersten und zweiten Transistors gemeinsam ist. Der Koppeltransistor wird vor dem Einschalten des Klemmtransistors ausgeschaltet, wodurch das Maß der Spannung zwischen dem ersten und zweiten Transistor begrenzt wird, ohne die mit der Eingangsklemme gekoppelte Signalquelle zu belasten oder zu stören.

Die Erfindung wird nachstehend an einem Ausführungsbeispiel an Hand von Zeichnungen näher erläutert.

Figur 1 zeigt das Schaltschema einer erfindungsgemäß ausgebildeten Schaltungsanordnung;

Figur 2 zeigt in einer graphischen Darstellung die maximale Spannungsdifferenz, die zwischen den Gateelektroden der Verstärkereingangsstufe gemäß Figur Λ existieren kann;

Figur 3 ist ein Schaltbild einer der Anordnung nach Figur 1 innewohnenden internen Klemmschaltung. _

Als aktive Schaltungselemente werden zur Eealisierung der Erfindung vorzugsweise Feldeffekttransistoren mit isolierter Gateelektrode (Isolierschicht-Feldeffekttransistoren oder abgekürzt "IGFETs") vom Anreicherungstyp verwendet, die in Siliziummasse gebildet sind. Aus diesem Grund sind die Schaltungen nach den Figuren 1 und 3 als mit solchen Transistoren bestückt dargestellt und werden im folgenden auch so beschrieben. Damit soll jedoch nicht ausgeschlossen werden, daß auch andere geeignete Bauelemente Verwendung finden können, z.B. Bipolartransistoren, Isolierschicht- oder Sperrschicht-Feldeffekttransistoren vom Verarmungstyp oder Transistoren, die auf einem Isolatorsubstrat gebildet

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sind. Venn also der Ausdruck "Transistor" ohne einschränkende Angaben in den Ansprüchen verwendet wird, ist dieser im allgemeinsten Sinne zu verstehen.

Die Transistoren vom P-Leitungstyp sind in einem N-Substrat gebildet. Sie werden zur Identifizierung mit dem Buchstaben P und einer Bezugszahl bezeichnet und sind in den Zeichnungen mit einem Pfeil an ihrem Substratanschluß kenntlich gemacht, der vom Körper des Transistors fortweist. Die Transistoren vom N-Leitungstyp sind in P-Wannen gebildet, die in das N-Substrat diffundiert sind. Sie werden zur Identifizierung mit dem Buchstaben N und einer Bezugszahl bezeichnet und sind in den Zeichnungen mit einem Pfeil an ihrem Substratanschluß gekennzeichnet, der zum Körper des Transistors hinweist.

Die Eigenschaften von Transistoren sind allgemein bekannt und brauchen nicht im einzelnen beschrieben zu werden. Für ein besseres Verständnis der nachstehenden Beschreibung seien jedoch folgende Definitionen und für die Erfindung einschlägige Eigenschaften angeführt:

1. Die verwendeten IGPETs haben eine erste Elektrode und eine zweite Elektrode, welche die Enden eines Stromleitungsweges (Kanals) definieren, und eine Steuerelektrode (Gate), deren angelegtes Potential die Leitfähigkeit des Kanals bestimmt. Die erste und die zweite Elektrode eines IGI¹ET werden als Source- bzw. Drainelektrode bezeichnet. Für einen IGFET vom P-Typ gilt als Sourceelektrode diejenige der ersten und zweiten Elektroden, an die das höhere Potential angelegt ist. Für einen IGFET vom N-Typ gilt als Sourceelektrode diejenige der ersten und zweiten Elektroden, an die das niedrigere Potential angelegt ist.

2. Damit Leitfähigkeit vorhanden ist, muß die angelegte Gate-Source-Spannung (Vq_S) eine solche Richtung haben, daß die Gateelektrode gegenüber der Sourceelektrode in Durchlaßrich-

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tung vorgespannt ist, und der Betrag dieser Spannung muß größer sein als ein gegebener Wert, der als Schwellenspannung (Vrp) des Transistors definiert ist. Wenn also die angelegte Vgg eine Eichtung im Sinne einer Erhöhung der Leitfähigkeit,' aber eine Amplitude niedriger als V_m hat, dann bleibt der Transistor gesperrt, und im Kanal fließt praktisch kein Strom.

3. Die verwendeten IGFETs sind bidirektional, d.h. wenn ein Einschaltsignal an der Steuerelektrode liegt, kann in dem durch die erste und die zweite Elektrode definierten Kanal Strom in jeder Eichtung fließen.

Die Figur 1 zeigt die Eingangsstufe eines Differenzverstärkers, gebildet mit P-Kanal-IGFETs P1A und P1B, deren Sourceelektroden an eine gemeinsame Sourceleitung 13 angeschlossen sind. Die Gate-Source-Spannung von P1A wird durch einen koppelnden IGFET N2A und einen klemmenden IGFET N3A begrenzt. Der Kanal N2A ist zwischen die Gateelektrode von P1A und eine Eingangsklemme 1A geschaltet, und der Kanal von N3A liegt zwischen Gate- und Sourceelektrode von P1A. Die Gateelektrode von N2A ist mit der Sourceleitung 13 und die Gateelektrode von N3A ist mit der Eingangsklemme 1A verbunden. In ähnlicher Weise wird die Gate-Source-Spannung von P2A durch ein Netzwerk begrenzt, das einen koppelnden IGFET N2B und einen klemmenden IGFET N3B enthält. Jeweils ein Ende des Kanals von N2B und N3B ist mit der Gateelektrode von P1A verbunden, das andere Ende des Kanals von N2B und die Gateelektrode von N3B sind an eine Eingangsklemme 1B angeschlossen, und die Gateelektrode von U2B und die Sourceelektrode von N3B sind mit der Leitung 13 verbunden. Eine Eingangssignalquelle 7A legt ein Eingangssignal e^ an die Eingangsklemme 1A, und eine Eingangssignalquelle 7B legt ein Eingangssignal ep an die Eingangsklemme 1B.

Eine Stromquelle 17, die einen relativ konstanten Strom liefert, ist zwischen die Leitung 13 und eine Versorgungsklemme 15 geschaltet, an der ein positives Betriebspotential von V+ Volt liegt. Die Stromquelle 17 enthält z.B. IGFETs Pj_1-1 und P^₂, deren Kanäle

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in Beihe zueinander zwischen den Schaltungspunkten 13 und 15 liegen. Feste Potentiale Vj₁^ und V™- werden den Gateelektroden der Transistoren P-^ bzw. P^₂ angelegt, die dadurch einen relativ konstanten Strom Iq zwischen den Schaltungspunkten 15 und 15 leiten.

Die an den Drainelektroden von P1A und P1B erzeugten differentiellen Ausgangssignale werden mit Hilfe von IGFETS N1A und F1B, die als Stromspiegel geschaltet sind, in ein Eintakt-Ausgangssignal umgewandelt. Gate und Drain von N1A und die Gateelektrode von N1B sind am Knotenpunkt 21 mit der Drainelektrode von P1A verbunden. Die Drainelektrode von N1B ist mit der Drainelektrode von P1B am Knotenpunkt 23 verbunden, und die Sourceelektroden von N1A und N1B hängen am Knotenpunkt 25, dem Massepotential angelegt ist. Zwischen den Knotenpunkt en 21 und 23 liegt der Kanal eines IGi¹ET P2, dessen Gateelektrode mit dem Massepotential verbunden ist. P2 begrenzt den positiv gerichteten Spannungsausschlag an den Drainelektroden von P1A, N1A, P1B und N1B auf ungefähr V^p Volt über Massepotential, wobei V_mp die Schwellenspannung von P2 ist.

Die weiter unten gegebene Erläuterung der Arbeitsweise der Schaltung nach Figur 1 läßt sich am besten verstehen, wenn man zunächst folgendes feststellt:

1. Die "eigentliche" Schwellenspannung (Vm) eines IGFET ist definiert als der Mindestwert von V_Gg, der erforderlich ist, um den IGFET einzuschalten, wenn Source und Substrat auf demselben Potential liegen und ein sehr kleiner Drain-Source-Strom (Ipg) fleißt. Wenn zwischen Source und Substrat eines IGFET eine Sperrvorspannung liegt, ist zu seiner Einschaltung ein Wert von V^g notwendig, der größer ist als die "eigentliche" Schwellenspannung V_m. Diese größere V^g sei als die "effektive" V_T des IGFET bezeichnet.

In der Schaltung nach Figur 1 sind Source und Substrat der IGFETs vom N-Typ miteinander verbunden, und daher sind die Source-Substrat-Vorspannungen dieser Elemente gleich Null. Das Substrat der

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P-Transistoren P1A , P1B und P2 sind mit der Klemme 15 verbunden, die auf V+ liegt, während die Sourceelektroden dieser Transistoren auf einem niedrigeren Potential liegen. Daher besteht bei diesen Transistoren eine beträchtliche Sperrvorspannung zwischen Source und Substrat, die ihre effektiven Schwellenspannungen erhöht. Infolgedessen wird bei der nachfolgenden Erläuterung davon ausgegangen, daß die "effektive" Schwellenspannung (Vmp) ^der P-l'yp-IGi¹ETs P1A, PIB und P2 einen größeren Betrag hat als die "eigentliche" Schwellenspannung (V_TN) der N-Typ-IGFETs (z.B. ν_τρ £

2. Die Gate-Source-Spannung V_Gg eines Transistors, der einen gewissen Strom Ijjg leitet, läßt sich ausdrücken als die Summe. der Schwellenspannung des Transistors und einer Größe Δ V, die auf den Strom 1-p.o zurückzuführen ist. ^V ändert sich als Funktion des Werts von I-ng· Beispielsweise kann die Größe ZSV des Transistors P1A für I_DS - Iq/2 gleich 0,3 Volt sein, was wesentlich weniger ist als der Wert für Δ V des Transistors PIA im Falle I_Dg » I_Q, der 0,5 Volt betragen kann. Zur Vereinfachung sei jedoch in der unten stehenden Erläuterung angenommen, daß ΔV relativ konstant über den Betriebsbereich jedes Transistors ist.

3. Für e = e₂ mit Werten zwischen Null Volt und (V+ - Vgvp) Volt,¹d.h. für 0 -* e,, = e₂ rf(v+ - V_Tp)gelte folgendes:

a) Ijjg von P1A ist als gleich mit I_DS von P1B anzunehmen, und zwar mit jedem dieser Werte gleich Iq/2.

b) Die Spannung auf der Leitung 13 C^/iz) ^^s* gleich

e,. (oder e₂) + V^p + AV, wobei AV diejenige Erhöhung der Spannung V_Gß von P1A oder P1B ist, die auf den in P1A bzw. P1B fließenden Strom I_ßg zurückzuführen ist.

c) Die Koppeltransistoren N2A, N2B sind leitend (eingeschaltet), und die Klemmtransistoren N3A, K3B sind nicht-leitend (ausgeschaltet). N2A und N2B leiten, weil ihr V_&g gleich der Summe Vfjvp + Al ist, die größer ist als der Wert von Vm₁₃- dieser Transistoren. N3A und N3B sind deswegen ausgeschaltet, weil ihre Gate-Source-Spannungen

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Vqo "beide gleich oder nahe an Null Volt sind, also niedriger als ihre V^-Werte.

4·. Für den Pail e. ungleich e^ ist V^ gleich dem. weniger positiven der Eingangs signale (e^, oder e^) plus dem Wert Vmp und dem Wert ΔΥ desjenigen Eingangstransistors, an dessen Gateelektrode das weniger positive Eingangssignal liegt.

Bei der nachstehenden Erläuterung der Arbeitsweise sei angenommen, daß e,. auf irgendeinem Vert V. fesfbleibt und daß βρ positiv gegenüber V^ wird. Da e^ auf V λ bleibt, wird V., bei einem Vert V. plus dem Wert Vmp und dem Wert ΔΥ von PIA liegen. Wenn e~ positiv gegenüber V^ wird, leitet P1A mehr und PiB weniger. Das ΔV von P1A steigt infolge des zusätzlichen Stroms Ipg durch P1A leicht an, während V^g von P1B und N2B abnehmen. (Wie jedoch oben unter Ziffer 2 angemerkt, wird der Anstieg von Δ V ignoriert). Wenn e₂ positiv und V_GS des Transistors PIB gleich oder niedriger als V^p dieses {Transistors wird, sperrt der Transistor P1B. Damit P1B sperrt, muß das Potential (Vgg) an der Gateelektrode von P1B um

Δ V Volt höher sein als das Potential (Vqa) ^an ^-^er Gateelektrode von P1A. Somit sperrt PIB, wenn ©2~^e1 ^{β Δ}^ ^¹¹¹^ ^VGB""^VGA Für diese Bedingung ist V_&g von P1A gleich V^p + Δ V, während von P1B gleich V^p ist.

Wenn ep positiver wird als V., werden die Potentiale an Drain und Source des Transistors N2B positiver, während die Gatespannung (V,-yr) dieses Transistors im wesentlichen fest bleibt. Somit wird N2B weniger leitend gemacht. N2B bleibt leitend, bis sein V_Gg gleich oder niedriger als sein V^_n wird. Der Transistor N2B schaltet sich aus, wenn e₂ = V^ + Δν + V^p - V^_n ist oder, allgemeiner gesagt, wenn e₂-e^ - ΔΥ + V^p - V_(J,_N ist. Die Gate-Source-Spannung des Transistors P1A (der eingeschaltet ist), ist dann gleich Vmp + ΔΥ, während die Gate-Source-Spannung des Transistors P1B (der ausgeschaltet ist) gleich Δ Y + V_Tp - V^_n ist. Sobald der Transistor N2B sperrt, wird die Eingangsklemme 1B effektiv von der Gateelektrode des Transistors P1B abgetrennt, und die Signalquelle 7B wird durch die Verstärkerschaltung nicht belastet

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oder gestört. Die Transistoren P1B und N2B bleiben für Werte von ^e2""^e1' ^die P⁰³^i"⁷⁶¹* sind als ÄY + V^p - V_TJp nicht-leitend, und der Transistor N3B ist nicht-leitend, bis &ο"~^βΛ positiver wird als Δ Y + V^p + V^. (Es wird weiter unten noch gezeigt werden, daß obwohl die Gateelektrode von P1B nach dem Sperren von N2B und vor dem Einschalten von N3B elektrisch "schwimmend" ist, ihre positiv gerichteten Spannungsauschläge durch die Source-Substrat-Diode und die Drain-Substrat-Diode des Transistors N3B begrenzt werden.)

Sobald βρ um Vmjr Volt positiver als V,.^ ist (e^-e,. ist dann gleich oder größer als Δ Y + V_Tp + ^m^)» schaltet sich der Transistor N3B ein und klemmt die Gateelektrode von P1B über seinen Kanal, der nun einen relativ niederohmigen Weg darstellt, auf die Sourceleitung 13. I¹Ur diese Signalbedingung ist V^g von P1A noch Vmp + ^V, während V™ von P1B ungefähr gleich Hull und ^VGB""^VGA Sleich V^p + Δ Y ist. Natürlich bleiben P1B und U2B ausgeschaltet, wobei die Signalquelle 7B von der Gateelektrode des Transistors P1B abgekoppelt ist.

Um die vorstehenden Ausführungen noch zu verdeutlichen, ist die Änderung der Spannungsdifferenz CVq₅-V^) zwischen den Gateelektroden von P1A und P1B für wachsendes e~ gegenüber e^- in der Figur 2 graphisch dargestellt. Es sei als Beispiel angenommen, daß Δ Y gleich 0,4 Volt, V_Tp gleich 1,6 Volt und V_TN gleich 1,0 Volt ist. Wie in der Figur 2 gezeigt ist und oben erläutert wurde, schaltet bei in positiver Richtung ansteigendem Wert von e^-e- der Transistor P1B aus, wenn Sp-e^. und Vq-o-Voa gleich Δ V Volt werden (graphisch beim Punkt(Xjgezeigt). N2B schaltet aus, wenn ^2"^βΛ ^¹¹⁰- ^VGB~^VGA S^leic3a ^^{v + V}Q}p ~ ^ντιτ werden (graphisch beim Punkt(y)gezeigt). Nachdem N2B ausgeschaltet worden ist und bevor F3B eingeschaltet wird, ist die Gateelektrode von P1B elektrisch schwimmend.

Für die Bedingung Λ V + V_Tp - Y^ ^ e^e^ ± ^V + V_Tp + in der graphischen DarstellunR der Bereich zwischen den Punkten (l)und(2^ gibt es ein sogenanntes "Totband" (deadband), während-

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dessen die Transistoren N2B, P1B und ΕΓ3Β ausgeschaltet sind. Obwohl die Gateelektrode des Transistors P1B elektrisch schwimmend ist, befindet sie sich definitiv in einem "Aus"-Zustand, und ihr Spannungsausschlag ist begrenzt. Vie sich aus der Figur 2 entnehmen läßt, welche die Source-Substrat-Dioden und die Drain-Substrat-Dioden der Transistoren P1B, N2B und N3B deutlich zeigt, leitet eine der Source/Drain-Substrat-Dioden (z.B. 33) des Transistors H"3B in Durchlaßrichtung und klemmt V_&ß auf V^ + V_BE, sobald Vg-g versucht, um mehr als Vg_E Volt (typischerweise ungefähr 0,7 Volt) über Y^ anzusteigen.

Um sicherzustellen, daß die mit einer Eingangsklemme verbundene Signalquelle absolut abgetrennt wird, kann man für ein kleines "Totband" sorgen, in -welchem die Gateelektrode des Eingangstransistors teilweise schwimmend ist (d.h. ein Potential annehmen kann, das innerhalb eines kleinen Bereichs unbestimmt ist). Dies hat jedoch keinen bedeutsamen Einfluß auf den Verstärker, da der Bereich unbestimmter Spannungen vollständig innerhalb des "Aus"-Bereichs des gesperrten Transistors (P1B) liegt.

Sobald ©ρ""^θ/1 größer wird als ZiV + V^p + V^, was graphisch beim Punkt (Z) gezeigt ist, bleibt die Gateelektröde von P1B auf die Spannung ΔΥ + Vmp geklemmt, die für die oben angenommenen Werte ungefähr 2,0 Volt ist. Ein Klemmen auf die gemeinsame Sourceleitung, dem ein "Totband" vorangeht, ist automatisch sichergestellt. N3B kann nicht einschalten, bevor am Transistor N2B eine Spannung vom Wert einer Schwellenspannung (IV^) entwickelt wird. Dies kann nur geschehen, falls die Sourceelektrode von N2B (d.h. die inaktive Gateelektrode von P1B) dem Eingangssignal nicht folgt (d.h. vom Ehotenpu-nkt 1B abgetrennt ist).

Der Koppeltransistor N2B wird ausgeschaltet, bevor der Klemmtransistor H3B eingeschaltet wird. Infolgedessen ist die mit der Klemme 1B verbundene Signalquelle von der Gateelektrode des Transistors P1B abgetrennt, wenn U3B eingeschaltet wird. Der Transistor ΪΓ3Β klemmt die Sourceleitung 13 an die Gateelektrode von PIB.

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Da jedoch die Gateelektrode von P1B eine extrem hohe Impedanz für die Leitung darstellt, ergibt sich keine Belastung für die Spannungsversorgung 15 und die Konstantstromschaltung 17. Ferner ist die mit der Klemme 1A verbundene Signalquelle über den Kanal von N2A mit der Gateelektrode von P1A gekoppelt, sie bleibt jedoch wegen der hohen Impedanzen der Gate-Source-Strecke von P1A und des nicht-leitenden Transistors N3A von der Leitung 13 isoliert. Somit wird weder die Eingangssignalquelle 7-A. noch die Eingangssignalquelle 7B durch die spannungsbegrenzende Schaltung belastet, obwohl die Spannungsausschläge begrenzt werden.

Die maximale Potentialdifferenz zwischen den Gateelektroden von P1A und P1B ist auf den Wert ΔΥ + V„_ begrenzt, der auch den maximalen Betrag bestimmt, um den sich Vqq von P1A von V^o von PIB unterscheiden kann. Somit werden die beiden Transistoren über den gesamten Betriebsbereich gleichen Gate- und Gate-Source-Spannungsbelastungen ausgesetzt.

Wesentliche Merkmale und Funktionen der Schaltung sind folgende:

1. Jede Wechselwirkung zwischen den mit den Eingangsklemmen (1A, 1B) der Schaltung verbundenen Eingangssignalquellen (7A, 7B) wird vermieden, da keine leitende Klemmstrecke zwischen den Eingangsklemmen vorhanden ist.

2. Eine normale Verstärkertätigkeit findet statt, wenn sich die beiden Eingangs-Differenzsignale (e₂* e«) um ein Maß unterscheiden, das innerhalb ^V YoIt liegt.

3- Ein Koppeltransistor (z.B. N2B) wird nur ausgeschaltet, nachdem sein zugeordneter Eingangstransistor (z.B. P1B) bereits ausgeschaltet worden ist. In Wirklichkeit erfolgt die Ausschaltung des Koppeltransistors erst, nachdem eine gewisse Spanne (von -,Xbis \I) in Figur 3) überschritten ist.

Der Eingangstransistor ist völlig ausgeschaltet, wenn die "Abtrennung" durch das Ausschalten des Koppeltransistors erfolgt. Somit werden die Eingangssignalquellen vom Eingangstransistor erst dann abgekoppelt, nachdem die Eingangstransistoren nicht mehr auf die von den Signalquellen

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gelieferten Eingangssignale ansprechen, so daß die Arbeitsqualität des Verstärkers "bestimmt nicht beeinträchtigt wird.

4. Die Gateelektrode des ausgeschalteten Eingangstransistors wird an die gemeinsame Sourceleitung der Differenzverstärkerstufe geklemmt. Dies ist ein gut geeigneter Spannungspunkt, welcher der aktiven Gateelektrode um einen festen Betrag, z.B. um etwa 2 Volt, folgt. Das Klemmen darf nur stattfinden, wenn die Gateelektrode absolut abgetrennt ist, so daß kein Fehlerstrom fließen kann. Dies wird durch die Schaffung eines "Totbandes" wie oben beschrieben erreicht.

Es seien nun die Spannungsausschlage an den Drainelektroden von P1A und P1B untersucht. Wie oben erwähnt, ist für e,, = e~ der Strom It₁OA (d.h. der Strom I_DS von P1A) gleich dem Strom I-no-o (d.h. dem Strom I_g von P1B). Wenn e~ positiv gegenüber e^ wird, steigt Itjoa ^an> während I-ng-o abnimmt, und die Spannung eQg am Knotenpunkt 23 ändert sich in Richtung auf das Massepotential, da mehr Strom vom Transistor N1B gezogen als vom Transistor P1B geliefert wird. Wenn umgekehrt e~ negativ gegenüber e* wird, geht eQ-n in Richtung auf V+ Volt, da weniger Strom vom Transistor N1B gezogen als vom Transistor P1B geliefert wird.

Beim Fehlen des Transistors P2 ist es möglich, daß die Spannung eQ_B am Knotenpunkt 23 zwischen Null Volt und einem Wert nahe an V+ Volt ausschlägt. D.h., für e. > e_o (P1B voll ausgeschaltet, P1A voll eingeschaltet) steigt e_0R auf einen Wert an, der dem Wert V+ bis auf 1 oder 2 Volt nahekommt, und für e^ < e~ wird e^^ bis auf Null Volt getrieben. Die Spannung e_QA am Knotenpunkt 21 (d.h. an den Drainelektroden von P1A und N1A) ist normalerweise, solange P1A leitet, auf einen Wert begrenzt, der gleich ist dem Wert V,^ des Transistors N1A plus 4V. Falls und wenn jedoch P1A sperrt (e^> ep + A V), schwimmt der Knotenpunkt 21, und eQ^ ist unbestimmt. So wie er geschaltet ist leitet der Transistor P2 in beiden Richtungen und begrenzt die Spannungsausschlage an den Knoten-

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punkten 21 -und 23 auf V_mp Volt über Massepotential. Wenn e_0B über Vqyp von P2 ansteigt, leitet P2 gewöhnlichen Strom von der Drainelektrode des Transistors P1B zur Drainelektrode des Transistors N1A und erhöht die Gatespannung von N1A und N1B, wodurch die Leitfähigkeit dieser Transistoren erhöht wird. Der Transistor P2 hält dann die Spannung eQ-n auf oder unter dem Wert V_mp von P2 und die Spannung eQ. zwischen den Werten Vn™. und V_mp. In ähnlicher Weise leitet der Transistor P2, wenn e_QA über V_mp ansteigt, gewöhnlichen Strom von der Drainelektrode des Transistors P1A zur Drainelektrode des Transistors N1B und zum Ausgangs-Schaltungspunkt 25. Die Source-Drain-Impedanz des Transistors P2 ist dann niedrig und hat das Bestreben, eQ^ nahe an eQ-g zu halten.

In der Schaltung nach Figur 1 sind also die Sourceelektroden von P1A und P1B auf der selben Spannung, ihre Gatespannungen können sich maximal um V_mp + AV voneinander unterscheiden, und ihre Drainspannungen werden sich um ungefähr Vmp Volt unterscheiden. Somit unterliegen die Eingangstransistoren P1A und P1B gleichen Spannungsbelastungen über den gesamten Bereich des Betriebspotentials. Daher wird in erfindungsgemäßen Schaltungen die Offsetdrift, die auf unausgeglichene Spannungsbedingungen zurückzuführen ist, beträchtlich vermindert.

Bei der vorstehenden Erläuterung wurde vorausgesetzt, daß sich B^ erhöht, während e. fest bleibt. Die vorgenommene Analyse gilt jedoch in gleicher Weise auch für den Fall, daß e~ relativ gegenüber e^. ansteigt, selbst wenn e fest bleibt und e^, abnimmt, oder wenn sich beide Größen gleichzextig ändern. Außerdem sei bemerkt, daß die Eingangsschaltung symmetrisch ist und daß e^, gegenüber Q^ ansteigen kann, in welchem Fall die "A"-Seite der Verstärker stufe diejenigen Änderungen erfährt, die oben für die "B"-Seite beschrieben wurden.

Die in Figur 1 dargestellte Schaltung enthält außerdem eine wahlweise vorzusehende MOS-Diodenklemmanordnung 4-0, die zwischen die Gateelektroden der Transistoren P1A und P1B geschaltet ist. Die

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Die MOS-Dioden können verwendet werden, um das "Totband" schmäler zu machen.

Die genannte Anordnung enthält einen ersten in einer Richtung leitenden Stromweg, bestehend aus IGFETs IW- und P4, deren Kanäle in Eeihe zueinander liegen, um Strom von der Gateelektrode des Transistors P1A zur Gateelektrode des Transistors P1B zu leiten. Die Anordnung enthält ferner einen zweiten, in einer'Richtung leitenden Stromweg, bestehend aus IGFETs N5 und P5, deren Kanäle in Eeihe zueinander geschaltet sind, um Strom von der Gateelektrode des Transistors P1B zur Gateelektrode des Transistors PIA zu leiten.

Die IGFETs IW-,P4-, N5 und P5, deren Gate- und Drainelektroden jeweils miteinander verbunden sind, arbeiten als MOS-Dioden. Die Dioden des P-Typs haben einen Drain-Source-Spannungsabfall, der ungefähr gleich dem Wert Vmp des Transistors ist, und die Dioden des N-Typs haben einen Drain-Source-Spannungsabfall, der ungefähr gleich dem Vmjr-Wert des Transistors ist. Die maximale Gatespannungsdifferenz zwischen P1A und P1B wird dadurch auf den Wert ^VTP ^{+ 7}TN ^begrenzt·

Bei der Diskussion der Schaltung nach Figur 1 wurde vorausgesetzt, daß die aktiven Elemente IGFETs sind, die in Siliziummasse gebildet sind. Es sei jedoch erwähnt, daß die aktiven Elemente auch IGFETs sein können, die auf einem Substrat aus Isoliermaterial wie z.B. Saphir gebildet sind. Eine Schaltung mit solchen Elementen wurde tatsächlich auch gebaut, wobei die Verbindungen mit dem Substrat der Transistoren in der in Figur 1 dargestellten Weise gemacht wurden; das Substrat für solche Bauelemente ist dabei definiert als der unter dem Kanal liegende Bereich zwischen Source und Drain.

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Claims (5)

BR. DIETER V. BEZOtD DIPI,. ING. PETER SCHÜTZ 2 S 2 6 8 5 8 DIPL. ING. WOLFGANG HEUSLER MAHrA-THEHESIA-STRASSE 22 POSTFACH SHOeoS D-SOOO M-UEXCHJäJf S« TELEFON 0S9/47000e 476810 ECA 71,239 ES/EX TELEX 823038 U.S. Serial No: 921,207 teleghamm Filed: July 3, 1978 EGA Corporation New York, N.T., V. St. v. A. Schaltungsanordnung zur Begrenzung der Differenzspannung in Differenzverstärkern Patentansprüche

1. Schaltungsanordnung mit einer ersten und einer zweiten Eingangsklemme, zwischen denen Differenzsignale anzulegen sindj ferner mit einem ersten und einem zweiten Transistor, deren jeder eine die Enden einer Leitungsstrecke definierende erste und zweite Elektrode sowie eine Steuerelektrode aufweist und die in Differenzverstärkerschaltung verbunden sind, wobei die ersten Elektroden der beiden Transistoren an einen gemeinsamen Punkt angeschlossen sind, gekennzeichnet durch:

eine normalerweise leitende Signalkoppeleinrichtung (1T2A), die zwischen die erste Eingangsklemme (1A) und die Steuerelektrode des ersten Transistors (P1A) gegeschaltet ist und auf die Potentialdifferenz zwischen dem gemeinsamen Punkt (13) und der ersten Eingangsklemme

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anspricht, um nicht-leitend zu werden und die Steuerelektrode des ersten Transistors von der ersten Eingangsklemme abzukoppeln, wenn die genannte Potentialdifferenz einen ersten Betrag und eine Polarität zur Ausschaltung des ersten Transistors hat;

eine normalerweise nicht-leitende Klemmeinrichtung (N3A), die zwischen die Steuerelektrode des ersten Transistors und den gemeinsamen Punkt geschaltet ist und auf die genannte Potentialdifferenz anspricht, um die Steuerelektrode des ersten Transistors über einen niederohmigen Weg an den gemeinsamen Punkt zu klemmen, wenn die genannte Potentialdifferenz einen den ersten Betrag übersteigenden Betrag in einer Sichtung zur Ausschaltung des ersten Transistors hat;

eine Einrichtung (N2B), welche die Steuerelektrode des zweiten Transistors (P1B) mit der zweiten Eingangsklemme (1B) koppelt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die normalerweise leitende Sxgnalkoppeleinrichtung (N2A) durch einen dritten Transistor (N2A) gebildet ist, dessen Leitungsstrecke zwischen der ersten Eingangsklemme (1A) und der Steuerelektrode des ersten Transistors (P1A) liegt und dessen Steuerelektrode mit dem gemeinsamen Punkt (13) verbunden ist, und daß die normalerweise nicht-leitende Klemmeinrichtung (N3A) durch einen vierten Transistor (N3A) gebildet ist, dessen Leitungsstrecke zwischen der Steuerelektrode des ersten Transistors und dem gemeinsamen Punkt liegt und dessen Steuerelektrode mit der ersten Eingangsklemme verbunden ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Einrichtung, welche die Steuerelektrode des zweiten Transistors (P1B) mit der zweiten Eingangsklemme (1B) koppelt, einen fünften Transistor (N2B) enthält, dessen Leitungsstreeke zwischen der zweiten Eingangsklemme und der

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Steuerelektrode des zweiten Transistors liegt und dessen Steuerelektrode mit dem gemeinsamen Punkt (13) verbunden ist, und daß ein sechster Transistor (N3B) vorgesehen ist, dessen Leitungsstrecke zwischen der Steuerelektrode des zweiten Transistors und dem gemeinsamen Punkt (13) liegt und dessen Steuerelektrode mit der zweiten Eingangsklemme verbunden ist.

4. Schaltungsanordnung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß der erste und der zweite Transistor (Ρ1Δ und P1B) jeweils ein Isolierschicht-Feldeffekttransistor (IGI¹ET) ist, dessen Sourceelektrode die erste Elektrode und dessen Drainelektrode die zweite Elektrode darstellt, und daß die Schaltung des ersten und des zweiten Transistors als Differenzverstärker realisiert ist mit Hilfe einer einen relativ konstanten Strom erzeugenden Einrichtung (17)ι 4ie zwischen einen ersten Betriebspotentialpunkt (15) und den gemeinsamen Punkt (13) geschaltet ist.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß mit dem ersten und dem zweiten Transistor eine Lastschaltung verbunden ist, die einen ersten (ΒΊΑ), einen zweiten (N1B) und einen dritten (P2) Lasttransistor aufweist, wobei die Leitungsstrecke des ersten Lasttransistors zwischen die zweite Elektrode des ersten Transistors und einen zweiten Betriebspotentialpunkt (Masse) geschaltet ist und wobei die Leitungsstrecke des zweiten Lasttransistors zwischen die zweite Elektrode des zweiten Transistors (P1B) und den zweiten Betriebspotentialpunkt geschaltet ist und wobei die Steuerelektroden des ersten und des zweiten Lasttransistors mit der zweiten Elektrode des ersten Transistors verbunden sind und wobei die Leitungsstrecke des dritten Lasttransistors zwischen die zweiten Elektroden des ersten und zweiten Transistors geschaltet ist und wobei die Steuerelektrode des dritten Lasttransistors mit dem zweiten Betriebspotentialpunkt verbunden ist.

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Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß der erste (P1A) und der zweite (P1B) Transistor und der dritte Lasttransistor (P2) von ein und demselben Leitungstyp sind und daß der dritte, vierte, fünfte und sechste Transistor (N2A, H3A, N2B, N3B) und der erste und zweite Lasttransistor (N1A, NIB) vom entgegengesetzten Leitungstyp sind.

Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß zwischen die Steuerelektrode des ersten und des zweiten Transistors (P1A, P1B) eine erste, in einer Richtung leitende Einrichtung (IW-, P4) geschaltet und so gepolt ist, daß sie Strom in einer ersten Richtung zwischen diesen "beiden Steuerelektroden leitet, und daß eine zweite, in einer Richtung leitende Einrichtung (F?» P5) zwischen die Steuerelektroden des ersten und zweiten Transistors geschaltet und so gepolt ist, daß sie Strom in einer Richtung leitet, die der genannten ersten Richtung entgegengesetzt ist.

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