DE2920966C2 - Schaltkreis zum Auffrischen des Gatespannungspegels eines Isolierschicht-Feldeffekttransistors - Google Patents
Schaltkreis zum Auffrischen des Gatespannungspegels eines Isolierschicht-FeldeffekttransistorsInfo
- Publication number
- DE2920966C2 DE2920966C2 DE2920966A DE2920966A DE2920966C2 DE 2920966 C2 DE2920966 C2 DE 2920966C2 DE 2920966 A DE2920966 A DE 2920966A DE 2920966 A DE2920966 A DE 2920966A DE 2920966 C2 DE2920966 C2 DE 2920966C2
- Authority
- DE
- Germany
- Prior art keywords
- level
- node
- potential
- circuit
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Dram (AREA)
Description
Die Erfindung betrifft einen Schaltkreis zum Auffrischen des Gatespannungspegels eines IGFET nach dem
Oberbegriff des Patentanspruches 1.
Bei einem dynamischen Speicher mit Isolierschicht-Feldeffekttransistoren
(im nachfolgenden mit IGFET abgekürzt) tritt häufig die Situation auf, daß ein innerer
Knoten auf den Spannungspegel einer Spannungsquelle V0n aufgeladen wird und daß dieser Pegel dynamisch
aufrechterhalten werden muß. Beispielsweise wird beim dynamischen Speichern mit Ein-Transistor-Speicherzellen
die Bitleitung auf den Pegel V00 aufgeladen,
um ein Absinken eines Auffrischsignals mit H-Pegel zu verhindern, was auf die Betätigung der dynamischen
Leseverstärker zurückzuführen ist. Wenn ein Speicher mit einer großen Speicherkapazität, wie etwa
64 kbit oder mehr verwendet wird, sinkt der Pegel der Spannungsquelle V00 ab. Auf diesem Gebiet geht der
Trend in Richtung zu einer größeren Speicherkapazität. Es ist daher zu erwarten, daß die Nachfrage für ein
derartiges Ladesystem zunimmt. Gegenwärtig wird die Wirkung eines Bootstrap-Kondensators verwendet, um
den Gatepegel des Lade-IGFETs über den Pegel V00
anzuheben. Ein derartijer Anstieg des Gatepegels bringt den IGFET in den nicht gesättigten Bereich, so
daß die Bitleitung auf Kfl0-Pegel aufgeladen wird. Eine
derartige Schaltungsanordnung weist jedoch keine Schaltungskonfiguration auf, um den eingestellten
Pegel zu halten, nach dem der Gatepegei einmal oberhalb von K00 eingestellt wurde. Nach einer langen Zeitdauer
leckt die Ladung am Gate, so daß sein Potential absinkt. Dies hat zur Folge, daß auch der Ladepegel
absinkt, wodurch mit großer Wahrscheinlichkeit der Betriebsspielraum negativ beeinflußt wird. Wenn die
Bitleitung eines mit Ein-Transistor-Speicherzellen aufgebauten
Speichers aufgeladen wird, müssen die Pegel an den beiden Eingangsseiten des Leseverstärkers gut
ausgeglichen sein. Es muß daher der Gatepegel des Lade-IGFEPs über dem Pegel VDD stabil gehalten werden.
Der Ausgleichszustand bestimmt direkt den Betriebsspielraum. Es müssen daher Maßnahmen
getroffen werden, um den Ladepegel zu stabilisieren. Es besteht somit die Aufgabe der Erfindung darin
ίο einen Schaltkreis der eingangs genannten Gattung zu
schaffen, die den Gatepegel des Lade-IGFEPs oberhalb
des Pegels der Spannungsquelle konstant halten kann.
Diese Aufgabe wird gemäß dem kennzeichnenden Teil des Patentanspruches 1 gelöst.
Diese Aufgabe wird gemäß dem kennzeichnenden Teil des Patentanspruches 1 gelöst.
Damit weist die erfindungsgemäße Halbleiterschaltung einen zusätzlichen Bootstrapkondensator auf, dessen
einer Anschluß mit dem Gate des Lade-IGFEPs verbunden ist, bei dem der Potentialpegel über dem der
Spannungsquelle gehalten werden muß, wobei der andere Anschluß des Kondensators mit dem Ausgang
der von der Spannungsquelle betriebenen Oszillatorschaltung verbunden ist.
Eine Ausführungsform der Erfindung wird anhand
Eine Ausführungsform der Erfindung wird anhand
.'") der Zeichnung näher beschrieben. Es zeigt
F i g. 1 schematisch die Grundkonstruktion des erfindungsgemäßen Schaltkreises,
Fig. 2 eine Reihe von Kurvenformen an entsprechenden
Knoten des Schaltkreises nach Fig. 1,
«ι F i g. 3 ein Schaltungsdiagramm des erfindungsgemäßen
Schaltkreises,
Fig. 4 eine Reihe von Kurvenformen zur Darstellung der Betriebsweise des Schaltkreises nach Fig. 3.
Bei den im nachfolgenden beschriebenen Transisto-
Bei den im nachfolgenden beschriebenen Transisto-
J5 ren handelt es sich jeweils um MOS-Transistoren (Metall-Oxyd-Halbleiter-Transistoren), die im nachfolgenden
mit MOS abgekürzt werden, und zwar insbesondere vom N-Kanal-Typ, die typische Beispiele für
IGFET's sind. Ein hoher Pegel oder Η-Pegel des Signals soll einer logischen »1« entsprechen, während der niedrige
Pegel oder der L-Pegel der logischen »0« entspricht. Selbstverständlich können diese Transistoren auch
durch P-Kanal-IGFET's ersetzt werden.
Fig. 1 zeigt eine schematische Darstellung einer auf einem Halbleitersubstrat angeordneten Schaltung, die eine bevorzugte Ausführungsform der Erfindung ist und eine Grundkonstruktion des Schaltkreises darstellt. Eine Reihe von in Fig. 2 dargestellten Zeitablaufdiagrammen soll dem Verständnis der Betriebsweise des Schaltkreises nach Fi g. 1 dienen. Wenn ein Taktsignal Φ auf L-Pegel ist, so befinden sich die Anschlüsse des Kondensators C12F, im folgenden Knoten 1 und 2 genannt, auf Erdpotential und der Knoten 3 ist potentialfrei, beziehungsweise auf einem sogenannten
Fig. 1 zeigt eine schematische Darstellung einer auf einem Halbleitersubstrat angeordneten Schaltung, die eine bevorzugte Ausführungsform der Erfindung ist und eine Grundkonstruktion des Schaltkreises darstellt. Eine Reihe von in Fig. 2 dargestellten Zeitablaufdiagrammen soll dem Verständnis der Betriebsweise des Schaltkreises nach Fi g. 1 dienen. Wenn ein Taktsignal Φ auf L-Pegel ist, so befinden sich die Anschlüsse des Kondensators C12F, im folgenden Knoten 1 und 2 genannt, auf Erdpotential und der Knoten 3 ist potentialfrei, beziehungsweise auf einem sogenannten
■*)5 schwimmenden Potential. Während der Zeitdauer, in der das Taktsignal Φ sich auf Η-Pegel befindet, soll das
Potential am Knoten 4 auf K00-Pegel gehalten werden.
Der Potentialpegel am Knoten 4 ändert sich während der Zeitdauer, in der das Taktsignal Φ sich auf L-Pegel
μ befindet, je nachdem, an welcher Stelle sich der Knoten
in der Schaltungsanordnung befindet. Bei der dargestellten Ausführungsform befindet er sich jedoch auf
Erdpotential. Wenn das Taktsignal Φ von L-Pegel auf Η-Pegel ansteigt, der gleich dem Potentialpegel V00
b5 sein soll, steigt auch das Potential am Knoten 1 über
einen MOS-Transistor Ql auf einen Pegel ( V0n-Schwellenspannung)
an. Mit dem Anstieg des Potentials am Knoten 1 steigt auch das Potential am Knoten 4
über den MOS-Transistor Ql an und erreicht einen Potentialpegel (P^a-lxSchwellenspannung). Währenddessen
wird das Taktsignal Φ auch eirsr Verzögerungsschaltung 5 zugeführt, so daß das Potential am
Knoten 2 nach einer Verzögerungszeit Td anzusteigen beginnt und den Pegel V00 erreicht. Innerhalb der Zeitdauer
Td wird ein zwischen den Knoten 1 und 2 eingefügter Bootstrapkondensator C12/r auf den Potentialpegel
(Fßo-Schwellenspannung) aufgeladen. Nach dem
Ansteigen des Potentials an? Knoten 2 erreicht das Potential am Knoten 1 den durch die folgende Gleichung
gegebenen Potentialpegel:
V00 - Schwellenspannung + ■
C1+Q:
X V1
DDi
wobei C1 die Kapazität am Knoten 1 ist. Der Pegelanstieg
am Knoten 1 treibt den MOS-Transistor Ql in den nichtgesättigten Bereich, so daß der Knoten 4 auf den
Pegel V00 kommt. Diese Betriebsweise erfüllt wohl eine
gegebene Funktion des Schaltkreises; es wird jedoch nicht verhindert, daß der Pegel am Ausgang des Schaltkreises
nach einer langen Zeitdauer abfallt.
Ein aus MOS-Transistoren bestehender dynamischer Speicher (folgend kurz »MOSRAM« genannt), kann auf
dem Pegel V00 gehalten werden. Der Schaltkreis nach
Fig. 1 ist so gestaltet, daß der Bootstrapkondensator
C13 F zwischen dem Knoten 1 und dem Knoten 3
eingefügt ist, um das Ausgangspuffersignal von einer Oszillatorschaltung 6 zu liefern und es tritt am Knoten
als Oszillatorausgangssignal auf, nachdem das Potential am Knoten 4 den Pegel V00 erreicht. Hierbei bildet eine
bekannte CR-Oszillatorschaltung, die in breitem
Umfang in einem selbstvorspannenden Schaltkreis zum Vorspannen eines Halbleitersubstrats verwendet wird,
einen dynamischen Speicher (MOSRAM) mit einem vorbestimmten Potential und kann in der vorliegenden
Ausführungsform als die Oszillatorschaltung 6 verwendet werden. Die bekannte CR-Oszillatorschaltung in
dem selbstvorspannenden Schaltkreis erzeugt ein Zeitsignal, welches an die eine Elektrode eines Kondensators
angelegt wird, dessen andere Elektrode mit einem Substrat verbunden ist, welches durch eine Kondensatorkupplung
bei dem vorbestimmten Potential periodisch vorgespannt wird. Wenn der Schaltkreis nach der
Fig. 1 durch einen dynamischen Speicher realisiert ist, dann kann die gleiche Oszillatorschaltung für die Oszillatorschaltung
6 und den Oszillator des selbstvorspannenden Schaltkreises gemeinsam verwendet werden.
Ein Beispiel für den selbstvorspannenden Schaltkreis ist durch die US-PS 38 06 741 bekannt. Wenn b<si einem
derartigen Schaltkreis das Potential am Knoten 1 von H-Pegel auf L-Pegel absinkt, so daß der Ladepegel (V00-Schwellenspannung)
am Kondensator C12/=>
was durch den Ladevorgang des Taktsignals Φ über den MOS-Transistor
Ql bewirkt wird, während gleichzeitig dor Ladepegel (KBß-Schwellenspannung) am Kondensator
C|3 F anliegt. Wenn dann das Potential am Knoten 3
von L-Potential auf Η-Potential sich ändert, so steigt der Pegel am Knoten 1 an und erreicht einen durch die folgende
Gleichung 1 gegebenen Pegel, der den Potentialpegel V00 bei weitem überschreitet. Dies hat zur Folge,
daß der MOS-Transistor Ql eingeschaltet wird und den am Knoten 4 auffrischt.
Dabei kennzeichnet Vnl den Betrag der Änderung im
Potentialpegel am Knoten 3. Entsprechend der Periode des Oszillators 6 ändert sich der Potentialpegel am Knoten
1 abwechselnd zwischen dem durch die Gleichung 1 gegebenen Potential und dem Potential (V00-Schwellenspannung).
Der K^-Pegel am Knoten 4 wird während der Zeitdauer aufgefrischt, in der das Potential
am Knoten 3 einen Wert annimmt, der der Gleichung 1 entspricht.
Anhand der Fig. 3 und 4 wird nun eine bevorzugte
Ausführungsform der Erfindung beschrieben. Wenn ein Ladetaktsignal P Η-Pegel hat, der als V00-Pege\
angenommen wird, so befindet sich der Schaltkreis in einem Rückstell-Zustand. Zu diesem Zeitpunkt werden
die Knoten 13 und 25 auf den Pegel (^-Schwellenspannung) aufgeladen und die Knoten 11,12,14,15,21,
22,23 und 24 befinden sich auf Erdpotential. Wenn das Taktsignal P von Η-Pegel nach L-Pegel übergeht und
der Arbeitszyklus eine aktive Betriebsphase beginnt, wird zuerst ein Taktsignal Φ aktiviert und sein Pegel
ändert sich von L-Pegel zu Η-Pegel und erreicht den Pegel V00. Das Potential am Knoten 11 steigt über den
MOS-Transistor QIl an und erreicht den Pegel (V00-Schwellenspannung)
und es steigen dann die Potentiale an den Knoten 12 und 15 an und erreichen den Pegel
(K0ß-2A-Scliwellenspannung). Der Potentialanstieg am
Knoten 11 schaltet den MOS-Transistor Q17 ein. Bei
diesem Schaltkreis ist die Strombelastbarkeit eines MOS-Transistors Q18 so gewählt, daß sie viel größer ist
als die des MOS-Transistors Q17, so daß das Potential
am Knoten 14 auf einen niedrigen Pegel begrenzt wird, um einen Bootstrapkondensator C14 r aufzuladen. Die
MOS-Transistoren Q3 und QA befanden sich seit der Rückstell-Periode im Aus-Zustand und ein MOS-Transistor
Q41 wird auch gesperrt, wenn das Taktsignal P auf L-Pegei abfällt. Damit befindet sich der Knoten 23
in einem potentialfreien Zustand und das Potential am Knoten 23 steigt über einen Bootstrapkondensator
Cn3/.- infolge des Potentials am Knoten 11 auf den
Pegel (Kßo-Schwellenspannung) an. Infolge des Potentialanstiegs
am Knoten 12 wird ein MOS-Transistor Q16 leitend und das Potential am Knoten 13 wird
entladen bzw. fällt auf ErMootential ab. Wenn der MOS-Transistor
Ö18 in den nichtleitenden Zustand übergeht, beginnt das Potential am Knoten 14 über den
MOS-Transistor Q17 anzusteigen und ein Bootstrapkondensator C14 h bringt das Potential am Knoten 11 auf
einen Potentialpegel, der durch die folgende Gleichung gegeben ist:
V00- Schwellenspannung+-
Cm+C14,
(2;
VDD- Schwellenspannung +-
-13/
d+C
V„}. (1)
13 F
wobei C| ι die Kapazität am Knoten 11 und K14 die Spannung
am Knoten 14 ist. Der MOS-Transistor Q17 bleibt im nichtgesättigten Bereich und das Potential am Knoten
14 erreicht den Pegel V0n. Zu diesem Zeitpunkt
befindet sich das Potential am Knoten 23 immer noch im potentialfreien Zustand, so daß der Bootstrapkonbu
densator Cn3/rden Potentialpegel am Knoten 11 nicht
beeinflußt und das Potential am Knoten 23 dem Potential am Knoten 11 folgt und den durch die Gleichung 2
dargestellten Pegel erreicht. Der Potentialanstieg am Knotenil zwingt den MOS-Transistor β 19 in den
e5 nichtgesättigten Bereich und das Potential am Knoten 15 erreicht den Pegel V00. In der Praxis wird bei
den bekannten Schaltkreisen dieser Zustand so belassen, wie er ist. Der damit verbundene problematische
Punkt ist jedoch die Beibehaltung des Potentialpegels am Knoten 11, der durch die Gleichung 2 gegeben ist.
Wenn ein Leckstrom auftritt, so hat er möglicherweise ein Abfallen des Potentialpegels zur Folge. Wenn dem
so ist, so fällt das Potential am Knoten 11 auf den Pegel (Κ^,-Schwellenspannung) ab, wobei das Taktsignal
Φ1 der. Η-Pegel bei K00 beibehält. In diesem Fall
fällt auch das Potential am Knoten 15 auf den Pegel (K„n-2jfSchwellenspannung) ab. Damit wird jedoch
das Potential nicht mehr auf dem Pegel K00 gehalten.
Die MOS-Transistoren ß21 bis Q41 und der Bootstrapkondensator
Cn3,: dienen zur Beibehaltung des K00-Pegels
am Knoten 15 in der folgenden Weise. Nach dem Ansteigen des Potentials am Knoten 14 steigt das Potential
am Knoten 24 über den MOS-Transistor Q37 auf den Pegel (K^-Schwellenspannung) an. Der MOS-Transistor
Q40 wird leitend und das Potential am Knoten 12 fällt auf Erdpotential ab, was zur Folge hat, daß
die MOS-Transistoren Q35 und Q36 nicht leitend werden.
Die Zeitfolge zum Aktivieren eines Taktsignals <J>2 ist nicht auf eine spezielle Form begrenzt.
Wenn zwei Bedingungen erfüllt sind, nämlich die MOS-Transistoren Ö35 und Q36 leitend und das Taktsignal
Φ2 aktiviert sind, so tritt an den Knoten 21 und 22 ein Oszillatorausgangssignal auf. Die MOS-Transi- 2;
stören Q37 bis 040 stellen eine Verzögerungsschaltung
zur Erzeugung eines Oszillatorausgangssignals dar, nachdem das Potential am Knoten 25 den Pegel K00
erreicht. Wenn die Betriebsweise bei einem Zustand beginnt, bei dem das Potential am Knoten 16 und 18 auf jo
L-Pegel ist, steigt zuerst das Potential am Knoten 17 über den MOS-Transistor Q 22 an, so daß der Knoten 18
auch über den MOS-Transistor Q24 aufgeladen wird und sein Potential ansteigt. Da die Strombelastbarkeit
des MOS-Transistors Q26 viel größer ist als die des J5
MOS-Transistors Q25, wird der Knoten 19, dessen Pegel durch den MOS-Transistor Q25 angehoben
wurde, aufgrund des Potentialanstiegs am Knoten 18 einer Pegelverschiebung auf L-Pegel unterzogen. Der
MOS-Transistor Q28 wird nichtleitend, so daß das Potential am Knoten 20 über den MOS-Transistor Q27
ansteigt. Das Potential am Knoten 16 steigt über den MOS-Transistor Q2\ an, so daß das Potential am Knoten
17 und dann das Potential am Knoten 18 über den MOS-Transistor Q24 entladen wird, was einen Pegelabfall
zur Folge hat, da die Strombelastbarkeit des MOS-Transistors Q22>
ausreichend größer ist als die des MOS-Transistors Q22. In der Betriebsweise folgt dann der
Potentialanstieg am Knoten 19, der Potentialabfall am Knoten 20 und der Potentialabfall am Knoten 16 über
den MOS-Transistor QIl. Auf diese Weise wird ein Betriebszyklus abgeschlossen. Die Periode dieses
Betriebszyklus wird bestimmt durch die Zeitkonstante (Widerstand des MOS-Transistors Q21) x (Kapazität
des Knotens 16) und den (Widerstand des MOS-Transistors Q24) X (Kapazität des Knotens 18). Ein Oszillatorausgangssignal,
dessen logischer Pegel gegeben ist, tritt am Knoten 19 auf und wird dem MOS-Transistor
ß30 zugeführt. Wenn das Taktsignal Φ 2 angestiegen ist und die MOS-Transistoren Q35 und
Q 36 in den nichtleitenden Zustand gebracht wurden, so tritt ein Oszillator-Antwortsausgangssignal an den Knoten
21 und 22 auf. Wenn der Knoten 19 von Η-Pegel auf L-Pegel gebracht wird, so wird der MOS-Transistor ß30
nichtleitend, so daß das Potential am Knoten 21 über den MOS-Transistor Q29 auf den Pegel (K00-ScIiWeI-lenspannung)
ansteigt, wobei der Η-Pegel des Taktsignals Φ 2 der K00-Pegel ist. Die Strombelastbarkeit des
MOS-Transistors Q32 wird so gewählt, daß sie beträchtlich größer ist als die des MOS-Transistors Q31. Damit
befindet sich das Potential am Knoten 22 nach dem Potentialanstieg am Knoten 21 auf L-Pegel. Wenn
umgekehrt der Knoten 19 von L-Pegel auf H-Pegel gebracht wird, so wird der MOS-Transistor Q30 leitend,
so daß das Potential am Knoten 21 auf L-Pegel gebracht wird. Wenn der MOS-Transistor Q32 nichtleitend wird,
so steigt der Pegel am Knoten 22 an und erreicht den Pegel (K00-Schwellenspannung). Die Potentiale an
den Knoten 21 und 22, die sich periodisch in entgegengesetzter Phasenbeziehung ändern, werden den Gates
der MOS-Transistoren Q34 bzw. Q33 zugeführt, so daß ein Oszillatorausgangssignal, dessen H-Pegel dem Pegel
(K00-2jfSchwellenspannung) entspricht, am Knoten 23
auftritt. Der Zeitpunkt, an dem der Bootstrapkondensator C113/-zuerst den Potentialpegel am Knoten 11 beeinflußt,
ist der, wenn das Potential am Knoten 23 zuerst den L-Pegel annimmt. Zu diesem Zeitpunkt fällt das
Potential am Knoten 11 auf den Pegel (Koß-Schwellenspannung)
ab und der Bootstrapkondensator C113 fwird
auf den Pegel (K^-Schwellenspannung) aufgeladen. Nachdem das Potential am Knoten 23 von L-Pegel auf
H-Pegel gebracht wurde, hat der Bootstrapkondensator C113 F einen Potentialanstieg am Knoten 11 auf den
durch die folgende Gleichung 3 gegebenen Potentialpegel zur Folge:
■ Schwellenspannung +
C| 13/
Cu+C,
- 2.vSchwellenspannung).
(3)
Wenn das Potential am Knoten 11 unterhalb des Pegels (K00-Schwellenspannung) ist, so befindet sich
der MOS-Transistor Q17 im gesättigten Bereich und
der Knoten 14 ist in der Nähe des potentialfreien Zustands und der Bootstrapkondensator C14 F hat wenig
Einfluß auf den Pegel des Knotens 11. Der Potentialanstieg am Knoten 11 zwingt den MOS-Transistor Q19 in
den nichtgesättigten Bereich, so daß der K00-Pegel am
Knoten 15 aufgefrischt wird. Dann empfängt der Knoten 11 vom Knoten 23 das Oszillatorausgangssignal.
Nach Empfang dieses Ausgangssignals ändert sich das Potential am Knoten 11 über den Bootstrapkondensator
C113 f periodisch zwischen dem durch die
Gleichung 3 gegebenen Potentialpegel und dem Pegel (^Dfl-Schwellenspannung). Wenn der Pegel am Knoten
11 den nach Gleichung 3 gegebenen Pegel hat, so wird der K00-Pege! am Knoten 15 aufgefrischt. Wenn
das Taktsignal fvon L-Pegel auf H-Pegel und die Takt-
-.5 signale Φ1 und Φ 2 von H-Pegel auf L-Pegel übergehen,
so befindet sich der Schaltkreis in einem Rückstell-Zustand. Die grundsätzliche Betriebsweise des Schaltkreises
wird im nachfolgenden beschrieben.
Wenn bei dem in Fi g. 3 dargestellten Schaltkreis das
Wenn bei dem in Fi g. 3 dargestellten Schaltkreis das
bo Potential am Knoten 11 von dem durch die Gleichung 3
gegebenen Pegel auf den Pegel (K/jß-Schwellenspannung)
abfällt, so fällt das Potential am Knoten 15 in den meisten Fallen auf einen Pegel ab, der um 0,2 bis 0,3 V
unterhalb dem Pegel VDD liegt, und zwar infolge des
bi Auftretens der Gate-Source-Kapazität des MOS-Transistors
Q19. Damit ist der Schaltkreis nach Fig. 3 dann
ungeeignet, wenn der Knoten 15 auf einer Bitleitung liegt, die eine Pegelkonstanz von genau K00 erfordert.
Bei den oben beschriebenen Ausführungsformen wurden lediglich MOS-Transistoren vom Anreicherungstyp
verwendet. Die Erfindung kann jedoch auch dann angewendet werden, wenn als Last-MOS-Transistor
ein MOS-Transistor vom Verarmungstyp verwendet wird und man die Spannung der Spannungsquelle
absinken läßt, beispielsweise VDD = +5 V TYP.
Wie bereits oben beschrieben wurde, wird bei dem erfindungsgemäßen Schaltkreis, der beispielsweise eine
Oszillatorschaltung, wie etwa eine Spannungsquellenerzeugungsschaltung, auf einem Chip aufweist, zusätz-
ID
lieh ein Bootstrapkondensator verwendet, der am einen
Anschluß mit dem Gate des Lade-MOS-Transistor und am anderen Anschluß mit dem Pufferausgang der Oszillatorschaltung
verbunden ist, um eine Pegelabsenkung am Gate und am Ausgang VDD aufgrund des Leckstroms
zu verhindern. Bei einer derartigen Anordnung wird der Gatepegel des Lade-MOS-Transistor periodisch auf
einen Pegel aufgefrischt, der gut oberhalb von VDD liegt,
und das Ausgangssignal wird auf dem K00-Pegel stabil
gehalten.
Hierzu 4 Blatt Zeichnungen
Claims (3)
1. Schaltkreis zum Auffrischen des Gatespannungspegels eines IGFET, dessen Drain mit einer
Spannungsquslle, dessen Source mit einem Ausgangsknotenpunkt und dessen Gate mit einem
Steuerschaltkreis verbunden ist, der in Abhängigkeit von einem Eingangssignal ein Potential an dem
ersten, mit dem Gate des IGFETs verbundenen Anschluß eines in ihm enthaltenen ersten Kondensators
aufbaut, das im Absolutwert über der Versorgungsspannung liegt, gekennzeichnet durch
einen Oszillator (6), der über einen zweiten Kondensator (CYi F) an die Verbindung (1) zwischen Gate
und Anschluß des ersten Kondensators (C12 F) angeschlossen ist.
1. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß der Steuerschaltkreis aufweist einen
zweiten IGFET(Ql), dessen Drain mit der Spannungsquelle und dessen Source mit der Verbindung
(1) verbunden ist, eine Vorrichtung zum Vesorgen des Gates des zweiten IGFET mit einem
Signal (Φ), das im wesentlichen die gleiche Phase wie das Eingangssignal hat, und eine Vorrichtung (5)
zum Versorgen des ersten Kondensators (C 12 F) mit einem Signal, das bezüglich des Eingangssignals
eine verzögerte Phase hat.
3. Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß die Frequenz des oszillierenden
Signals größer ist als die des Eingangssignals.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6267078A JPS54153565A (en) | 1978-05-24 | 1978-05-24 | Semiconductor circuit using insulation gate type field effect transistor |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2920966A1 DE2920966A1 (de) | 1979-11-29 |
DE2920966C2 true DE2920966C2 (de) | 1984-02-02 |
Family
ID=13206951
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2920966A Expired DE2920966C2 (de) | 1978-05-24 | 1979-05-23 | Schaltkreis zum Auffrischen des Gatespannungspegels eines Isolierschicht-Feldeffekttransistors |
Country Status (3)
Country | Link |
---|---|
US (1) | US4330719A (de) |
JP (1) | JPS54153565A (de) |
DE (1) | DE2920966C2 (de) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5625290A (en) * | 1979-08-07 | 1981-03-11 | Nec Corp | Semiconductor circuit |
JPS5915211B2 (ja) * | 1979-11-27 | 1984-04-07 | 富士通株式会社 | 発振回路 |
JPS5693422A (en) * | 1979-12-05 | 1981-07-29 | Fujitsu Ltd | Level-up circuit |
JPS5683131A (en) * | 1979-12-11 | 1981-07-07 | Nec Corp | Semiconductor circuit |
JPS56122526A (en) * | 1980-03-03 | 1981-09-26 | Fujitsu Ltd | Semiconductor integrated circuit |
JPS56129570A (en) * | 1980-03-14 | 1981-10-09 | Mitsubishi Electric Corp | Booster circuit |
DE3105147A1 (de) * | 1981-02-12 | 1982-09-09 | Siemens AG, 1000 Berlin und 8000 München | Integrierte digitale halbleiterschaltung |
JPS589432A (ja) * | 1981-07-08 | 1983-01-19 | Toshiba Corp | 論理回路 |
JPS58185091A (ja) * | 1982-04-24 | 1983-10-28 | Toshiba Corp | 昇圧電圧出力回路および昇圧電圧出力回路を備えたアドレスデコ−ド回路 |
US4622479A (en) * | 1982-12-14 | 1986-11-11 | Thomson Components-Mostek Corporation | Bootstrapped driver circuit for high speed applications |
EP0126788B1 (de) * | 1983-05-27 | 1987-06-03 | Deutsche ITT Industries GmbH | MOS-Bootstrap-Gegentaktstufe |
US4678941A (en) * | 1985-04-25 | 1987-07-07 | International Business Machines Corporation | Boost word-line clock and decoder-driver circuits in semiconductor memories |
US4736121A (en) * | 1985-09-10 | 1988-04-05 | Sos Microelettronica S.p.A. | Charge pump circuit for driving N-channel MOS transistors |
KR920010749B1 (ko) * | 1989-06-10 | 1992-12-14 | 삼성전자 주식회사 | 반도체 집적소자의 내부전압 변환회로 |
US20050083095A1 (en) * | 2003-10-16 | 2005-04-21 | Tsvika Kurts | Adaptive input/output buffer and methods thereof |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3663835A (en) * | 1970-01-28 | 1972-05-16 | Ibm | Field effect transistor circuit |
US3743862A (en) * | 1971-08-19 | 1973-07-03 | Texas Instruments Inc | Capacitively coupled load control |
US3806741A (en) * | 1972-05-17 | 1974-04-23 | Standard Microsyst Smc | Self-biasing technique for mos substrate voltage |
US3806738A (en) * | 1972-12-29 | 1974-04-23 | Ibm | Field effect transistor push-pull driver |
US3808468A (en) * | 1972-12-29 | 1974-04-30 | Ibm | Bootstrap fet driven with on-chip power supply |
JPS50105264A (de) * | 1974-01-25 | 1975-08-19 | ||
JPS51132068A (en) * | 1975-05-13 | 1976-11-16 | Nippon Telegr & Teleph Corp <Ntt> | Inversional amplification circuit |
-
1978
- 1978-05-24 JP JP6267078A patent/JPS54153565A/ja active Granted
-
1979
- 1979-05-22 US US06/041,433 patent/US4330719A/en not_active Expired - Lifetime
- 1979-05-23 DE DE2920966A patent/DE2920966C2/de not_active Expired
Also Published As
Publication number | Publication date |
---|---|
US4330719A (en) | 1982-05-18 |
JPS54153565A (en) | 1979-12-03 |
JPH0151093B2 (de) | 1989-11-01 |
DE2920966A1 (de) | 1979-11-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2920966C2 (de) | Schaltkreis zum Auffrischen des Gatespannungspegels eines Isolierschicht-Feldeffekttransistors | |
DE69823289T2 (de) | Temperaturunabhängiger Oszillator | |
DE69123538T2 (de) | Einschalt-Rücksetzschaltung | |
DE3621533C2 (de) | Integrierte Halbleiterschaltungsanordnung, insbesondere für ein DRAM, die bei geringem Leistungsverbrauch eine stabile interne Versorgungsspannung liefert | |
DE3779786T2 (de) | Logisches mos-dominogatter. | |
DE2659207B2 (de) | In einem integrierten MOSFET-Schaltkreis ausgebildete Verzögerungsstufe | |
DE4337499A1 (de) | Ringoszillator und Konstantspannungserzeugungsschaltung | |
DE102007055541A1 (de) | Speicherbauelement, Verfahren für den Betrieb eines Speicherbauelements und Vorrichtung zur Verwendung mit einem Speicherbauelement | |
DE2534181A1 (de) | Schaltungsanordnung zur anpassung von spannungspegeln | |
DE68915136T2 (de) | Integrierte Halbleiterspeicherschaltung. | |
DE3107902C2 (de) | Integrierte MOS-Schaltung | |
DE4117882C2 (de) | ||
DE2106623A1 (de) | Schaltungsanordnung zur Erzeugung eines Spannungssignals mit drei unterschied liehen Pegeln | |
DE19524658C1 (de) | Bootstrapschaltung | |
DE3042323C2 (de) | Schwingkreis | |
DE68925616T2 (de) | Adressenübergangsabfühlschaltung | |
DE2754987A1 (de) | Leistungslose halbleiter-speichervorrichtung | |
DE2314015A1 (de) | Signalverstaerker | |
DE2739110A1 (de) | Dynamische vorladeschaltungsanordnung | |
EP0087818B1 (de) | Integrierter dynamischer Schreib-Lese-Speicher | |
DE69314013T2 (de) | Sicherungsschaltungen für aus nicht-flüchtigen Speichem bestehenden Anordnungen | |
DE10026253A1 (de) | Fuse-Schaltungsanordnung | |
DE19533091C2 (de) | Halbleiterspeichereinrichtung mit einer Funktion zum Erzeugen eines verstärkten Potentials | |
EP0297276B1 (de) | Generatorschaltung | |
DE69516037T2 (de) | Umwandlungsdetektorgerät zur Erzeugung eines Pulses mit variabler Zeitdauer |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OC | Search report available | ||
OD | Request for examination | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition |