DE2918777A1 - Verfahren und geraet zum messen der haeufigkeit und dauer digitaler ereignisse durch mehrfaches pruefen - Google Patents

Description

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• If. ρ 240024

SPERRY RAND CORPORATION, New York, N, Y./U. S. A.

Verfahren und Gerät zum Messen der Häufigkeit und Dauer digitaler Ereignisse durch mehrfaches Prüfen

Die Erfindung betrifft ein Verfahren und ein Gerät zur Messung der Häufigkeit und der Dauer, (die gemeinsam als Bereitschaftszyklus betrachtet v;erden) ,von digitalen Ereignissen durch mehrfaches Prüfen in Zeitpunkten, die bezüglich des Auftretens der digitalen Ereignisse zufällig sind. Die digitalen Ereignisse, die zu prüfen sind, v?erden als Vorhandensein oder Fehlen binärer Einsen oder Nullen wiedergegeben, die in einem gegebenen Zeitpunkt an einem durch sie ausgesetzten Leiter (als binärer Zustand) abgefühlt werden. Da die
Wahrscheinlichkeit, in einem speziellen, (aber zufällig vorgegebenen) Zeitpunkt einen binären Zustand abzutasten, eine Funktion des Bereitschaft.szyklus ist, wird durch die Abtastung des binären ZuStandes eines digitalen Ereignisses, die für eine vorgegebene Anzahl Male wiederholt wird, alsa durch eine Prüfung ein dementsprechend statistisch bedeutsames MaS für den Bereitschaftszyklus des digitalen Ereignisses entwickelt. Je größer die Anzahl der Prüfungen ausfällt, desto vertrauenswürdiger ist das Maß für den Bereitschaf tszykius .

In digitalen, datenverarbeitenden Systemen möchte man oft die Häufigkeit und/oder Dauer digitaler Ereignisse messen, die In diesem Zusammenhang Jeweils als binärer Zustand eines ihm ausgesetzten
Leiters abgefühlt werden. Wenn man die Häufigkeit und die Dauer
seines Auftretens gemeinsam als integrierte Gesamtzeit betrachtet, kann das Maß als Bereitschaftszyklus bezeichnet werden. Seine Messung für ein digitales Ereignis ist, wenn nur eins relative Messung benötigt wird und entweder dia Häufigkeit oder die Dauer
feststeht oder bekannt ist, so einwandfrei wie die gesonderten

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Messungen der Häufigkeit und der Dauer des Ereignisses. In vielen Fällen sind solche Messungen allein sur Berechnung des Bereitschaf tszyklus erwünscht.

DiG Häufigkeit und die Dauer des Auftretens und der Bereitschaftszyklus der digitalen Ereignisse können alle direkt gemessen werden. Oiss schließt normalerweise eine Heßart in sich, die sian Auftreten der digitalen Ereignisse synchron ist. Bei den digitalen, datenve^arhaltenden Systemen hat diese die Form einer Messung der Frogra^rfiiT\ausstattung angenommen, der zwei Nachteile anhaften. Erst einmal muß das zu messende digitale Ereignis durch die ProgrammausrUstung abgefühlt werden können. Diese Abfühlung erfolgt natürlich indirekt und ist gewöhnlich auf die digitalen Ereignisse beschränkt, die mit der Ausführung der Rechenmaschinen-Befehle synchron laufen. Zum anderen ist der zweite Nachteil die zu bezahlende Zeitvergeudung. Die Ausführung von Befehlen zur Durchführung der Messungen kann einen beträchtlichen Anteil der Kapazität des digitalen, datenverarbeitenden Systems in Anspruch nehmen.

Bei einem anderen Verfahren, die Häufigkeit und Dauer der digitalen Ereignisse synchron zu messen, werden für den speziellen Zweck vorgesehene Schaltungen durchweg angewendet. Dieses Verfahren ist wegen das Nachteiles einer Messung mit ProgrammausrUstungen ständig am weitesten verbreitet und findet seine größte Anwendbarkeit bei digitalen Ereignissen, deren Häufigkeit ziemlich gering bezüglich der Heßperiode wad deren Bauer.entweder'sehr lang oder sehr kurz bezüglich der Meßperiode ist. Wenn auch diese Beschränkungen von Natur aus nicht durch das Malverfahren auferlegt werden, ist der Ur.-if.iing der zur Durchführung dieser Messungen benötigten Schaltungen geitföhnlich derart groß, daß man zu diesen Beschränkungen gezwungen ist. Ein weiterer Nachteil einer synchronen Messung der Häufigkeit und Dauer des Auftretens liegt darin, daß diese Größen über der MeSperiode integriert werden müssen, falls der Bereitschaf tszyklus bestimmt werden soIj.

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In der USA-Patentschrift Nr. 3.588.837 von Ross D. Rash u. a. ist ein Verfahren zur Messung digitaler Ereignisse beschrieben, das auf einer Prüfung beruht. Von der Schaltung wird der binäre Zustand des ihn einnehmenden Leiters in Zeitpunkten abgefühlt, die hinsichtlich des erwarteten Auftretens des Ereignisses zufällig sein sollen. Durch eine Prüfung dieses Leiters bei einer statistisch bedeutsamen Anzahl von Wiederholungenv/ird ein Maß für den Bereitschaftszyklus erhalten. Die Vertrauenswürdigkeit der Kessung wird leicht bei einer Anwendung von Verfahren der elementaren Statistik bestimmt. Ein hilfreicher Überblick über diese Methoden ist im Such

N.

von Morris Hamburg mit dem Titel: "Easic Statistics", zu finden, das bei Harcourt, Brace, Jovanovich Inc. im Jahre 1974 erschienen ist.

Demgegenüber liegt dein Prüfung3verfahren zur Ableitung des Maßes für den Bereitschaftszyklus gemäß der Erfindung nicht die Anwendung eines asynchronen PrüfZeitgebers zugrunde, um zeitlich zufällige Prüfungen vornehmen zu können, sondern es wird eine willkürliche Zahlentabelle innerhalb eines programmierbaren, nur dem Auslesen dienenden Speichersuntergebracht, um den Zufall sicherzustellen und den Fehler zu vermindern, der sich aus einem Mangel an Zufall ergibt, Außerdem werden mehrere Leiter gleichzeitig geprüft, um den Nachteil einer zu geringen Arbeitsgeschwindigkeit wie beim seriellen Abtasten zu überwinden.

Gemäß der Erfindung wird der binäre Zustand jedes ihn aufweisenden Leiters in Zeitpunkten geprüft oder abgetastet, die wirklich bezüglich des Auftretens der digitalen Ereignisse, also der an den Leitern abgreifbaren binären Zustände zufällig sind. Der Zeitpunkt, zu dem eine Prüfung vorgenommen vferden soll, wird durch eine Tabelle mit willkürlichen Zahlen festgelegt, die innerhalb eines programmierbaren, nur dem Auslesen dienenden Speichers abgelegt sind. Auf diesen Speicher wird hintereinander in Abhängigkeit von einem Oszillator zugegriffen, (jeder Zyklus des Oszillators bewirkt also, daß der nächstfolgende adressierbare Speicherplatz ausgelesen wird). Falls sich beim Zugriff auf den Speicher eine bi-

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SibtAnzahl der Augenblicke an, in denen bei einer Prüfung der entsprechende Leiter den binären 1-Zustand einnahm. Da die Wahrschsinlichkelt einer Prüfung des 1-Zusfcandes unmittelbar vom Bereit schaftszyklus abhängig ist, ist der Zählerstand bzw. die Zahl am Speichorplatz ein stati.etisches Maß für den Bereitschaftszyklus (imd somit für die Häufigkeit und di^ Dauer der Ereignisse) innerhalb des entsprechenden Leiters. Ja größer die Zahl der vorgenommenen Prüfungen ist, desto größer ist die Vertrauenswürdigkeit der Messung, wie sie durch die elementare Statistik bestimmt wird. Ferner können die von den verschiedenen Leitern abgeleiteten Zahlen in Korrelation gesetzt werden, wenn eine Koinzidenzmessung erwünscht ist.

Ausführungsteispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden ausführlich erläutert. Es zeigen;

Figur 1 das grundlegende, der Prüfung dienende Schaltungselement,

Figur 2 die von Schaltungselement der Figur 1 festgesetzten Zeiten,

Figur 3— die Zahler zur Sammlung der gemessenen Daten,

Figur 4 den Speicher mit zufallsverteiltem Zugriff, der die gemessenen Daten aufnimmt, und

Figur 5 die von der Auaführungsform festgesetzten Zeiten, in der der Speicher der Figur 4 angewendet wird.

Als Erfindung werden ein Prüfelement gemäß der Figur 1 mit der Zeitfestsetzung der Figur 2 und ein Element zum Aufzeichnen der Daten betrachtet, von dem zwei unterschiedliche Ausführungsformen in den Figuren 3 und 4 wiedergegeben sind. Wenn auch in der Figur 1 nur vier zu prüfende Leiter 60 bis 63 zu sehen sind, können auch noch weitere,benutzt werden. Aus dem diese Leiter enthaltenden Gerät

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wird ein Haupttaktsignal auf einer Leitung 55 herangebracht. Seine Erzeugung und Anwendung sind bei digitalen Rechenautomaten allgemein geläufig. Mit ihm läuft ein Prüfoszillator 10 synchron; daher fallsn die Impulse in den Leitungen 50 und 55 gemäß der Figur 2 zusammen. Somit können auch der Oszillator 10 und der innere Haupttaktgeber vom selben Standardzeitgeber, z. B. einem Kristall aus gesteuert werden, wobei das Haupttaktsignal als Eingangssignal des Oszillators 10 dient, der ein blockierender Oszillator oder ein einfacher Multivibrator sein kann.

Das in der Leitung 50 aus dem Oszillator 10 austretende Signal gelangt über eine Leitung 50a zu einen; Zähler 11, der vorzugsweise 17 Bits umfaßt und von einem Signal auf hohem Niveau um einen Schritt hinaufgeschaltet wird. Somit kann er von den positiven Im-

17 pulsen durch alle Zählerstände von 0 bis 2 - 1 und zurück von

2 - 1 bis 0 hindurchgeschaltet werden. Der binäre Augenblickswert aus 17 Bits wird vom Zähler II über eine Leitung 51 einem programmierbaren, nur dem Auslesen dienenden Speicher 13 zügelei-

17 tet, der eine Liste willkürlicher Zahlen aus 2 Bits aufweist, die nach verschiedenen mathematischen Methoden abgeleitet sein kann, Ein Teil einer solchen Liste, die als Tabelle S-I auf der Seite des Buches: "Basic Statistics" Von Morris Hamburg, (erschienen bei Haroourt, Brace, Jovanovich Inc. im Jahre 1974) wiedergegeben ist, wird aus dem Dezimalsystem in das Binärsystem umgeformt und in den

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Speicher 13 eingespeist. Alle 2 Bitplätze des Speichers 13 sind einzeln durch den Inhalt des Zählers 11 über die Leibung Sl adressierbar. Wenn also der Zähler 11 durch ein in der Leitung 50a auftretendes Signal von hohem Niveau um einen Schritt weitergeschaltet; wird, wird der nächste Bitplatz der Liste des Speichers 13 adressiert, und das dort befindliche Bit läuft durch eine Leitung 53 zu einem UND-Glied 14.

Zusätzlich v/erden die vom Oszillator 10 über eine Leitung 50b abgeführten Signale an einen Multivibrator 12 herangebracht, der 6 ir. Prüfschaltsignal abgibt, wenn ihn das hohe Niveau des Signals erreicht .Dieses auf eine Leitung 52 gelegte Priifschaitsignal ist weit

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kürzer als das aus dem Oszillator 10 empfangene Signal von hohem Niveau, wird an das UND-Glied 14 angelegt und stellt dadurch sicher, daß das auf der Leitung 53 vom Speicher 13 abgegebene Signal eine Stabilisierung erfährt, ehe das UND-Glied 14 eingeschaltet wird. Mit dem Auftreten des Prüfschaltsignals in der Leitung 52 überträgt das UND-Glied 14 auf der Leitung 54 ein logisches-Prüf-Signal von hohem Niveau» falls aus der im Speicher 13 untergebrachten Liste willkürlicher Zahlen eine logische Eins an demjenigen

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der 2 Eitplätze ausgelesen wurde, der von dem 17 Bits breiten Stand des Zählers 11 adressiert ist. In der Gegenwart eines(invertier ten )PrUf schal tsignals auf der Leitung 52 überträgt das UND-Glied 14 jedesmal auf der Leitung 54 ein Signal von tiefem Niveau, wenn aus der Liste des Speichers 13 eine logische Null an demjeni-

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gen Bitplatz der 2 Bitplätze ausgelesen wurde, der durch den Stand des Zählers 11 adressiert ist. In diesem Zusammenhang sei auf die Beziehungen der Signale in den Leitungen 50 bis 54 der Figur 2 verwiesen. '

Jedesmal wenn ein Prüfsignal das UND-Glied 14 über die Leitung 54 verläßt, erfolgt eine Prüfung, bei der es über eine Leitung 54a zu einem UND-Glied 15, über eine Leitung 54b zu einem UND-Glied 16, über eine Leitung 54c zu einem UND-Glied 17 und über eine Leitung 54d su einem UNL -Glied 18 gelangt. Diese UND-Glieder 15 bis 18 sind die Prüfschaltungen, die jeweils mit dem zugehörigen Leiter 60 bis 63 verbunden sind. Die dritte Eingangsklemme dieser UND-Glieder 15 bis 18 ist über die Leitung 55 mit dem inneren Haupttaktgeber verbunden. In jedem Fall bildet das innere Haupttaktsignal₉ das über Zweigleitungen 55a bis 55d herangeführt wird, ein Zeitfestsetzungssignal, das den Punkt zeitlich synchronisiert, an dem die Prüfungen stattfinden, wobei das Prüfsignal in den Leitungen 54a bis 54d festlegt, ob die Prüfung durchgeführt werden soll odsr nicht. Nur dann, wenn in Gegenwart des Zeitfestsetzungssignals, aus den inneren Haupttakfcgeber ein Prüfsignal in der Leitung 54 auftritt und außerdem der zugehörige Leiter ein Signal von hohem Hiveau führt, nimmt das Ausgangssignal der entsprechenden Prüfschaltung, also des UND-Gliedes 15, 16, 17 oder 18 das hohe Niveau ein,

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das liber eine Leitung 65, 66, 67 oder 68 abgeführt wird. Die zeitlichen Beziehungen zwischen den im Prüfelement auftretenden Signalen sind in der Figur 2 aufgetragen.

Bei einer ziemlich kleinen Anzahl Leiter, wie bei den Leitern 60 bis 63 der Figur 1 wird die bevorzugte Aus fUhriings form des Elementes zum Aufzeichnen der Daten gsmäß eier Figur 3 angewendet, während aus Kostengründen bei einer· ziemlich großen Anaahl Leiter die in der Figur 4 dargestellte Ausführungsform benötigt wird. Zum Element der Figur 3 gehören vier Zählsr 20 bis 23. die als Blöcke ECl, EC2, EC3 und EGN gezeichnet sind, und die je ein Ausgangssignal aus der. Prlifschaltungen, also den UND-Gliedern 15 bis 18 der Figur 1 empfangen. Wenn bsi einer Prüfung auf dem zugehörigen Leiter 60 bis 63 ein Signal von hohem Niveau erscheint, wird der betreffende Zähler um einen Schritt waitergeschaltet,(es wird also eine Eins zu seinem bisherigen Stand addiert), so daß der Zähler die Anzahl Prüfungen in der Gegenwart eines Signals von hohem Niveau im zugeordneten Leiter festhält, also aufzeichnet. Die Breite, also die Anzahl Eitpositionen kann bei diesen Zählern etwas willkürlich erscheinen. Die Zahl der benötigten Prüfungen und somit die Breite dieser Zähler 20 bis 23 legt nämlich das gewünschte Maß an Vertrauenswürdigkeit der Messung fest*. Dabei scheint die Breite von 16 Bits akzeptabel zu sein, wobei diese Wahl auf Grund der elementaren Statistik getroffen 1st, wie sie aus dem bereits erwähnten Buch von Morris Hamburg hervorgeht. Die von den Zählern 20 bis 23 erreichten Stände werden durch 16 Bits auf je einer Leitung 30 bis 33 abgeführt. Das relative Haß des Bereitschaftszyklus der Signale in einem Leiter 60 bis S3 wird durch eine Ablesung des Wertes aus 16 Bits ara betreffenden Zähler 20 bis 23 zur Verfügung gestellt.

Bei einer Prüfung ziemlich vieler Leiter mit der Ausführungsform der Figur 4 laufen die Ausgangsleitungen der Prüfschaltungen zu je einem Flipflop 70, 71, V2....73, die das Ergebnis jeder an den Leitern vorgenciaraenen Prüfung festhalten, also ob im zugehörigen Leiter ein Signal von hohem oder tiefem Niveau auftrat.

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über die Leitung 55 (Figur l) empfängt ein Frequenzvervielfacher 74 das der Zeitfestsetzung dienende Signal aus dem inneren Haupttaktgeber und erzeugt mehrere der Anzahl der zu prüfenden Leiter entsprechende Impulse. Da bei der AusfUhrungsform der Figur 1 vier Leiter geprüft werden, überträgt der Frequenzvervielfacher 74 beim Empfang eines Signals aus dem Haupttaktgeber vier Impulse über

ein& Leitung 86 zu einem Zähler 78, der von jedem Impuls um einen Schritt weitergeschaltet wird; (es wird also zu seinem Inhalt jedesmal eine Eins addiert). In der Figur 5 ist die Beziehung zwischen den Signalen aus dem Haupt taktgeber in der Leitung 55 und den vom Frsquenzvervielfacher 74 in der Leitung 86 abgegebenen Signalen dargesteilt. Der Modulus des Zählers 78 entspricht dabei der Anzahl der zu prüfenden Leiter. Bei vier Leitern ist er ein 2-j.iitzähler mit der Kapazität der vier Zustände 0, 1, 2 und 3. Sein Inhalt ist ein Wert aus M Bits, wobei in diesem Fall M - 2 ist, und wird über eine Leitung 91 einem Speicher 79 mit zufallsverteiltem Zugriff und über eine Leitung 85 einem Wähler 75 zugeführt. In diesem Zusammenhang sei erneut auf die Figur 5 verwiesen, die die zeitliche Beziehung zwischen den in der LeitungSS zum Zähler 78 laufenden Impulsen und dem in den Leitungen 85 und 91 erscheinenden Zählerstand dargestellt ist.

Entsprechend dem geprüften Leiter wird vom Wähler 75, dessen Ausgangssignal in einer Leitung 87 auftritt, der Zustand eines der Flipflops 70 bi3 73 angewählt, das über eine der Leitungen 81 bis 84 mit dem Wähler 75 verbunden und durch den Inhalt des Zählers bestimmt ist, der über die Leitung 85 herangeführt wird. In der folgenden Tabelle ist in Abhängigkeit von der getroffenen Wahl eine Beziehung zu den vier möglichen Ständen des Zählers 78 gezeigt. In der Figur 5 ist ferner der Zustand der Leitung 87 an der Ausgangsklemme des Wählers 75 als Funktion der Zeit aufgetragen, wobei angegeben ist, welches der Flipflops 70 bis 73 gerade ausgewählt ist. Man beachte auch die zeitliche Beziehung zwischen dem Zustand der Leitung 87 und den Signalen in den anderen zugehörigen Leitungen.

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te

Zählerinhalt Zustand der Leitung 87 Für jeden zu prüfenden

Leiter weist der Speicher

00 = O gleich der Leitung 81 79 einen adressierbaren

01 β ι gleich der» Leitung 82 Bitplatz auf, der auch

10 = 2 gleich der Leitung 83 als "Zelle" bezeichnet

11 s 3 gleich der Leitung 84 wird. Bei dieser AusfUh-

rur.£5iorn sind also vier Seilen vorgesehen , die je einem Leiter sugeordnet sind. Die Kapazität einer Zelle erlaubt die Unterbringung einer ausreichenden Anzahl Bits, damit die statistisch bestimmte Vertrauenswürdigkeit der Messung zust.anaekoimnt* Im vorliegenden Fall werden 16 Bits als ausreichend angesehen, so daß der Speicher 79 vier* Zellen mit je 16 Bits aufweist. Der über die Leitung 91 empfangene Inhalt des Zählers 78 tritt in die Adreßeingangsklemrnen des Speichers 79 mit zufallsverteiltem Zugriff als Wert aus zwei Bits ein, wodurch eine seiner vier Zellen aus 16 Bits adressiert wird. Der Inhalt der adressierten Zelle aus 16 Bits wird dann über eine Leitung 92 Ln ein Ausgabe-Register 80 übertragen, das ihn durch eine Leitung 90 zu einem Addierer 77 weitergibt, der ja auch durch die Leitung 87 den Zustand des einen Flipflop aufnimmt, das entsprechend dem Inhalt des Zählers 78 vom Wähler 75 ausgewählt ist. Falls das Signal in der Leitung 87 ein hohes Niveau .annimmt, fügt der Addierer 77 zum Inhalt der im Speicher 79 adressierten Zelle aus 16 Bits, der in der Leitung 90 herankommt, eine Eins hinzu, während/eine;» Signal von tiefem Nivsau diese Hinzufilgung unterbleibt, (also eine Null addiert wird./Das Resultat der Addition aus 16 Bits gelangt über eine Leitung 88 vom Addierer 77 in ein Eingabe-Register 76, das es über eine Leitung 89 an den Speicher 79 weitergibt, der es Über seine Eingangsklemmen zum Einschreiben von Daten aufnimmt und in der einen der vier Zellen unterbringt, die vom Inhalt des Zählers 78 über die Leitung 91 adressiert ist. Auf diese Weise wird der Inhalt der Zellen des Speichers 79 um einen Schritt bei jeder Prüfung vergrößert, die zu einem Zeitpunkt vorgenommen wird, wenn der entsprechende Leiter gerade ein logisches 1-Signal führt. (Figur 5)

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Um die Messungen des Bereitschaftszyklus an allen zu beobachtenden Leitern zu ermöglichen, kann der Speicher 79 mit zufallsverteilten» Zugriff auch auf andere Weise ausgelesen werden, was jedoch nicht weiter erläutert werden soll, da es dem Fachmann geläufig ist.

Bis Ansah! Prüfungen„ die zur Herbeiführung einer gegebenen Vertrauenswürdigkeit der Messungen notwendig sind, wird unter Anwendung der r.l.inisntaren Statistik bestimmt. X5er Zeitpunkt, zu dem die Prüfung Gi;attfivjcV.2t,:Tiuß ζην Streichung-der statistischen Gültigkeit zufällig i5s.-v-.-ah.lt sein. Obgleich eine wahre Zufälligkeit aus philo— sop'ii fc.ah.or Sicht urerre.'^hbt-r· ist, ist sie für PrLifzwecke durch Av-.2l--~.-iv. -crlncr Tarella icit willkürlichen Säulen zu erzielen, dis innerhalb eioes »rücry^mmierbaren, nur den Ausleser: die-nenden Speich-2iM» untergebracht ist,während ein 'Scsj-idarözeitgetor synchron ;iit de-.ii Au-XTcreJT. aer zu prüfenden digitalen Ereignisse lauft, Kit je-Qi'vi .T.ugrix'-f iiuf diese Tabelle wird bestimmt, ob eine prüfung statti'i.idüt, wenn eine Auslesung aus - de« nur dem Auslesen dienenden Spei cher vorgenommen wird. Der binäre Zustand der betreffenden Leiter vc-ird in der -Prüf zeit spanne als Schritt eines Zählers aufgezeichnet, oder es wird der Inhalt eines adressierbaren Platzes in einem Speicher «it zv.fai.lsvertailtsni Zugriff um Eins

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Claims (1)

1. PATE N TAWWALT

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   SPERR! RAND CORPORATION 8.Mai 1979

   ERA-2555 P 24ΟΟ24

   PATENTANSPRÜCHE

   1. Verfahren zur Messung des Auftretens digitaler Ereignisse durch wiederholtes Prüfen eines den binären Zuständen unterworfenen Leiters in Zeitintervallen, die bezüglich des erwarteten Auftretens der digitalen Ereignisse zufällig sind, dadurch gekennzeichnet, daß zur Vornahme einer Prüfung des Leiters (60) xveitere periodische Zeitspannen festgelegt werden und beim Zusammenfall einer solchen periodischen Zeitspanne mit einem zufälligen Zeitintervall eine Prüfung des Leiters (60) auf seine beiden binären Zustände (0 und 1) vorgenommen wird, und daß das Prüfungsergebnis aufgezeichnet wird.

   Anordnung zur Durchführung des Verfahrens nach dem Anspruch 1, dadurch gekennzeichnet, daß zum Abtasten des Zusammenfalles einer periodischen Zeitspanne mit einem zufälligen Zeitintervall der eine Eingang eines UND-Gliedes (14) mit einem Oszillator (10) und der andere Eingang dieses UND-Gliedes (14) mit einem programmierbaren, eine Tabelle willkürlicher Zahlen festhaltenden, nur dem Auslesen dienenden Speicher (13) verbunden ist, daß zur Prüfung des Leiters (60) auf seinen binären Zustand ein weiteres UND-Glied (15) vorgesehen ist, dessen einer Eingang (54a) vom Ausgang (54) des ersten UND-Gliedes (14) und dessen anderer Eingang vom zu prüfenden Leiter (60) gebildet ist, und daß am Ausgang des weiteren UND-Gliedes (15) ein Zähler (20) zur Aufzeichnung des Prüfungsergebnisses angeschlossen ist.

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   ORIGINAL INSPECTED

   SPERRY RAND CORPORATION 8.Mai 1979

   ERA-2555 - 2 - ρ 240024

   3) Anordnung nach dem Anspruch 2, dadurch gekennzeichnet, daß die die Tabelle enthaltenden Plätze des Speichers (11) nacheinander von einem Zähler (11) adressierbar sind, der von dem Oszillator (10) schrittweise weiterschaltbar ist.

   4) Anordnung nach dem Anspruch 2, dadurch gekenn-

   z ei chnet, daß das weitere UND-Glied (15) einen dritten Eingang (55a) aufweist, der mit dem Haupttaktgeber der datenverarbeitenden Anlage verbunden ist, und daß der Oszillator (10) mit dem Haupttaktgeber synchron antreibbar ist.

   5) Anordnung nach dem Anspruch 2, dadurch gekennzeichnet, daß zur Prüfung mehrerer paralleler Leiter (6l - 63) auf ihren binären Zustand weitere UND-Glieder (l6 - 18) mit ihrem einen Eingang (54b, 54c, 54d) parallel am Ausgang des ersten UND-Gliedes (14), mit ihrem zweiten Eingang am jeweiligen zu prüfenden Leiter (6l - 63) und mit ihrem dritten Eingang (55b, 55c, 55d) am Haupttaktgeber der datenverarbeitenden Anlage angeschlossen sind.

   6) Anordnung nach dem Anspruch 5, dadurch gekennzeichnet, daß am Ausgang der weiteren UND-Glieder (l6 - 18) ein "Wähler (75) angeschlossen ist, von dem die an den Leitern (6l 63) abgenommenen Prüf ungsergebnisse hintereinander einem Addierer (77) zuführbar sind, in dem die einem adressierbaren Speicher (79) entnommene Zahl durch das jeweilige Prüfungsergebnis abänderbar ist, und daß die vom Addierer (77) ermittelte Zahl zu dem Platz des Speichers (79) zurückführbar ist, von dem sie vor der Addition entnommen war.

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   SPERR! RAID CORPORATION 8. Mai 1979

   ERA-2555 - 3 - ρ 240024

   7. Anordnung nach dem Anspruch 6, dadurch gekennz e i c h η e t, daß mit dem Wähler (75) und dem Adreßteil des Speichers (79) ein Zähler (78) verbunden ist, der vom Haupttaktgeber über einen Frequenzvervielfacher (74) weiterschaltbar ist, dessen Multiplikator der Anzahl der zu prüfenden Leiter (6l - 63) entspricht.

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