DE2909151A1 - Festkoerper-grosspeicher - Google Patents

Description

Festkörper-Großspeicher

Die Erfindung bezieht sich auf einen Festkörper-Großspeicher, der in Wörtern für ein speicherprogrammiertes Steuersystem organisiert ist, wobei dieser Speicher sich der CCD-Technologie (Technologie der ladungsgekoppelten Vorrichtungen) bedient, und ist insbesondere im Rahmen der speicherprogrammierten Steuersysteme für Fernmeldevorrichtungen anwendbar.

Bekannte speicherprogrammierte Steuersysteme weisen in hierarchischer Struktur organisierte Speicher auf, mit Speichern mit schnellem Zugriff, sogenannten Hauptspeichern, für die direkten, rechnerabhängigen Programme und Daten (on-line), denen andere Speicher, nämlich Großspeicher, folgen, die allgemein einen langsameren Zugriff haben und für Programme und Daten für weniger direkte und häufige Verwendung bestimmt sind. Diese letzteren Speicher dienen auch oft als Hilfsspeicher für die Hauptspeicher, sie enthalten also ebenfalls semi-permanente Daten und direkte Programme, die das Steuersystem wieder in normalen Betrieb versetzen sollen, wenn in den Hauptspeichern ein Fehler auftritt. . ■ . ■

Nach dem Stand der Technik werden Großspeicher im allgemeinen als Platteneinheiten, Magnetbänder oder Magnettrommeln realisiert, da im Rahmen der bekannten Technik allein diese Lösungen große Speicherkapazitäten zu mäßigen Kosten bieten können. Magnetspeicher weisen indessen eine Anzahl von Nachteilen auf, nämlich:

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- sie können keine ausreichend hohe Arbeitsgeschwindigkeit erbringen, insbesondere keinen schnellen Zugriff;

- sie können keine ausreichend hohe "System-Verfügbarkeit" erbringen, die die Wahrscheinlichkeit, das System zu einem beliebigen Zeitpunkt in Betrieb vorzufinden, angibt und von den häufigen Eingriffen abhängt, die zur Erhaltung der Arbeitsfähigkeit der Einheiten notwendig sind.

Diese Eigenschaften werden durch die Tatsache hervorgehoben, daß die magnetischen Einheiten bewegliche mechanische Teile aufweisen, die eine anfängliche Zeit zum Ingangkommen benötigen, der Abnützung unterliegen und außerdem eine vorbeugende Wartung erfordern.

Aus diesen Gründen sind Bemühungen zur Realisierung von Speichern anderer Art für kleine und mittlere Kapazität, beispielsweise bis 10 Millionen Wörter, zunehmend bedeutsam geworden. Da die Entwicklung der Technik die Herstellung von Festkörper-Komponenten ermöglicht, wurden die Untersuchungen auf Komponenten von hoher Integration, also integrierte Großschaltungen, insbesondere ladungsgekoppelte Schaltungen, gerichtet. Ein Speicher dieser Art mit Betriebscharakteristiken, die denen einer Platteneinheit weitgehend gleichen, ist bereits auf dem Markt.

Ein derartiger Festkörperspeicher erbringt von Natur aus eine hohe Arbeitsgeschwindigkeit, eine gute Zuverlässigkeit und eine leichte Wartung. Außerdem kann er leicht in Modulbauweise dargestellt werden, so daß zunächst eher kleine Einheiten-verwendet werden, die gemäß den Anforderungen vermehrt oder vergrößert werden. Jedoch bringt auch dieser bekannte Speicher eine Anzahl von Schwierigkeiten mit sich, die ihn beispielsweise zur Verwendung bei der Steuerung von Fernmeldesystemen als weniger geeignet erscheinen lassen: er hat nämlich keine Fehler-Selbstkorrekturmöglichkeiten und ist in "bytes", also 8-Bit-Wörtern, organisiert.

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Bei der Anwendung im Fernmeldewesen muß jedoch das Steuersystem kontinuierlich in Betrieb sein. Es ist deshalb wichtig, daß der Großspeicher mit einer Selbstkorrektureinrichtung versehen ist, die verhindert, daß das System für die Zeit, die zur Feststellung und Behebung des Fehlers erforderlich ist, außer Betrieb gesetzt werden muß. Die Selbstkorrektureinrichtung soll einen wirksamen Schutz der gespeicherten Daten bewirken, so daß diese Daten nicht verloren gehen und von einer eventuellen Hilfseinheit, die durch ein Restart-System in Betrieb gesetzt wird, weiterverwendet werden können. Außerdem soll aus Geschwindigkeitsgründen das System mindestens mit 16-Bit-Wörtern arbeiten.

Durch die in den Ansprüchen gekennzeichnete Erfindung wird ein Festkörper-Großspeicher der beschriebenen Art geschaffen, der auch für ein Fernmelde-Steuersystem verwendbar ist, indem er eine Selbstkorrektureinrichtung enthält und sehr lange Wörter verarbeiten kann. Der beanspruchte Speicher mit Selbstüberprüfung der Adressen und der Zeitsteuerung ermöglicht eine erhebliche Vereinfachung des Aufbaus und der Programmierung der Zwischen- oder Steuerschaltung, die im allgemeinen als Schnittstellenschaltung zwischen dem Großspeicher und dem Verarbeitungssystem eingeschaltet ist. Außerdem kann bei geeigneter Wahl dieser Zwischenschaltung der Großspeicher vom Verarbeitungssystem als beliebige Hauptspeicherbank angesehen werden.

Weitere Einzelheiten, Vorteile und Weiterbildungen ergeben sich aus der folgenden Beschreibung eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die Zeichnung. Es zeigen:

Fig. 1 den Blockschaltplan einer Festkörper-Großspeichereinheit und ihrer Verbindungen mit einem Verarbeitungssystem der Art "Multiprozessor";

Fig. 2 den Blockschaltplan eines Speichermoduls der Speichereinheit nach Fig. 1;

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Fig. 3 den Blockschaltplan eines Steuermoduls der Speichereinheit nach Fig. 1;

Fig. 4 einen ins einzelne gehenden Blockschaltplan eines Zeitgebers des Steuermoduls nach Fig. 3;

Fig. 5 einen ins einzelne gehenden Blockschaltplan einer die Adressen im Steuermodul nach Fig. 3 steuernden Vorrichtung; "._■-.

Fig. 6 einen ins einzelne gehenden Blockschaltplan einer Eingangs/Ausgangs-Einheit des Steuerjitoduls;

Fig. 7 einen ins einzelne gehenden Blockschaltplan einer Korrekturlogik;

Fig. 8a bis d den Verlauf einiger den Betrieb des Speichers steuernder Signale unter unterschiedlichen Arbeitsbedingungen.

Fig. 1 zeigt eine Fernmeldeanlage TC₅ beispielsweise eine Fernsprechvermittlungsanlage,, mit einem speicherprogrammierten Steuersystem CPR, das beim beschriebenen Beispiel ein Multiprozessorsystem ist.

Das Steuersystem CPR enthält eine Mehrzahl von Verarbeitungseinheiten E, nämlich E1, ..., Em, eine oder mehrere Hauptspeichereinheiten MP, nämlich MP1, ...., MPn für direkte Daten und Programme und eine oder mehrere Großspeichereinheiten MM, nämlich MM1, ..., MMi. Die Verarbeitungseinheiten E sind mit den Speichereinheiten MP und MM über ein Verbindungs-Schaltnetz RG und über als Schnittstellenschaltungen dienende Steuerschaltungen C, nämlich C1 , ..., Cn, bzw. C, nämlich C'1, .. ., Ci, die die die Datenübertragung zwischen den Verarbeitungseinheiten und den Speichereinheiten steuernden Geräte darstellen und auch als "controllers" bezeichnet werden, verbunden.

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Im einzelnen handelt es sich bei den Großspeichereinheiten MM um einen nach ¥ör.tern organisierten Speicher; die Datenübertragung zu diesen Speichereinheiten MM erfolgt asynchron/parallel, was bedeutet, daß sämtliche eines der Wörter zusammensetzenden Bits zur entsprechenden Speichereinheit parallel zu dem Zeitpunkt übertragen werden, zu dem. die Speichereinheit sie brauchen kann. Geräte, die als die Steuerschaltungen C₅.C verwendbar sind, sind in der Technik an sich bekannt und werden hier, da sie keinen Bestandteil der Erfindung darstellen, nicht weiter beschrieben.

Jede der Großspeichereinheiten MMl, ..., MMi ist aus einer Mehrzahl von Speichermoduln ME, nämlich ME1, ,.., MEp zusammengesetzt, die sowohl untereinander als auch mit einem Steuermodul MC über eine Schnittstellenleitung oder Sammelleitung 1 verbunden sind. Die Speichermoduln ME sind als integrierte Schaltkreise realisiert, die die Ladungskoppeltechnik verwenden. Im Rahmen der Erfindung kann jeder dieser Schaltkreise ein Bit einer bestimmten Anzahl von Wörtern speichern, die aus Informationsund Redundanzbits bestehen, welch letztere zur Fehlerfeststellung und zur Fehlerkorrektur auswertbar sind.

Für die Verwendung im Fernmeldewesen sollten aus Gründen der Arbeitsgeschwindigkeit die Wörter wenigstens 16 Informationsbits aufweisen. Zusätzlich hat sich erwiesen, daß für ein gegebenes Korrekturverfahren, nämlich die Verwendung des sogenannten Hamming-Codes, die Mindestzahl der eine einzelne Fehlerkorrektur sicherstellenden Redundanzbits bei 16 Bits fünf beträgt. Beim beschriebenen Beispiel werden Wörter verarbeitet, die sich aus 16 Informationsbits und fünf Redundanzbits zusammensetzen. Die Zahl der Redundanzbits kann zur Ermöglichung der Feststellung und eventuellen Korrektur mehrfacher Fehler auch verändert sein.

Fig. 2 zeigt im einzelnen den Aufbau der Speichermoduln ME anhand eines herausgegriffenen Moduls MEj.

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Der Steuermodul MC, der mit der Steuerschaltung Ci über eine Schnittstellenleitung 2 verbunden ist, hat die Aufgabe, für den Betrieb der Speichereinheit erforderliche Zeitsignale zu erzeugen, während der Operationen die korrekte Adressierung durchzuführen und durch die Feststellung und Korrektur von Fehlern den Betrieb des Speichers selbst zu überwachen. Wie dargelegt, ermöglicht die Selbststeuerung der Adressier- und Zeitgebungsoperationen eine Vereinfachung des Aufbaus und der Programmierung der Steuerschaltung Ci. Außerdem kann durch geeignete Wahl . dieser Steuerschaltung der Großspeicher vom Verarbeitungssystem her als beliebige Hauptspeicherbank gesehen werden. Der Aufbau des Steuermoduls MC ist in Fig. 3 veranschaulicht.

Gemäß Fig. 2 umfaßt der allgemeine Speichermodul MEj eine Mehrzahl integrierter ladungsgekoppelter Schaltungen AC, die einander gleichen und jeweils so aufgebaut sind, daß sie ein Bit der im Speichermodul MEj zu speichernden Wörter speichern.· Die Wahl des integrierten Schaltkreises und der Anzahl der ladungsgekoppelten Schaltungen AC des Moduls hängen nicht nur von der Zahl der Bits je Wort ab, sondern auch von der von jedem Modul geforderten Kapazität, wobei diese Zahl ersichtlich vom Konstruktionsstandard abhängt. Unter der Annahme des Arbeitens mit 21-Bit-Wörtern weist das beschriebene Beispiel gemäß der Zeichnung zwei Reihen von je 21 Schaltungen auf, die mit AC1-1, ..·, AC1-21 und AC2-1, ..., AC2-21 bezeichnet sind.

In zweckmäßiger Weise besteht jede der integrierten ladungsgekoppelten Schaltungen AC aus einer Mehrzahl von einzelnen adressierbaren Blöcken von Schieberegistern, die serien-parallelserien-organisiert sind, was bedeutet, daß jeder Block ein in Serie geladenes und parallel entladenes Eingangsregister, eine Mehrzahl von parallel geladenen und entladenen Zwischenregistern und ein parallel geladenes und in Serie entladenes Ausgangsregister enthält. Mit dieser Anordnung verhalten sich die Regir;fjr eines Blocks tatsächlich wie ein einziges Register und alle Blocke bilden zusammen einen zugriffsfreien Speicher.

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In diesen Schaltungen können anfangend bei einer durch die Steuerschaltung angegebenen Stellung Lese-, Schreibe- oder "Lese-Modifizier.- Schreib"-Operationen durchgeführt werden. Diese letzte Operation mit Lesen und Wiedereinschreiben findet statt, wenn die Korrekturvorrichtungen einen zu korrigierenden Fehler festgestellt haben. Liegt keine Anforderung nach einer Operation vor, so wird die Information aufrechterhalten, indem ihre Bits rezirkuliert werden.

Innerhalb jedes Blocks steuern schnelle Zeitsignale die Serienverschiebung innerhalb der einzelnen Register, genauer dargestellt, das Laden des Eingangsregisters und das Entladen des Ausgangsregisters. Langsame Zeitsignale steuern die Parallelübertragung zwischen benachbarten Registern, nämlich das Entladen des Eingangsregisters und das Laden des Ausgangsregisters.

Im Rahmen der Erfindung haben diese im folgenden als "Verschiebesignale¹¹ und "Übertragungssignale" bezeichneten Signale unterschiedliche Periode und/oder Form in Abhängigkeit von der Art der durchgeführten Operation und von der Arbeitsphase innerhalb jeder Operation, wie noch beschrieben wird. In sämtlichen Operationsphasen bleibt ersichtlich das Verhältnis zwischen den beiden Signalarten konstant.

Die Schaltungen AC können beispielsweise von einem unter der Bezeichnung CCD 464, Fairchild Camera and Instrument Corporation of Mountain View, Californien, USA, bekannten Typ sein, dessen Schaltung 16 Blöcke von 128 Registern mit 32 Stellungen umfaßt, wobei das Verschieben durch zwei Signale gesteuert wird, von denen das erste die jedem Bit zugeteilte Zeit bestimmt und das zweite das tatsächliche Laden oder Entladen in Serie steuert. Ein zweites Signalpaar mit einer 32-fach längeren Periode steuert die Parallelübertragung.

Zur besseren Übersichtlichkeit stützt sich die folgende Beschreibung auf die Annahme, daß die ladungsgekoppelten Schaltungen AC

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tatsächlich solche des bekannten Typs CCD 464 sind. Bei Verwendung anderer Typen von ladungsgekoppelten Speicherschaltungen, die in Registerblöcken in Serien-Parallel-Serien-Konfiguration organisiert sind, werden Änderungen erforderlich, deren Durchführung dem Fachmann nach Studium der Erfindung zuzumuten ist.

Unter diesen Voraussetzungen sind die ladungsgekoppelten Schaltungen AC mit einem Sender-Empfänger RTl von an sich bekannter Bauart verbunden, der als Ausgangs/Eingangs-Einheit für Daten arbeitet, und zwar über Leiterpaare 100Ta, 1001b, .,'., 1021a, 1021b, wobei die mit a bezeichneten Leiter die zu schreibenden Bits führen und die mit b bezeichneten Leiter die gelesenen Bits führen. Der Sender-Empfänger RT1 ist mit dem Steuermodul MC über eine Daten-Schnittstellenleitung 10 (Fig.2) verbunden, die einen Teil der internen Sammelleitung 1 der Großspeichereinheit MMi darstellt, und wird zum Betrieb durch ein vom Speichermodul MC erzeugtes Signal und durch das Ausgangssignal eines !Comparators CM1 , mit dem er über einen Leiter 110 verbunden ist, angesteuert. Der Komparator CM1 empfängt vom Steuermodul MC über eine Leitergruppe 11, die einen Teil der Sammelleitung 1 darstellt, diejenigen Adressenbits, die eines der Speichermoduln ME identifizieren, und gibt auf den Leiter 110 dann das Ansteuersignal ab, wenn er erkennt, daß die Adresse diejenige des Speichermoduls ME ist, dem er angehört.

Alle ladungsgekoppelten Schaltungen AC sind mit dem Steuermodul MC noch über zwei weitere Leitergruppen 12 und 13 verbunden. Die Leitergruppe 12 führt diejenigen Bits, die in allen Schaltungen AC die Auswahl des gleichen Registerblocks unter den 16 in jeder Schaltung AC enthaltenen Blocks ermöglichen, und die Leitergruppe 13 führt die Verschiebe- und Übertragungssignale. Die auf diesen Leitergruppen eingehenden Signale werden durch Verstärker A1 bzw. A2 so verstärkt, daß sie sich für die Steuerung sämtlicher Schaltungen AC eignen.

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Eine Auswahlschaltung SF wählt die an einer Operation beteiligte Reihe von ladungsgekoppelten Schaltungen AC aus. Von dieser Schaltung SF empfangen sämtliche Schaltungen einer Reihe ein Signal CS, das die tatsächliche Adressierung ermöglicht, und während des Schreibens ein Signal WE, das das Schreiben ermög-. licht. Die entsprechenden Signale, die an der Schaltung SF vom Steuermodul MC über Leiter 14 bzw. 15 eintreffen, werden zu den Schaltungen AC1 und AC2 in zweckmäßiger Weise über getrennte Leiterpaare 140 bzw. 141 übertragen. Dieses Vorgehen erweist sich für eine höhere Kapazität des Schaltungsantriebs als vorteilhaft. Das die zu adressierende Reihe angebende Signal trifft an der Schaltung SF über die Leitergruppe -11 ein.

Der Betrieb der Auswahlschaltung SF wird durch das Ausgangssignal des !Comparators CM1 angesteuert. Es kann somit gesagt werden, daß die tatsächliche Adressierung beim Lesen und Schreiben jeder Schaltung AC das Ergebnis einer Doppelansteuerung ist, es kann nämlich die allgemeine ladungsgekoppelte Schaltung ACh-k des Speichermoduls MEj nur dann adressiert werden, wenn sowohl der Modul und die Reihe von Schaltungen, zu der sie gehört, an der Operation beteiligt sind (Signale auf der Leitergruppe 11), als auch das Signal CS vorliegt. Dieses Vorgehen erlaubt es, den Leistungsverbrauch auf ein Minimum zu beschränken, wenn ein Modul oder eine Reihe von ladungsgekoppelten Schaltungen an einer Operation nicht beteiligt sind.

Der Steuermodul MC umfaßt gemäß Fig. 3 einen Zeitgeber BT, eine Adressensteuerung IN, eine Dateneingangs/Ausgangs-Einheit IU und eine Selbstkorrekturlogik LC.

Der mikroprogrammierte Zeitgeber BT erzeugt Zeitsignale für die' Großspeichereinheit MM (Fig.1), zu der er gehört, einschließlich der Verschiebe- und Übertragungssignale, und erzeugt zusammen mit der Adressensteuerung IN Lese- und Schreibeadressen für die ladungsgekoppelten Schaltungen AC jedes Speichermoduls ME (Fig.1,2). Der mikroprogrammierte Aufbau arbeitet so, daß

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bestimmte Operationen mit veränderlicher Geschwindigkeit ablaufen, die von der Betriebsphase abhängt, was eine sehr wesentliche Eigenschaft ist.

Die Eingangs/Ausgangs-Einheit IU hat die Aufgabe, die Operationen zum asynchronen Datenaustausch zwischen.Mer Steuerschaltung Ci und der Speichereinheit MMi und umgekehrt zu steuern und die Charakteristiken der Signale zwischen der Steuerschaltung C'i und der internen Sammelleitung 1 der Speichereinheit MMi anzupassen.

Die Selbstkorrekturlogik LC erzeugt auf der Basis der über die Einheit IU empfangenen Informationsbits Redundanzbits. Beim Lesen aus dem Speicher kann die Selbstkorrekturlogik LC auch die von ihr erzeugten Bits mit den gelesenen Bits vergleichen. Im Fall einer Nichtübereinstimmung korrigiert sie die Informationsbits und meldet die Nichtübereinstimmung an die Steuerschaltung C'i.

Der Aufbau der Blöcke IN, BT, IU und LC und der gegenseitigen Verbindungen zwischen diesen Blöcken ergibt sich mit größerer Genauigkeit aus den Fig. 4 bis 7. Zur Vereinfachung der Zeichnung schematisieren diese Figuren die Verbindungen jedes Blocks mit der Steuerschaltung C'i, mit den Speicherblöcken oder mit den übrigen Blöcken durch getrennte Verbindungen.

Der Zeitgeber BT umfaßt gemäß Fig. 4 einen üblichen Oszillator OS, der ein Grund-Taktsignal CKO erzeugt, das vom Zeitgeber zur Erzeugung der anderen Zeitsignale verwendet wird. Ein Festwertspeicher ROMT, ein Parallel-Parallel-Register RE1 und ein Zähler CN1 bilden zusammen einen Adressenzähler CNO als Modul 4096. Das Zählergebnis des Adressenzählers CNO stellt die Lage eines Worts innerhalb eines Blocks der Register in den ladungsgekoppelten Schaltungen AC (Fig.2) als Resultat aus den Verschiebe- und Übertragungssignalen fest. Die Bits höherer Wertigkeit der kompletten Adresse erscheinen auf Ausgangsleitern 30 und die

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Bits niedrigerer Wertigkeit auf Ausgangsleitern 31 des Zählers CNO. Die Leiter 30 und 31 bilden zusammen eine Verbindung 3 zur Adressensteuerung IN. Der Zähler CNO ist in zwei Zählermoduln 64 unterteilt, von denen der eine mit Ausgangsdecodierung aus dem Festwertspeicher R0M1 und dem Register RE1 und der andere aus dem Zähler CN1 besteht.

Der Festwertspeicher R0M1, der durch die Zählung seines inneren Zustands adressiert ist, enthält 64 Wörter mit'je sechs Bits von internem Zustand, also sechs Bits, die das Ergebnis des Zählmoduls 64 anzeigen, weiterhin drei Bits, die ein Konditionierungssignal für einen zweiten Festwertspeicher R0M2 bilden, und ein Bit, das den Übertrag des Zählers bildet.

Die Wörter des Festwertspeichers R0M1 werden auf Befehl vom Register RE1 gespeichert und abgerufen. Der Befehl ist ein im Zeitgeber BT selbst erzeugtes Verschiebesignal $2, das die Speicherung und den Abruf der Bits im Speicher bewirkt. Das Register RE1 speichert so jedesmal ein neues Wort, wenn ein Wort um eine Stelle innerhalb des Eingangs- oder Ausgangsregisters eines der Blöcke der ladxmgsgekoppelten Schaltungen AC (Fig.2) verschoben werden muß. Das die Zustandsbits betreffende Ausgangssignal des Registers RE1 wird über die Leiter 30 zum Festwertspeicher R0M1 als Adreßsignal gegeben und bringt zusammen mit vom Zähler CN1 ausgehenden Leitern 31 über die Verbindung 3 den sequentiellen Teil der Adresse zur Adressensteuerung IN (Fig.3), wo er mit dem selben in IN erzeugten Adressenteil verglichen wird. Das Ausgangssignal des Übertrags des Registers RE1 läuft über Leiter 32 zum Zähler CN1 und stellt ihn bei jeder kompletten Auslesung aus dem Festwertspeicher R0M1 um einen Schritt weiter.

Das Zählergebnis des Zählers CN1 , das die Bits der höheren Wertigkeit des sequentiellen Teils der Adresse erzeugt, wird auf einen Befehl des Signals 02, das auch das Einspeichern der Bits in das Register RE1 steuert, auf die Ausgangsleiter 31 gegeben. Auf diese Weise stehen sämtliche Bits des sequentiellen Teils der Adresse gleichzeitig zur Verfügung. /^g

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Eine weitere Ausgangsverbindung 33 des Registers RET- überträgt vom Festwertspeicher ROM1 zum Festwertspeicher R0M2 drei Decodierbits des internen Zustands von ROM1, die zur Erzeugung von Übertragungssignalen dienen.

Der zweite Festwertspeicher R0M2 bildet zusammen ;mit einem zweiten Parallel-Parallel-Register RE2 eine sequentielle Logik mit acht internen Zuständen, die die Elementarzeit innerhalb eines Zyklus identifizieren. Der Speicher R0M2 erzeugt Verschiebesignale und Übertragungssignale. Er enthält 512 Wörter aus je drei Zustandsbits und vier auf jedes dieser Signale bezogenen Bits und wird gemeinsam durch die folgenden Gegebenheiten adressiert: durch den internen Zustand von ROMt, durch zwei Bits» die die Art der gerade ablaufenden Operation angeben, und durch das Ergebnis des Vergleichs zwischen dem sequentiellen Teil der vom Speicher ROM1 erzeugten Adresse und der von der Adressensteuerung IN (Fig.3) erzeugten Adresse. Die die Art der Operation angebenden Signale treffen von der Steuerschaltung Ci über Leiter 20, ein Register RE5 und Leiter 200 ein. Das Vergleichssignal kommt von der Adressensteuerung IN über einen Leiter 4, ein Register RE6 und einen Leiter 40. Die Register RE5 und RE6 geben ausgangsseitig das an ihrem Eingang liegende Signal in zeitlicher Übereinstimmung mit der mit W\ bezeichneten abfallenden Flanke eines in BT erzeugten Verschiebesignals 01 ab. .

Die im Festwertspeicher R0M2 gespeicherten und abgerufenen Wörter werden mit einem Rhythmus gleich dem Grund-Taktsignal CKO gespeichert und abgerufen. Das den inneren Zustand des Speichers R0M2 anzeigende Ausgangssignal des Registers RE2 an Leitern 34 dient als Adressensignal für den Speicher selbst und für einen weiteren Festwertspeicher ROMS. Das Register RE2 gibt als Ausgangssignale die Verschiebesignale 01, 02 ab, die über Leiter 130, 131 zu den ladungsgekoppelten Schaltungen AC geleitet werden.

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Das Register RE2 gibt auch .Übertragungssignale 03,/04 ab, wobei die Ausgangssignale von RE2 über Leiter 35, 36 in ein Register RE4 eingespeichert werden, das dazu dient, die genaue Phasenanordnung der Übertragungssignale im Vergleich zu den Verschiebesignalen zu bestimmen. Die Einspeicherung im Register RE4 wird durch die abfallende Flanke CKO des Taktsignals CKO gesteuert, durch dessen ansteigende Flanke das Register RE2 gesteuert wird. Ausgangsleiter 132, 133 des Registers RE4 führen dann die tatsächlichen Übertragungssignale 03 bzw. 04-Die Leiter 130, 131, 132 und 133 bilden zusammen die Leitergruppe 13 (Fig.2) .

Die Verwendung der Festwertspeicher erlaubt die leichte Erzielung der geforderten Veränderlichkeit der Periode und der Signalform als Funktion der Art der Operation und der Operationsphase innerhalb jeder Operation. Im einzelnen kann bei jeder Lese- und/oder Schreiboperation ein schnelles Verschieben der Bits in den Registerblöcken durchgeführt werden, bis das geforderte Anfangswort erreicht wird. Nach dieser Phase setzt für die tatsächliche Übertragung der Wörter zum Speicher oder zum Rechner eine langsamere Verschiebung ein, beispielsweise mit der doppelten Periode. Auf diese Weise wird eine verminderte Zugriffszeit erreicht, während trotzdem der Lese- und/ oder Schreibmodus in langsamerem Rhythmus erfolgt, um die Verarbeitungserfordernisse zu berücksichtigen. Hinsichtlich der Form der Verschiebe- und Übertragungssignale ermöglicht es die Adresse des Speichers R0M2, der durch die Art.ider Operation konditioniert worden ist, daß an dessen Ausgang eine Wortfolge der Art auftritt, daß die Bits für jedes dieser Signale in einem der beiden booleschen Zustände so lang als gewünscht verbleiben. Dies wird in Fig. 8 genauer dargestellt.

Der Festwertspeicher R0M3 stellt eine Verknüpfungslogik dar, die in Funktion von der Art der Operation gemäß dem Signal an den Leitern 200, des internen Zustands des Speichers R0M2, der zum Speicher R0M3 über die Leiter 34 gemeldet wird, des von der

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Adressensteuerung IN (Fig.3) über die Leiter 4, 40 eintreffenden Vergleichssignals und der beiden den Datenübertragungszustand angebenden, von der Eingangs/Ausgangs-Einheit IU (Fig. 3) über Leiter 5, das Register RE5 und Leiter 50 eintreffenden Signale die von den Verschiebe- und Übertragungssignalen verschiedenen Zeitsteuersignale erzeugt. Der Speicher R0M3 enthält Wörter, von denen jedes ein das Schreibsteuersignal WE erzeugendes Bit und zwei Signale CK1, CK2 erzeugende Bits enthält, von denen CK1 die Datenübertragung zur Steuerschaltung Ci und die Erzeugung des sequentiellen Teils der Adresse mit Hilfe der Adressensteuerung IN ermöglicht und CK2 die Datenübertragung zu den Speichermoduln ME ermöglicht. Ist das Bit des Signals CK2 nicht vorhanden, so wird die Datenübertragung durch die Speichermoduln zur Sammelleitung 1 (Fig-1) ermöglicht. Es wird darauf hingewiesen, daß das Bit des Signals CKI nur dann emittiert werden kann, wenn die Signale auf den Leitern 50 das Ende einer Operation anzeigen und für diesen Zyklus die Adressenidentität zwischen IN und CKO vorliegt.

Es wird weiter darauf hingewiesen, daß die Register RE5 und RE6 die an ihren Eingängen anliegenden Bits zeitlich bei der abfallenden Flanke von 01 speichern. Auf diese Weise weiß der Speicher praktisch zu Beginn des einzelnen Speicherzyklus, ob er eine Operation durchzuführen hat oder nicht, ob er sich in die Suchphase zu versetzen hat oder ob er real Daten zu lesen und zu schreiben hat.

Ein vom Taktsignal CKO getaktetes Parallel-Parallel-Register RE3 sorgt für die zeitlich korrekte Anordnung der vom Festwertspeicher "R0M3 erzeugten Signale, bevor diese über die Leiter 15, 16 und 17 zu den Verwendungsvorrichtungen übertragen werden. Die Form der Signale WE, CK1 und CK2 ergibt sich ebenfalls aus Fig. 8.

Die Adressensteuerung IN (Fig.3) umfaßt gemäß Fig. 5 einen voreinstellbaren Zähler CP mit zwei mit der Steuerschaltung C'i verbundenen Eingängen, die mit dieser Schaltung über eine

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Verbindung 22 bzw. einen Leiter 21 verbunden sind, auf denen die Adresse des ersten an einer Operation beteiligten Worts bzw. das Schreibsignal für diese Adresse liegen. Mit dieser Adresse anfangend, erzeugt der Zähler CP aufeinanderfolgend die Adressen sämtlicher an der Operation beteiligter Wörter und erhöht seinen Zählinhalt am Ende jeder Lese- und/oder Schreiboperation. Der Fortschreibbefehl wird durch das Bit des Signals CK1 gegeben, dessen Erzeugung im Zeitgeber BT (Fig.4), wie beschrieben, vom Ende einer vorhergehenden Operation abhängt. Der Zähler CP kann als in zwei Teile CP1 und CP2 unterteilt angesehen werden,'von denen einer den Teil höherer Wertigkeit einer Adresse und der andere den Teil niedrigerer Wertigkeit der selben Adresse empfängt. Der Teil höherer Wertigkeit sind diejenigen Bits, die den an der Operation beteiligten Speichermodul, die Reihe der Speicherschaltungen innerhalb des Moduls und den Block der Schieberegister in den Schaltungen der einen Reihe identifizieren. Die Bits, der niedrigeren Wertigkeit sind diejenigen, die das Wort innerhalb des Blocks identifizieren.

Der Zähler CP ist über die Leitergruppen 11 und 12, auf denen der Teil höherer Wertigkeit der Adresse, also Modul, Reihe von Schaltungen und Registerblock, liegt, mit dem Komparator CM1 bzw. dem Verstärker A1 (Fig.2) verbunden, und ist außerdem über eine Leitergruppe 18, auf der der sequentielle Teil der Adresse liegt, mit einem Komparator CM2 {Fig.5) verbunden. Ein zweiter Eingang des Komparators CM2 ist mit, der Verbindung 3 (Fig.4) verbunden, über die er den sequentiellen Teil der vom Zeitgeber BT erzeugten Adresse empfängt. Die Leitergruppe 18 und die Leiter der Verbindung 3 sind so an die Eingänge des Komparators CM2 angeschlossen, daß die Geschwindigkeit der Steuerschaltung berücksichtigt wird, wie noch beschrieben wird. Im Fall, daß die Adressen gleich sind, erzeugt der Komparator CM2 das Vergleichssignal, das über den Leiter 4 sowohl zum Zeitgeber BT als auch zum einen Eingang eines UND-Glieds P1 mit zwei Eingängen gesendet wird.

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Der andere Eingang des UND-Glieds ΡΊ ist mit dem Ausgang eines ODER-Glieds P2 verbunden, das seinerseits zwei Eingänge aufweist und von der Steuerschaltung Ci über Leiter 201, 202 der Verbindung 20 Signale R bzw. ¥ empfängt, die eine Anforderung zum Lesen bzw. Schreiben im Speicher anzeigen. Der Ausgang des UND-Glieds P1 ist über den Leiter 14 mit einem der Eingänge der Auswahlschaltung SF (Fig.2) im Speichermodul MEi verbunden. Wie bereits angegeben, dient das Signal auf dem Leiter 14 als Aktivierungssignal für die tatsächliche Adressierung der ladungsgekoppelten. Schaltungen AC.

Die Dateneingangs/Ausgangs-Einheit IU (Fig.3) umfaßt gemäß Fig. 6 einen üblichen Sender-Empfänger RT2 für Daten, beispielsweise von der Art "offener Kollektor". Zur Entlastung der Zeichnung ist für jede Richtung nur ein einziges boolesches Verknüpfungsglied dargestellt, der Sender-Empfänger RT2 besteht jedoch tatsächlich aus so vielen Paaren von Verknüpfungsgliedern, als eine Eingangs-Ausgangs-Verbindung 24 Leiter aufweist. Im Fall einer Datenübertragung von der Steuerschaltung Ci zur Großspeichereinheit MMi empfängt der Sender-Empfänger RT2 von Ci über die Leiter der Verbindung 24 die 16 Informationsbits und überträgt sie über eine Schnittstellen- oder Sammelleitung 8 zu einem zweiten Sender-Empfänger RT3, der sie an Leiter 100 der Schnittstellenleitung 10 der Sammelleitung 1 weitergibt. Im Fall der Datenübertragung zur Steuerschaltung C'i gibt der Sender-Empfänger RT2 auf die Leiter der Verbindung 24 die möglicherweise von der Selbstkorrekturlogik LC (Fig.3) korrigierten Informationsbits ab, die er über eine Verbindung 60, ein vom Bit des Signals CK1 zeitgesteuertes Register RE7 und eine Verbindung 220 empfängt. Während des Lese-Modifizier-Schreib-Modus können die selben korrigierten Bits auch zum Sender-Empfänger RT3 übertragen werden, wodurch eine Korrektur des Großspeichers ohne Beteiligung der Steuerschaltung ermöglicht ist. Die Übertragung zur Steuerschaltung ist möglich, wenn am Leiter 201 das Signal R (Fig.5) anliegt, das anzeigt, daß eine Lesephase im Ablauf ist.

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Der Sender-Empfänger RT3 besteht aus zwei Einheiten, die jeweils den Aufbau wie der Sender-Empfänger RT2 haben. Soll in die Großspeichereinheit eingeschrieben werden, so sendet der Sender-Empfänger RT3 über die Leiter 100 die vom Sender-Empfänger RT2 kommenden Informationsbits und über Leiter 101 von der Selbstkorrekturlogik LC (Fig.3) über eine Verbindung 61 eintreffende Redundanzbits. Die Signalabgabe wird durch das Signal CK2 am Leiter 17 (Fig.4) angesteuert.

Soll in der Großspeichereinheit gelesen werden, so überträgt der Sender-Empfänger RT3 zur Selbstkorrekturlogik LC sowohl über die 16 Leiter einer Verbindung 62 die Informationsbits als auch über die Leiter einer Verbindung 63 die Redundanzbits, so daß LC die Überprüfungs- und Korrekturoperationen durchführen kann.

Ein üblicher Flipflop FF1 steuert beim Lesen den Austausch von Synchronisationsimpulsen ("hand shaking") zwischen der Speichereinheit MMi und der Steuerschaltung Ci, also den Dialog, der für die korrekte Übertragung der in der Speichereinheit gelesenen Daten erforderlich ist. Jedesmal, wenn der Flipflop FFI vom Zeitgeber BT über den Leiter 16 einen Impuls des Signals CK1 empfängt, gibt er über einen Leiter 51 an die Steuerschaltung Ci ein Signal ab, daß eine in der Großspeichereinheit gelesene Nachricht für die Übertragung zur Steuerschaltung bereit ist und somit gerade ein Lesevorgang abläuft. Dieses Signal wird außerdem zum Festwertspeicher R0M3 (Fig.4) des Zeitgebers BT gesendet, wobei der Leiter 51 einen Teil der Leiter 5 darstellt.

Der Flipflop FF1 wird auf Null zurückgestellt, wenn über einen Leiter 25 von der Steuerschaltung Ci ein Bestätigungssignal über die erfolgte Datenannahme eintrifft.

Ein weiterer Flipflop FF2 von gleichem Aufbau wie FF1 dient der Steuerung des Austauschs von Synchronisationsimpulsen ("handshaking") beim Schreiben zwischen der Großspeichereinheit und

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der Steuerschaltung, also dem zur Durchführung einer korrekten Übertragung der vom Rechner gelieferten Daten in die Speichereinheit notwendigen Dialog. Dör Flipflop FF2 gibt an seinen ausgabeseitigen Leiter 52 jedesmal dann ein Signal ab, das anzeigt, daß eine vom Rechner kommende Nachricht für die Übertragung in die Großspeichereinheit bereitliegt, wenn von der Steuerschaltung Ci über einen Leiter 26 ein Signal eintrifft, das anzeigt, daß die Nachricht gültig ist, also wirklich einge-

schrieben werden muß. Außerdem wird der Flipflop FF2 durch die abfallende Flanke des Signals WE, das über den Leiter 15 vom Zeitgeber BT (Fig.4) kommt und zum Schreiben ansteuert, auf Null zurückgestellt. Die Leiter 51 und 52 bilden zusammen die Leiter 5 gemäß Fig. 4.

Das Signal am Leiter 52 kommt sowohl als "Nachricht bereit"-Signal zum Festwertspeicher ROM3 des Zeitgebers BT als auch zur Steuerschaltung Ci, die so darüber informiert wird, ob die Operation noch im Ablauf ist oder schon vollendet ist/

Die Selbstkorrekturlogik LC (Fig.3), deren Aufbau im einzelnen in Fig. 7 veranschaulicht ist, verwertet beim beschriebenen Beispiel den Hamming-Code, indem sie fünf Redundanzbits auswertet, was, wie erläutert, die Korrektur einzelner Fehler erlaubt. Sie umfaßt einen Redundanzbits-Generator GH, der in ■ zweckmäßiger Weise aus einer Gruppe von fünf Paritätsgeneratoren besteht, an die die 16 Leiter der von der Dateneingangs/ ausgangs-Einheit IU kommenden Verbindung 62 entsprechend angeschlossen sind. Die Ausgangsverbindung 61 des Generators GH ist einerseits mit dem Sender-Empfänger RT3 (Fig.6) und andererseits mit dem einen Eingang eines !Comparators CM3 verbunden, der beispielsweise mit Hilfe von Exklusiv-ODER-Gliedern aufgebaut ist. Der Komparator CM3 weist einen zweiten Eingang auf, der mit den die im Speicher gelesenen Paritätsbits führenden L<öi.t'jrn der Verbindung 63 verbunden ist.

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— 2.Ό —

Der Komparator CM3 gibt an seine Ausgangsverbindung 9 fünf Bits ab, die mit ihrem booleschen Wert angeben, ob die Bits auf den Leitern der Verbindungen 61 und 63 gleich sind oder nicht. Sie dienen folglich als Fehlercode. Die Ausgangsverbindung 9 ist mit dem Eingang eines Decoders DE verbunden, der auf der Grundlage der fünf Bits des Fehlercodes an einer Ausgangsverbindung 91 16 Bits abgibt, deren boolescher Wert den möglichen Fehler eines entsprechenden Informationsbits anzeigt^ Die Leiter der Verbindung 91 sind mit einem Eingang einer Korrekturschaltung CR verbunden, die zweckmäßigerweise mit Exklusiv-ODER-Gliedern aufgebaut ist und deren zweiter Eingang mit den Leitern der Verbindung 62 verbunden ist. Ausgangsseitig speist die Korrekturschaltung CR auf die Leiter der Verbindung 60, die die korrigierten Bits führen.

Der Decoder DE speist weiterhin auf einen Ausgangsleiter 90 die Information, ob Fehler vorliegen oder nicht. Der Leiter 90 ist mit einem vom Signal CK1 zeitgesteuerten Register RE8 verbunden, das ausgangsseitig über einen Leiter 6 mit der Steuerschaltung Ci verbunden ist.

Dieser beschriebene Aufbau genügt zur Feststellung und Korrektur von Speicherfehlern. Zur Feststellung möglicher Fehlfunktionen der Selbstkorrekturlogik LC und der Einheit IU (Fig.3) kann die Logik LC einen in Fig. 7 gestrichelt eingezeichneten weiteren Komparator CM4 umfassen, der eingangsseitig an die Ausgangsverbindung 60 des Komparators CR angeschlossen ist und außerdem mit einem weiteren Eingang an die Sammelleitung 8 (Fig.6) angeschlossen ist. Der Komparator CM4 vergleicht die von der Selbstkorrekturlogik LC korrigierten Bits mit den auf der Sammelleitung 8 nach der Korrektur vorhandenen Bits. Das Ausgangssignal des Komparators CM4 wird über ein Register RE9, das durch die abfallende Flanke CK1 des Signals CK1 oder durch die abfallende Flanke WE des Signals WE aktiviert wird. Das Ausgangssignal des Registers RE9 wird über einen Leiter 7 zur

Steuerschaltung Ci geleitet.

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Die Selbstkorrekturlogik LC kann weiterhin dahingehend tätig werden, daß die Ausgangsverbindung 9 des Komparators CM3 noch mit einer Schaltung verbunden wird, die auf der Grundlage des über die Verbindung 9 übertragenen Fehlercodes, der anzeigt, welches Bit eines Worts fehlerhaft ist, und des den Modul und die Reihe von Schaltungen betreffenden Adressenteils die Feststellung des Speicherteils ermöglicht, der den Fehler verursacht hat, und die diesbezügliche Information an die Steuerschaltung gibt. ·

Ersichtlich können durch Verwendung einer größeren Zahl von Redundanzbits oder eines anderen Codes als des Hamming-Codes auch mehrfache Fehler festgestellt und korrigiert werden.

Hinsichtlich der Verbindung der einzelnen Schaltungsteile miteinander wird, soweit sie hier nicht angegeben ist, zur Entlastung der Beschreibung auf die Zeichnung verwiesen. Die folgende Beschreibung betrifft den Betrieb der Schaltungsanordnung mit dem Festkörper-Großspeicher.

Es wird zunächst der Betrieb der Selbstkorrekturlogik LC in Verbindung mit der Einheit IU beschrieben, die folgendermaßen arbeiten:

Es sei zuerst eine Auslesung aus dem Speicher betrachtet. Die von einem der Speichermoduln ME über die Leiter 100 der Schnittstellenleitung 10 in der Sammelleitung 1 beim. Sender-Empfänger i-r RT3 eintreffenden Informationsbits (Fig.6) werden über die Verbindung 62 zum Redundanzgenerator GH (Fig.7) weitergeleitet, während die auf den Leitern 101 der Schnittstellenleitung 10 liegenden Redundanzbits über die Verbindung 63 zum Komparator CM3 gelangen, der sie mit den auf der Verbindung 61 auftretenden Redundanzbits vergleicht. Es ist zu beachten, daß während des Lesens die Sender des Sender-Empfängers RT3 (Fig.6) gesperrt sind, so daß die Bits von der Verbindung 61 nicht zu den Leitern 101 zurückkommen können. Mögliche als Nichtübereinstimmung zwischen den entsprechenden Bits an den beiden Eingängen erkannte Fehler werden durch das Auftreten eines oder

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mehrerer boolescher 0 auf den Leiter der Verbindung 9 angezeigt.

Die Signale auf den Leitern der Verbindung 9 kommen zum Decoder DE, der aufgrund der Stellung dieser booleschen 0 in der Ausgangskonfiguration des !Comparators CM3 die sich als inkorrekt ergebenden Informationsbits identifiziert und auf den Leitern der Verbindung 91 16 Bits abgibt, von denen jedes einem Informationsbit zugeordnet ist. Bei Vorliegen eines falschen Bits hat das entsprechende Bit einen booleschen Wert, der bewirkt, daß in der Korrekturschaltung CR der boolesche Wert des inkorrekten Bits umgekehrt wird und somit dieses Bit korrigiert wird. Die korrigierten Bits werden dann über die Verbindung 60 zum Sender des Sender-Empfängers RT2 und weiter zur Steuerschaltung Ci geleitet. Im Fall eines Betriebs Lesen-Modifizieren-Schreiben werden auch die Sender des Sender-Empfängers RT3 aktiviert und die vom Sender-Empfänger RT2 auf der Sammelleitung 8 abgegebenen korrigierten Bits können über die Leiter 100 abgegeben und zu den Speichermoduln gesendet werden.

Ist der Komparator CM4 (Fig.7) vorgesehen, so werden die korrigierten Bits auf der Verbindung 60 mit denjenigen Bits verglichen, die über das Register RE7 am Sender-Empfänger RT2 (Fig.6) eintreffen und auf die Sammelleitung 8 gegeben werden. Hier>durch kann der korrekte Betrieb von RT2 und der Sammelleitung 8 überprüft werden. Das Ergebnis dieser Überprüfung wird der Steuerschaltung gemeldet.

Beim Schreiben treffen die von der Steuerschaltung Ci kommenden Bits ebenfalls beim Redundanzbits-Generator GH (Fig.7) ein, und zwar über den Sender-Empfänger RT2 (Fig.6), die Sammelleitung 8, den Sender-Empfänger RT3 und die Verbindung 62. Die vom Redundanzbits-Generator GH erzeugten Redundanzbits werden zu den Speichermoduln über die Verbindung 61 geleitet. Da die Sender des Sender-Em_pfängers RT2 gesperrt sind, können die

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Bits auf der Verbindung 60 nicht zur Steuerschaltung Ci übertragen werden. Diese Bits werden durch Vergleich der von der Steuerschaltung C^!i gesendeten Bits mit den vom Decoder DE erzeugten Bits, die auf den vom Komparator CM3 kommenden Bits basieren, erhalten. Die vom Komparator CM3 erzeugten Bits sind identisch den vom Generator GH erzeugten Bits, da CM3 über die Verbindung 63 wegen der Sperrung der Sender des Sender-Empfängers RT1 (Fig.2) kein Signal auf der Verbindung 63 empfängt .

Ist der Komparator CM4 vorgesehen, so können die auf den Leitern der Verbindung 60 liegenden Bits mit den tatsächlich von der Steuerschaltung Ci gesendeten und auf der Sammelleitung liegenden Bits verglichen werden. Eine mögliche Abweichung zeigt mögliche Fehler in der Selbstkorrekturlogik LC an. Diese Fehler-Situation wird der Steuerschaltung Ci über das Register RE9 angezeigt.

Die Fig. 8a, 8b, 8c und 8d zeigen den Verlauf einiger Zeitoder Zustandssignale bei den verschiedenen Arbeitsweisen Erneuerung, Lesen, Schreiben bzw. Lesen-Modifizieren-Schreiben. Diejenigen Signale, die bei einer gegebenen Operation ständig auf 0 stehen, sind für diese jeweilige Operation nicht dargestellt. Bei den Ausgangssignalen des Zeitgebers BT sind die Ubertragungssignale nicht dargestellt, da sie für die Beschreibung der Betriebsweise nicht funktionell sind.

Das der Verschiebung dienende Signal 01 besteht aus einem Impuls, der stets die gleiche mindestmögliche Dauer hat, die für das Grund-Taktsignal, also eine Periode von CKO, zugelassen ist, und erscheint stets zu Beginn der Periode des Signals, das, wie gesagt, die Zeit oder den Zyklus bestimmt, der im Speicher für jedes Bit zur Verfügung steht.

Das Signal 02 besteht aus Impulsen, die in Bezug zu den Impulsen des Signals 01 um ein Maß verzögert sind, das von der Betriebsweise abhängt, und weist mit Ausnahme der Operation

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Lesen-Modifizieren-Schreiben, bei der zwei Operationen an der selben Speicherzelle erforderlich sind, die Mindestdauer auf.

Von den anderen vom Zeitgeber BT abgegebenen Signalen ist das Schreibsignal WE offensichtlich nur während derjenigen Operationsphasen aktiv, für die das Schreiben in den Speichermoduln vorgesehen sind, und besteht aus Impulsen mit konstanter Dauer, jedoch veränderlicher Positionierung; das Signal CK1 ist während des Schreibens, des Lesens und der Operation Lesen-Modifizieren-Schreiben aktiv und besteht in allen diesen Fällen aus Impulsen konstanter Dauer und Anordnung; das Signal CK2 ist zu den gleichen Zeiten wie das Signal WE aktiv und besteht aus Impulsen konstanter Dauer, die sich mit den Impulsen des Signals WE unabhängig von deren Position überlappen.

Zusätzlich sind Signale DPR und DPW angegeben, die beim Lesen bzw. Schreiben anzeigen "Nachricht bereit" und auf den Leitern 51 bzw. 52 (Fig.6) auftreten. Sie zeigen durch den Übergang zum booleschen Pegel 0 an, daß eine Operation vollendet ist. Der boolesche Pegel 1 eines Signals A=B (Leiter 4,Fig.5) zeigt. die Übereinstimmung aufeinanderfolgender vom Adreßzähler CNO (Fig.4) und vom Zähler CP (Fig.5) erzeugter Adressen an, ein Signal FL kommt von der Steuerschaltung C'i über den Leiter 25 (Fig.6) und zeigt das Ende des Lesens an und ein Signal DV kommt von der Steuerschaltung C'i über, den Leiter 26 und zeigt an, daß eine zu schreibende Nachricht gültig ist.

Das Grund-Taktsignal CKD ist nur für die Erneuerungsphase dargestellt.

Die Betriebsweise des erfindungsgemäßen Großspeichers in seiner -Installation wird im folgenden getrennt für die vier möglichen Operationen, nämlich Informationserneuerung, Schreiben, Lesen, Lesen-Modifizieren-Schreiben beschrieben. Diese Beschreibung nimmt auch/äie Diagramme nach Fig. 8 Bezug, wobei als Beispiel angenommen wird, daß das Grund-Taktsignal CKO eine Periode von 100 ns hat und daß die Verschiebe-Signale 01 und

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bei schneller Verschiebung eine Periode von 400 ns und bei langsamer Verschiebung von 800 ns haben.

"1. · Informationserneuerung

Der Betrieb wird vom Zeitgeber BT gesteuert» wenn sich die Großspeichereinheit MM im.Ruhezustand befindet, wenn also von der jeweiligen Steuerschaltung C weder ein Lesen noch ein Schreiben befohlen wird. In diesem Fall tritt am UND-Glied P1 der Adressensteuerung IN (Fig.5) kein Ausgangssignal auf, so daß alle ladungsgekoppelten Schaltungen AC (Fig.2) desaktiviert sind. Außerdem bleiben auch die Signale WE, CK1 und CK2 auf 0, so daß die Sender-Empfänger RT1 (Fig.2), RT2 und RT3 (Fig.6) nicht aktiviert sind und in den ladungsgekoppelten Schaltungen AC kein Laden oder Entladen von Bits möglich ist. Diese Schaltungen empfangen also vom Steuermodul MC nur die Verschiebe- und Übertragungssignale, die hierbei die maximale Periode haben.

In diesem Zustand werden die in den Registern gespeicherten Bits ständig rezirkuliert, wodurch die Information aufrechterhalten wird.

2. Lesen

Ein Lesevorgang kann als aus zwei Phasen gebildet angesehen werden: der Datensuche und der Datenübertragung.

Die erste Phase, die Datensuche, beginnt, wenn die Steuerschaltung C über die Verbindung 20 (Fig.4) das Lesesignal aktiviert, das möglicherweise der Adressensteuerung IN (Fig.3,5) die Adresse des ersten an der Operation beteiligten Worts signalisiert; sie endet, wenn der Zeitgeber die Adresse erzeugt, an der dieses Wort gespeichert ist. Zu diesem Zeitpunkt beginnt dann die zweite Phase, die Datenübertragung, die endet, wenn die Übertragung abgeschlossen ist. Ersichtlich fällt die Suchphase dann aus, wenn die von der Steuerschaltung signalisierte ur-

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sprüngliche Adresse diejenige ist, auf der der Speicher gerade steht.

Die folgende Beschreibung betrifft den allgemeinsten Fall, bei dem die Leseoperation beide Phasen umfaßt.

Verlangt die Steuerschaltung C' eine Lesung, so kann sie an den Zähler CP (Fig.5) sowohl die Anfangsadresse als auch den Befehl zum Speichern dieser Adresse senden, und kann 'an an das ODER-Glied P2, den Festwertspeicher ROM2 (Fig.4) und den Sender-Empfänger RT2 (Fig.6) die Nachricht senden, daß eine Leseoperation gewünscht wird, wobei das Signal R am Leiter 201 auf 1 steht. Unter dieser Annahme unterscheidet sich die vom Zähler CP (Fig.5) gelieferte Adresse von der vom Adreßzähler CNO (Fig.4) gelieferten. Das Ausgangssignal des !Comparators CM2 (Fig.5) signalisiert diesen Zustand an die Festwertspeicher R0M2 (Fig.4), indem das Signal A=B auf 0 steht (Fig.8b); diese Festwertspeicher versetzen sich selbst in die Suchphase und erzeugen die Signale 01 bis 04' sowie das Signal CK1, deren Periode und Form typisch für diese Phase sind. Im einzelnen haben die Signale 01 und 02 die Minimalperiode ·-■.-. und CK1 "" ist ° (Fig.8b).

Dieser Zustand hält an, bis die zyklische Zählung des Adreßzählers CNO (Fig.4) als nächsten Zustand des Speichers R0M1 die gleiche Adresse erzeugt, die der Zähler CP (Fig.5) angibt. Es wird angenommen, daß dieser Zustand zeitlich beim zweiten Impuls von 02 gemäß Fig. 8b eintritt. Am Ende des nachfolgenden Impulses von 01, also des Impulses 3, finden die Festwertspeicher R0M2 und R0M3 Adressenübereinstimmung (Signal A=B auf 1), keine Operation im Ablauf (Signal DPR auf 0) und den Lesebefehl vor. Folglich bringen sie sich in einen der tatsächlichen Lesephase entsprechenden Zustand, wobei also 01 und 02 die maximale Periode annehmen und der Impuls des Signals CK1 emittiert" werden kann.

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Da das Lesesignal ständig am Leiter 201 (Fig.5,6) anliegt, sind der Sender des Sender-Empfängers RT2 (Fig.6) und das UND-Glied P1 (Fig.5) dazu angesteuert, die eingangsseitig an ihnen anliegenden Signale durchzulassen, während andererseits die. Sender des Sender-Empfängers RT1 (Fig.2) aktiviert sind, da das Signal CK2 auf O steht. Unter diesen Umständen empfängt die Auswahlschaltung SF das Signal, das das Lesen ansteuert, sowohl vom UND-Glied P1 (Fig.5) als auch vom Komparator CM1 (Fig.2), der vorher bereits das zu adressierende Modul erkannt hatte.

Beim anschließenden Übergang von 02 zum Wert 1 gemäß Impuls (Fig.8b) geben die Ausgangsregister eines Blocks von Schaltungen einer gesamten Reihe ausgangsseitig das in ihrer letzten Zelle gespeicherte Bit ab. Durch die Leiter 1001b bis 1021b (Fig.2), die Sender des Sender-Empfängers RT1 , die Leiter und 101 (Fig.6) der Schnittstellenleitung 10, die Empfänger der Sender-Empfänger RT3 und die Verbindungen 62 und 63 werden die in den Speichermoduln gelesenen Bits zur Überprüfung und eventuellen Korrektur an die Selbstkorrekturlogik LC (Fig.3,7) gegeben. Die korrigierten Bits und die Fehlersignale, die auf -'. der Verbindung 60 bzw. am Leiter 90 auftreten, kommen zum Eingang der Register RE7 (Fig.6) bzw. RE8 (Fig.7) und werden, sobald das Signal CK1 auf den Wert 1 übergeht, auf den Leitern 220 bzw. 6 abgegeben. Mittlerweile wird am Ende des Impulses von 02 der Adreßzähler CNO (Fig.4) um einen Schritt weitergeschaltet und markiert damit eine gegenüber dem Zähler CP (Fig.5) abweichende Adresse.

Geht dann das Signal CK1 auf 1 über (Fig.8b), so wird auch der Zähler CP um einen Schritt weitergeschaltet, so daß die Adressen unter der Voraussetzung, daß der Vergleich zwischen Bits gleicher Wertigkeit erfolgt, wieder gleich sind. Außerdem geht das Signal DRP (Fig.8b) am Leiter 51 (Fig.6) nach 1 über und verbleibt auf diesem Wert, bis das das Leseende anzeigende Signal FL am Leiter 25 von der Steuerschaltung C' beim Flipflop FF1 (Fig.6) eintrifft. Trifft dieses Signal bereits vor dem Ende des nachfolgenden Impulses von 01, nämlich des Impulses 4,

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ein, was der Fall ist, wenn die Steuerschaltung die Daten innerhalb der 400 ns gespeichert hat, die zwischen dem übergang von CK1 auf 1 und dem Übergang von $1 nach O verflossen sind, so tritt die selbe Situation wie am Ende des Impulses 3 ein, woraufhin die Operationen wie beim vorhergehenden Zyklus für das zu lesende Wort wiederholt werden.

Dieses Vorgehen wiederholt sich ohne Änderung, bis die Steuerschaltung den Lesebefehl wieder wegnimmt, entweder weil der gesamte Block von Wörtern bereits gelesen ist oder weil der Zähler CP (Fig.5) das Ende.seiner Zählkapazität signalisiert hat. Das System kommt dann in den Zustand zurück, der für die Erneuerung der Information beschrieben wurde.

Sofern es für die Steuerschaltung C' nicht möglich war, das erste Wort innerhalb der vorgeschriebenen Zeit zu speichern, so ist am Ende des Impulses 4 von 01 das Signal FL noch nicht eingetroffen, so daß das Signal DPR noch auf 1 steht, wie in Fig. 8b gestrichelt eingezeichnet ist. In diesem Fall wird das Signal CK1 nicht abgegeben, so daß beim Eintreffen des Impulses 4 von 02, wenn der Zeitgeber wieder um einen Schritt weiterschreitet, ein Adressenunterschied zwischen den Zählern CNO (Fig.4) und CP (Fig.5) auftritt. Der Zeitgeber restauriert sich selbst in der Suchphase, bis die Adressenidentität wieder gefunden ist.

Der Übergang zu einer Suchphase kann entweder erfolgen, wenn das Signal des Leseendes eintrifft, oder sobald die Nichtübereinstimmung der Adressen festgestellt wird. Ersichtlich kann im Fall von sehr langsamen Steuersystemen, die einige Perioden des Signal 01 zum Speichern eines Worts benötigen, die zweite Lösung eine Beschleunigung der Operationen ermöglichen.

Es wird nochmal darauf hingewiesen, daß aufgrund des Aufbaus des Großspeichers die Periode des Signal 01 nicht über eine bestimmte Grenze hinaus* verlängert werden kann, weshalb es möglich ist, daß das Steuersystem die Daten nicht innerhalb der zur Ver-

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fügung stehenden Zeit einspeichern kann. Es ist jedoch klar, daß die Daten nicht verlorengehen, da keine neue Operation beginnen kann, wenn die vorherige noch nicht beendet ist. Das Signal CK1 steht nämlich auf O, wenn das Signal DPR vor dem Ende des Impulses von 01 nicht auf 0 steht.

In diesem beschriebenen Fall, also wenn die Steuerschaltung die Daten nicht innerhalb einer Periode des Signals 01 akzeptieren kann, kann die nächste Adressenübereinstimmung, erst nach einer .. Zeit auftreten, die von der Art und Weise abhängt, wie die Eingänge des Komparators CM2 (Fig.5) an die Verbindungen 3 und 18 angeschlossen sind. Ist der Anschluß so, daß die Bits gleicher Wertigkeit in den beiden Adressen verglichen werden, so wird ein Lesen erst dann möglich, wenn der Zeitgeber erneut die Adressen der 4096 Zellen eines Blocks abgetastet hat. Sind andererseits die Leiter der Verbindung so angeschlossen, daß die Bits unterschiedlicher Wertigkeit in den Adressen verglichen werden, so ist eine häufigere Auslesung möglich. Benötigt beispielsweise die Steuerschaltung eine Lesezeit zwischen einem und zwei Zyklen, so kann das Bit niedrigster Wertigkeit des Zeitgebers mit dem Bit höchster Wertigkeit des Wortzählers, das zweite Bit des Zeitgebers mit dem Bit vorletzter Wertigkeit des Wortzählers, das dritte Bit des Zeitgebers mit dem zweiten Bit des Zählers usw. verglichen werden. Auf diese Weise ergibt sich eine Adressengleichheit alle zwei Zyklen und somit eine Optimierung der Übertragungsgeschwindigkeit. Ein analoges Vorgehen kann in Fällen gewählt werden, in denen die Steuerschaltung beispielsweise 4, 8, ... Zyklen pro Lesung benötigt. Es genügt dann, die Leiter um 2, 3, ... Positionen zu verschieben.

3. Schreiben

Die Schreiboperationen werden im Prinzip anhand des gleichen Vorgehens wie die Leseoperationen durchgeführt: Wenn also von der Steuerschaltung C (Fig.1) der Schreibbefehl eintrifft, beginnt die Suche der ersten Adresse, worauf die tatsächliche Datenübertragung folgt. Die Suchphase ist der bei der Leseopera-

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tion identisch mit der einzigen Ausnahme, daß das Ansteuersignal für das UND-Glied P1 (Fig.5) der Adressensteuerung IN nicht .über den Leiter -201 , sondern als Signal ¥ über den Leiter 202 eintrifft. Sind - beispielsweise während des zweiten Zyklus von 01 - die Adressen gleich, so ist am Ende des nachfolgenden Impulses von 01 das Signal DPW am Leiter 52 auf 1 , sofern angenommen wird, daß die Steuerschaltung das erste zu schreibende Zeichen zum Zeitpunkt des Schreibbefehls geliefert hat, weiterhin ist das Signal A=B auf 1 und ersichtlich das (nicht dargestellte) Signal des Schreibbefehls auf T. Unter diesen Bedingungen versetzen sich die Festwertspeicher R0M2 und R0M3 in den dem Schreiben entsprechenden Zustand, in dem, wie dargelegt, die Signale WE und CK2 aktiv sind und die Impulse von 02 geringfügig mehr in Bezug zu denen von 01 verzögert sind, als es beim Lesen der Fall ist, beispielsweise um 200 ns anstatt 100 ns, um so eine bessere Anpassung der Operation im Zyklus zu ermöglichen.

Beim Übergang des Signals CK2 nach 1 wird der Sender-Empfänger RT3 (Fig.6) dazu angesteuert, die auf der Sammelleitung 8 liegenden Bits durchzulassen und sie über die Leiter 100 zum Sender-Empfänger RT1 (Fig.2) des adressierten Speichermoduls zu senden, so daß sie an dessen Leitern 1001a bis 1021a auftreten. Von den Leitern 100 (Fig.6) werden die Informationsbits außerdem über die Verbindung 62 zur Selbstkorrekturlogik LC übertragen, die Paritätsbits erzeugt und sie zum Sender-Empfänger RT3 (Fig.6) überträgt, der sie seinerseits auf die Leiter 101. gibt und sie zum Speichermodul sendet. Der nächste Übergang des Signals WE und des Signals 02 nach 1 steuert die Eingangsregister der ladungsgekoppelten Schaltungen AC (Fig.2) dazu an, die auf den Leitern 1001a bis 1021a eintreffenden Bits tatsächlich zu speichern, und schaltet außerdem den Zähler CNO (Fig.4) um einen Schritt weiter.

Beim Übergang des Signals WE nach 1 wird vom Flipflop FF2 (Fig.6) das Signal DPW auf 0 gesetzt, so daß das Steuersignal für die nachfolgende Operation bereit wird. Zusätzlich wird,

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falls die Selbstkorrekturlogik LC (Fig.3,7) den Komparator CM4 und das Register RE9 enthält, das mögliche Vorliegen von Fehlern in den Sender-Empfängern und in der Sammelleitung 8 der Dateneingangs/ausgangs-Einheit IU oder in der Logik selbst an die Steuerschaltung signalisiert.

Geht dann das Signal WE nach O über, so wird das Signal CK1 zu I₅ wodurch der Zähler CP (Fig.5) um einen Schritt weitergeschaltet wird: hierdurch wird wieder Adressengleichheit erreicht. Trifft vor dem Ende des Zyklus von der Steuerschaltung am Leiter 26 (Fig.6) das neue. Signal DV der gültigen Nachricht (Fig.8c), das im Flipflop FF2 das Signal DPW auf 1 zurückschaltet, über den Leiter 52 an der Steuerschaltung ein, so sind die zum Schreiben erforderlichen Bedingungen wieder erreicht. Das Schreiben findet während des nachfolgenden Zyklus nach dem nämlichen Vorgehen statt.

Trifft das Signal DV der gültigen Nachricht nicht vor Beginn des nächsten Zyklus ein, während- dessen die Schreiboperation durchzuführen ist, also beispielsweise unter Bezugnahme auf Fig. 8c vor Beginn des durch den Impuls 4 von 01 identifizierten Zyklus, so ist zu Beginn dieses Impulses das Signal DPW O. In diesem in Fig. 8c gestrichelt angedeuteten Zustand bleibt das Signal WE am Leiter 15 auf 0, so daß die Operation nicht durchgeführt wird. Als Folge hiervon bleibt CK1 auf 0, der Zähler CP (Fig.5) wird nicht fortgeschaltet und im nachfolgenden Zyklus werden die von den Zählern CNO (Fig.4) und CP (Fig.5) erzeugten Adressen nicht gleich, wenn vorausgesetzt ■/ wird, daß der Vergleich zwischen Bits gleicher Wertigkeit erfolgt, so daß wiederum verhindert wird, daß Operationen durchgeführt werden. Auch für diesen Fall bleiben die im Zusammenhang mit den Leseoperationen erwähnten Gesichtspunkte für den Anschluß der Leiter der Verbindungen 3 und 18 (Fig.5) an den Eingängen des !Comparators CM2 gültig.

Ersichtlich geht die Großspeichereinheit dann, wenn das Signal DV nicht, auch nicht mit Verzögerung, eintrifft, in den Er-

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neuerungszustand über. Dieser Fall ist in Fig. 8c nicht dargestellt.

4. Lesen-Modifizderen-Schreiben

Diese Betriebsweise, bei der im Speicher gelesen, das Gelesene ggfs. geändert, insbesondere korrigiert und das Korrigierte gleich wieder eingeschrieben wird, ist im Rahmen der Erfindung so durchführbar, daß die·in der Selbstkorrekturlogik korrigierten Daten wieder in ■ die Speichermoduln eingeschrieben werden. Die diesbezügliche Information wird durch die gleichzeitige Anwesenheit der Signale R und ¥ an den Zeitgeber gegeben.

Bei dieser Art der Operation haben die Signale 01 und 02 die maximale Periode (Fig.8d). 02 geht ebensowie beim Lesen auf den Wert 1 über, es bleibt jedoch dann auf 1 bis etwa zum Ende des Zyklus, beispielsweise 100 ns vor dessen Ende. Auf diese Weise wird die Großspeichereinheit dazu voreingestellt, zwei Operationen in der selben Zeile durchzuführen. Das Signal CK1 hat noch den gleichen Verlauf wie beim Lesen und Schreiben.

Das Signal WE geht kurz nach dem Signal CK1, beispielsweise nach 100 ns, auf den Wert 1 über und bleibt auf diesem Wert bis zum Ende des Zyklus. Das Signal CK2 wird wie beim Schreiben dem Signal WE überlagert und geht mit dem Signal CK1 nach 1 über; es kommt am Ende des Impulses von 01 des nachfolgenden Zyklus nach 0 zurück.

Bei dieser Betriebsart sind, während 02 auf. 1 steht, sowohl das Signal CK1 als auch das Signal WE und dann noch CK2 für eine gegebene Zeit auf 1 . Die Daten können somit sowohl zur Steuerschaltung als auch zu den Steuermoduln übertragen werden. Im einzelnen werden die von der Selbstkorrekturlogik über die Verbindung 60 gelieferten Daten vom Register RE7 über die Verbindung 220 sowohl auf die Verbindung 24 als auch auf die Sammelleitung 8 wie beim Lesen als auch zusätzlich von der Sammelleitung 8 zu Leitern 100 und 62 wie beim Schreiben abgegeben

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und können sowohl zu den Speichermoduln ME als auch zur Selbstkorrekturlogik LC gesendet werden, um die Redundanzbits zu erzeugen.

Bei dieser Betriebsweise ist gemäß Fig. 8d der Dialog auf der Seite der Steuerschaltung C nur an die Signale DPR der bereiten Nachricht (Leiter 51) und FL des Leseendes (Leiter 25) gekettet, während die Signale DPW und DV nicht beachtlich sind und insofern auch nicht dargestellt sind. '

Die für das Lesen und Schreiben für den Fall, daß die Steuerschaltung im Vergleich zum Großspeicher langsam arbeitet, angestellten Gedankengänge gelten auch für den hier beschriebenen Betriebsfall.

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Claims (10)

1. Patentansprüche

   y Festkörper-Großspeicher, der in Wörtern für ein speicherprogrammiertes Steuersystem organisiert ist, das ein Verarbeitungssystem umfaßt, welches über Zwischen-Steuerschaltungen mit dem Großspeicher verbunden ist, mit einer oder einer Mehrzahl von Großspeichereinheiten, die jeweils aus einem oder einer Mehrzahl von Speichermoduln, einem Steuermodul und einer in beiden Richtungen wirksamen internen Sammelleitung, die den Steuermodul mit den Speichermoduln verbindet, bestehen, dadurch gekennzeichnet, daß der Festkörper-Großspeicher (MM1,...,MMi) selbst-korrigierend ist, indem jeder der Speichermoduln (ME1,...,MEp) folgende Einzelschaltungen enthält:

   - eine oder mehrere Reihen von integrierten Speicherschaltungen (AC1-1 , . .. ,AC1-21 ; AC2-1 , . . . ,AC2-21 ),-die in der Technik ladungsgekoppelter Schaltungen ausgeführt sind und aus Blöcken von Schieberegistern bestehen, die in Serien-Parallel-Serienkonfiguration organisiert sind und von denen jeder Block zugriffsfrei gleichzeitig mit den Blöcken gleicher Position in

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   allen den integrierten Speicherschaltungen der Reihe bzw. einer der Reihen adressierbar ist und eine Mehrzahl von aufeinanderfolgend adressierbaren Zellen enthält, wobei jede der integrierten Speicherschaltungen ein Bit aus einer Mehrzahl von aus Informations- und Redundanzbits bestehenden Wörtern speichert und die Reihe bzw. jede Reihe der integrierten Speicherschaltungen so viele integrierte Speicherschaltungen, als die Wörter Bits aufweisen, umfaßt;

   - Eingangs/Ausgangs-Einrichtungen (SF,RT1,A1,A2,CM1), die diese integrierten Speicherschaltungen (AC1-1,...,AC2-21) mit der internen Sammelleitung (1) verbinden;

   und indem der Steuermodul (MC) folgende Einzelschaltungen enthält:

   - einen mikroprogrammierten Zeitgeber (BT), der für den Betrieb der Großspeichereinheit (MM1,...,MMi) benötigte Zeit- und Aktivierungssignale von in Abhängigkeit von der Art der Operation variabler Form und Periode erzeugt;

   - eine Adressensteuerung (IN), die auf der Basis der von der jeweiligen Zwischen-Steuerschaltung (C'1,...,Ci) und dem Zeitgeber (BT) empfangenen Informationen die Adressen zum Lesen und Schreiben in den Speichermoduln (ME) und den integrierten Speicherschaltungen (AC1-1,...,AC2-21) erzeugt;

   - eine Eingangs/Ausgangs-Einrichtung (IU), die den Steuermodul (MC) mit der internen Sammelleitung (1) verbindet und die Daten an die Speichermoduln (ME1,...,MEp) oder an die Zwischen-Steuerschaltung (C'1,...,C'i) verteilt;

   - eine Selbstkorrekturlogik (LC), die auf der Basis der Informationsbits Redundanzbits erzeugt und unter Verwendung der Redundanzbits den richtigen Betrieb der Speichermoduln (ME1, . . . , MEp) steuert und mögliche Speicherfehler korrigiert.
2. 2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Eingangs/Ausgangs-Einrichtungen jedes Speichermoduls (ME1,...,MEp) folgende Einzelschaltungen umfassen:

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   - eine Einrichtung (SF), die einerseits mit dem Zeitgeber (BT) (über 15) und der Ädressensteuerung (IN) (über 11,14) und andererseits mit allen integrierten Speicherschaltungen
   (AC1-1,...,AC2-21) des Speichermoduls (über 140,141) verbunden ist und an jede der Schaltungsreihen ein Signal "Adressierungsansteuerung" (CS) und ein Signal "Schreibansteuerung" (WE) senden kann;

   - einen ersten Sender-Empfänger (RT1), der von ,der Eingangs/
   Ausgangs-Einrichtung (IU) des Steuermoduls (MC) die zu schreibenden Daten empfängt und sie an die integrierten Speicherschaltungen (AC1-1,...,AC2-21) weitergibt und der an den
   Steuermodul (MC) die in den integrierten Speicherschaltungen gelesenen Daten weitergibt;

   - einen Komparator (CM1), der eingangsseitig (über 11) an die Adressensteuerung (IN) und ausgangsseitig (über 110) sowohl an die Einrichtung (SF) zum Senden der Ansteuersignale als
   auch an den ersten Sender-Empfänger (RT1) angeschlossen ist und der dann die Einrichtung zum Senden der Ansteuersignale und den ersten Sender-Empfänger in Gang setzt, wenn zwischen einer von der Adressensteuerung (IN) gesendeten Speichermoduladresse und der intern verdrahteten Speichermoduladresse Übereinstimmung vorgefunden wird;

   - Verstärker (A1,A2), die von der Adressensteuerung (IN) (über 12) bzw. vom Zeitgeber (BT) (über 13) gespeist sind und-die aufeinanderfolgenden Adressierungssignale auf einen zum Betreiben der integrierten Speicherschaltungen aller Speichermoduln ausreichenden Pegel anheben.
3. 3. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Zeitgeber (BT) folgende Einzelschaltungen umfaßt:

   - einen Oszillator (OS), der ein Grund-Taktsignal (CKO) abgibt;

   - einen Zähler (CNO), der den sequentiellen Teil der Wortadresse erzeugt;

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   - eine erste mikroprogrammierte sequentielle Logik (R0M2,RE2), die die tatsächlichen Signale zur Serienverschiebung (01,02) und Parallelübertragung (03,04) der Bits innerhalb der Registerblöcke der integrierten Speicherschaltungen (AC1-1,..., AC2-21) erzeugt und aus einem ersten Festwertspeicher (R0M2) und einem Parallel-Parallel-Register (RE2) besteht, von denen der Festwertspeicher (R0M2) gemeinsam durch seinen inneren Zustand (über 34), durch Signale, die die Art der ablaufenden Operation (über 20,200) und die Übereinstimmung (über CM2,4,40) der vom Zähler (CNO) und von der Adressensteuerung (IN) erzeugten sequentiellen Adressen anzeigen, und durch eine Decodierung des Ausgangssignals des Zählers (CNO) (über 33) hinsichtlich der Parallelübertragung der Bits zwischen den Registern der Blöcke adressiert wird und in einem Rhythmus gleich dem des Grund-Taktsignals (CKO) gelesen wird;

   - einen zweiten Festwertspeicher (R0M3), der in Abhängigkeit von der Art der Operation (über 20,200), vom internen Zustand der ersten sequentiellen Logik (R0M2,RE2) (über 34), vom Signal der Übereinstimmung der sequentiellen Adressen (über CM2,4,40) und von den Signalen .(DRP₅DPW) der Steuerung der Datenübertragung zur und von der Zwischen-Steuerschaltung (C Ί Ci)

   (über 5,50) ein das Schreiben ansteuerndes Signal (WE), ein das Fortschreiten der sequentiellen Adreßzählung in der Adressensteuerung (IN) und die Datenübertragung zur Zwischen-Steuerschaltung steuerndes Sginal (CKI) und ein die Datenübertragung zu den integrierten Speicherschaltungen ansteuerndes Signal (CK2) erzeugt und in einem Rhythmus gleich dem des Grund-Taktsignals gelesen wird;

   - Register (RE3,RE4,RE5,RE6) zur Phasenanpassung der Eingangsund Ausgangssignale der ersten sequentiellen Logik (R0M2,RE2) und des zweiten Festwertspeichers (R0M3).
4. 4. Speicher nach Anspruch 3, dadurch gekennzeichnet, daß der Zähler (CNO) mit einer zweiten mikroprogrammierten sequentiellen Logik (R0M1,RE1) mit Decodier- und Zählfunktionen der Bits der niedrigsten Wertigkeit der sequentiellen Adresse und mit

   /5

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   einem Zähler (CN1), der von einem Ausgangssignal der zweiten sequentiellen Logik fortgeschaltet wird und die Bits der höchsten Wertigkeit der sequentiellen Adresse zählt, aufgebaut ist.
5. 5. Speicher nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Adressensteuerung (IN) folgende Einzelschaltungen umfaßt:

   - einen voreinstellbaren Zähler (CP), der von der Zwischen-Steuerschaltung (C^!1,...,C^!i) die Anfangsadresse eines Blocks von Wörtern (über 22) und einen "Speicherbefehl'· für diese Adresse (über 21) empfängt und bei jeder in den integrierten Speicherschaltungen (AC1-1,...,AC2-21) erfolgenden Lese- und/oder Schreib-Operation um einen Schritt weiterschaltet;

   - einen Komparator (CM2), der an einen der Ausgänge des voreinstellbaren Zählers (CP), an dem der sequentielle Teil der Adresse auftritt (über 18), und außerdem an den Ausgang des den sequentiellen Teil der Wortadresse erzeugenden Zählers (CNO) des Zeitgebers (BT) (über 3) angeschlossen ist -und die Übereinstimmung zwischen den an seinen Eingängen liegenden Adressen anzeigt;

   - Verknüpfungsglieder (P1,P2), die das Ausgangssignal des !Comparators nur dann zu den Speichermoduln übertragen, wenn ein Operationsbefehl (R,W) vorliegt.
6. 6. Speicher nach Anspruch 5, dadurch gekennzeichnet, daß der Komparator (CM2) so an den voreinstellbaren Zähler (CP) und an den Zähler (CNO) des Zeitgebers (BT) angeschlossen ist, daß Bits gleicher Wertigkeit in den von diesen Zählern erzeugten Adressen verglichen werden.
7. 7. Speicher nach Anspruch 5, dadurch gekennzeichnet, daß der Komparator (CM2) so an den voreinstellbaren Zähler (CP) und an den Zähler (CNO) des Zeitgebers (BT) angeschlossen ist, daß ein Bit einer gegebenen Wertigkeit in der vom Zeitgeber (BT) gelieferten Adresse mit einem Bit der vom voreinstellbaren Zähler (CP) gelieferten Adresse verglichen wird, dessen Wertigkeit um η Binärstellen verschoben ist, so daß die Adressengleichheit nur alle

   2ⁿ Zählschritte des Zeitgebers auftritt.

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   — ο —
8. 8. Speicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Eingangs/Ausgangs-Einrichtung (IU) des Steuermoduls-(MC) folgende Einzelschaltungen umfaßt:

   - einen zweiten Sender-Empfänger (RT2), der von der Zwischen-Steuerschaltung (CΊ , . . . ,C'i) über eine erste in beiden Richtungen wirkende Schnittstellenleitung (2,24) die an die Speichermoduln (ME1,...,MEp) zu sendenden Signale und von der Selbstkorrekturlogik (LC) (über 60) die in dan Speichermoduln gelesenen Signale empfängt und die Signale auf die Schnittstellenleitung (2,24) nur bei Vorliegen eines Lesebefehls (R) sendet;

   - einen dritten Sender-Empfänger (RT3), der von den Speichermoduln (ME1,...,MEp) über eine zweite in beiden Richtungen wirkende Schnittstellenleitung (10) die gelesenen Daten empfängt und sie an die Selbstkorrekturlogik (LC) weitergibt (über 62, 63), und der vom zweiten Sender-Empfänger (RT2) die zu speichernden Daten empfängt (über 8) und sie auf die zweite Schnittstellenleitung (10) nur bei Anliegen eines Schreibbefehls (CK2) sendet;

   - ein Register (RE7), das die korrigierten Daten (von 60) bei Anliegen eines vom Zeitgeber (BT) kommenden Ansteuersignals (CK1 ) speichert;

   - den Dialog zwischen dem Steuermodul (MC) und der Steuerschaltung (C'1 , . . . ,Ci) steuernde Einrichtungen (FF1.FF2).
9. 9. Speicher nach Anspruch 8, dadurch gekennzeichnet, daß die Selbstkorrekturlogik (LC) folgende Einzelschaltungen umfaßt:

   - einen mit dem zweiten und dem dritten Sender-Empfänger (RT2, RT3) verbundenen Generator (GH) von Redundanzbits, vorzugsweise gemäß dem Hamming-Cdde;

   - einen Komparator (CM3), dessen Eingänge einerseits mit dem Generator (GH) (über 61) und andererseits mit dem dritten Sender-Empfänger (RT3) (über 63) verbunden sind und der die vom Generator (GH) erzeugten sowie die in den Speicherschaltungen (AC1-1,...,AC2-21) gelesenen Redundanzbits miteinander vergleicht und ausgangsseitig (auf 9) einen Fehlercode liefert,

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   der das oder die inkorrekter Bits in einem-Wort angibt;

   - einen Decoder (DE*, dessen Eingang mit dem Ausgang des fComparators CCM3) verbunden ist ι über 9: und der aus dem Fehlercode Korrektursignale für das bzw. die fehlerhaften Bits extrahiert und an die Zwischen-Steuerschaltung .'C'1 ,... ,Ci) eine Information über das ν -rlxeger. eines oder mehrerer Fehler sendet (über 90,6);

   - eine Korrekturschaltung (CR^. die hinter den ₍Decoder (DE) geschaltet ist (über 9"¹ ) und den booleschen Wert des bzw. der fehlerhaften Bits (auf 62; invertiert.
10. 10. Speicher nach Anspruch 9, dadurch gekennzeichnet, daß die Selbstkorrekturlogik (LC) weiterhin noch einen Komparator (CM4) umfaßt, der mit der Korrekturschaltung (CR) und mit der Eingangs/ Ausgangs-Einrichtung (IU) des Steuermoduls (MC) (über 8) verbunden ist und die von der Korrekturschaltung (CR) ausgehenden Bits mit den von der Zwischen-Steuerschaltung (C'1 , . . . ,C 'i) her eintreffenden Bits oder mit aen vom zweiten Sender-Empfänger (RT2) an die Zwischen-Steuerschaltung gesendeten Bits vergleicht.

    ">" . Speicher nach Anspruch ^Q oder IC, dadurch gekennzeichnet, daß der Generator 'GH) aus einer Mehrzahl von parallelgeschalteten Paritätsgeneratoren besteht.

    ^Λ2. Speicher nach einem der Ai?prticr.e 9bis 11, dadurch gekennzeichnet, daß die SelbstV-:."\rektu.rlogik (LC) außerdem eine Einrichtung zum Empfänger ce- 7eMercodes und der Adresse des Speichermoduls 'MEI,.. ,^Er ^N -.nd der^Reihe der an der Operation beteiligter integrierten Speicher schaltungen (ÄC1-1,.-.,AC2-2") und zum Überprüfen der A.-.r-^ige der Speicherschaltung, in der der Fehler aufgetreten „.-■-, enthält.

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    BAD ORIGINAL