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Arbeitsspeicheranordnung Die Erfindung bezieht sich auf eine Arbeitsspeicheranordnung
für eine zum Bearbeiten von mehreren verschiedenen Prozessen in einem Tir.e-Sharing-Betrieb
vorgesehene Datenverarbeitungseinrichtung, die einen Hauptspeicher großer Speicherkapazität
enthält.
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Es sind bereits Arbeitsspeicheranordnungen für Datenverarbeitungseinrichtungen
bekannt, die einen Hauptspeicher großer Speicherkapazität und einen Pufferspeicher
kleiner Speicherkapazität und kleiner Zugriffszeit enthalten. Der Pufferspeicher,
auch Sache genannt, hat die Aufgabe, möglichst viele Lesezugrirfe des Zentralprozessors
der Datenverarbeitungseinrichtung zur Arbeitsspeicheranordnung zu erfüllen. Falls
die Zugriffszeit zum Hauptspeicher sehr groß ist, kann zwischen dem Sache und dem
Hauptspeicher ein Zwischenspeicher eingefügt werden, der als Seitenpuffer bezeichnet
wird. Die Zugriffszeit und die Kapazität des Seitenpuffers liegen zwischen denen
des Caches und denen des Hauptspeichers. Der Seitenpuffer soll möglichst viele Zugriffe
erfüllen, die vom Cache nicht erfüllt werden konnten, so daß nur selten auf den
relativ langsamen Hauptspeicher zurückgegriffen werden muß.
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Die Verwendung eines derartigen Seitenpuffers verursacht jedoch zusätzliche
Kosten. Wegen ner für die Übertragung der Daten über die Schnittstelle zwischen
dem Hauptspeicher und dem Seitenpuffer erforderlichen Übertragungszeit steht außerdem
dem Benutzer der Datenverarbeltungseinrichtung weniger Verarbeitungsleistung zur
Verfügung. Weiterhin müssen geänderte Seiten wieder in den Haupt-Speicher zurückgeschrieben
werden. Für die Ve##aItung des Inhalts des Seitenpuffers sind darüber hinaus umfangreiche
Aktivitäten des Betrieb ssystems oder entsprechende Hardware-Einrichtungen erforderlich.
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Der Erfindung liegt daher die Aufgabe zugrunde, eine Arbeitsspeicheranordnung
anzugeben, die keinen Seitenpuffer erfordert und trotzdem die gleichen Leistungen
erbringt, wie eine mit einem Seitenpuffer versehene Arbeitsspeicheranordnung.
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Erfindungsgemäß wird die Aufgabe bei der Arbeitsspeicheranordnung
der eingangs genannten Art dadurch gelöst, daß der Hauptspeicher eine Mehrzahl von
Modulen enthält, die über eine Modulauswahleinheit mit einem Zentralprozessor der
Datenverarbeitungseinrichtung verbindbar sind, daß jeder Modul eine aus jeweils
mehreren Speicherelementen bestehende Mehrzahl von Speichereinheiten und eine Steuerstufe
enthält, die nach jedem Wechsel eines Prozesses die Apeichereinheiten in der Weise
steuern, daß die dem neuen Prozeß zugeordneten Daten an ihren Schreib-Lese-Stationen
abgegeben werden.
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Die Arbeitsspeicheranordnung gemäß der Erfindung hat die Vorteile,
daß die mittlere Zugriffszeit kleiner ist als bei einer Arbeitsspeicheranordnung
mit einem Seitenpuffer da das Einschreiben von Seiten vom Hauptspeicher in den Seitenpuffer
und das Rückschreiben dieser Seiten entfällt. Damit wird die Verarbeitungsgeschwindigkeit
der Datenverarbeitungseinrichtung erhöht. Als Hauptspeicher können seriell organisierte
Speichereinheiten verwendet werden und die Arbeitsspeicheranordnung kann damit kostengünstig
hergestellt werden. Außerdem entfallen die Kosten für den Seitenpuffer.
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Die Steuerung des Hauptspeichers erfordert einen geringen Aufwand
und es ist auch eine geringe Aktivität des Betriebs systems für die Verwaltung der
Arbeitsspeicheranordnung erforderlich.
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Ein besonders einfacher Aufbau des Arbeitsspeichers wird erreicht,
wenn als Speichereinheiten aus den Speicherelementen gebildet ringförmige Schieberegister
vorgesehen sind.
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Die Arbeitsspeicheranordnung erfordert bei der Herstellung der Speichereinheiten
mit großes Packungsdichte als integrierte Schaltkreise einen geringen Aufwand, wenn
als Schieberegister CCD (Charge Coupled Device) -Speicherbausteine vorgesehen sind.
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Die Einstellung der Speichereinheiten auf einen neuen Prozeß wird
auf einfache Weise erreicht, wenn die Steuerstufe ein die Nummer des zu bearbeitenden
Prozesses enthaltendes erstes Register, einen die Nummer des gerade anliegenden
Prozesses enthaltenden ersten Speicher, einen den Inhalt des ersten Registers mit
dem des ersten Speichers vergleichenden ersten Vergleicher und einen Taktgeber enthält,
der gesteuert durch den ersten Vergleicher, ein Verschieben des Inhalts der Speichereinheiten
bewirkende Taktimpulse so lange erzeugt, bis die Nummer des zu bearbeitenden Prozesses
mit der Nummer des gerade anliegenden Prozesses übereinstimst.
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Zum Verschieben des Inhalts der Speichereinheiten, in denen die Daten
in Form von Seiten gespeichert werden, ist es zweckmäßig, wenn die Steuerstufe ein
die Adresse der gewünschten Seite speicherndes zweites Register, einen die Adresse
der gerade von den Speichereinheiten abgegebenen Seite ausgebenden zweiten Speicher
und eine den Inhalt des zweiten Registers mit dem Ausgang des zweiten Speichers
vergleichenden zweiten Vergleicher enthält, der den Taktgeber derart steuert, daß
er so lange Taktimpulse erzeugt, bis die Adresse der gewünschten Seite mit der Adresse
der von den Speichereinheiten abgegebenen Seite und die Nummer des gewünschten Prozesses
mit der des anliegenden Prozesses übereinstimmen.
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Um die Steuerung der Moduln bei einer Prozeßaktivierung zu ermdglichen,
die zuletzt benutzte Seite dieses Prozesses an die Schreib-Lese-Stationen zu schieben
ist es vorteilhaft, wenn jeder Modul eine Speicherstelle zum Speichern eines Prioritätszeichens
enthält, das jeweils derjenigen Seite zugeordnet wird, die bei einem Prozeßwechsel
an den Schreib-Lese-Stationen der Speichereinheiten anliegt.
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Eine einfache Adressierung der Moduln wird erreicht, wenn ein Hilfsspeicher
vorgesehen ist, der aus der Seitenadresse und der Prozeßnummer die Moduladresse
für die Modulauswahleinheit erzeugt.
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Die Moduladresse wird in vorteilhafter Weise erzeugt, wenn der Hilfsspeicher
einen inodulo-n-Addierer enthält, der aus den niederwertigen Bits der Seitenadresse
und der Adresse des die erste Seite enthaltenden Moduls die Moduladresse erzeugt,
wobei n gleich ist der
Anzahl der Moduln.
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Bei einer beliebigen Verteilung der Seiten auf die Moduln ist es für
die Ermittlung der Moduladresse vorteilhaft, wenn der Hilfsspeicher einen Assoziativspeicher
enthält, der nach dem Anlegen der Prozeßnummer und der Seitenadresse die Mcduladresse
abgibt oder wenn der Hilfsspeicher einen modulo-n-Addierer und einen Assoziativspeicher
enthält und wenn die Moduladresse vom Assoziativspeicher abgegeben wird, wenn dieser
einen Treffer erzielt hat und andernfalls vom modulo-n-Addierer abgegeben wird.
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Im folgenden wird ein Ausführungsbeispiel der Arbeitsanordnung gemäß
der Erfindung anhand von Zeichnungen beschrieben.
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Es zeigen: Fig. 1 ein Blockschaltbild einer mit einem Zentralprozessor
einer Datenverarbeitungseinheit verbundenen Arbeitsspeicheranordnung, Fig. 2 ein
Blockschaltbild von mit Speichereinheiten versehenen Speicherbausteinen, Fig. 3
ein Schaltbild einer in den Moduln vorgesehenen Steuerstufe.
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Die in Fig. 1 dargestelle Arbeitsspeicheranordnung einer zum Bearbeiten
von mehreren verschiedenen Prozessen in einem Time-Sharing-Betrieb vorgesehenen
Datenverarbeitungseinrichtung enthält einen mit einem Zentralprozessor ZP verbundenen
Hauptspeicher HS. Der Hauptspeicher HS enthält einen Hilfsspeicher HSP, eine Modulauswahleinheit
MAE und eine Mehrzahl von Modulen Mi bis Mn. Zwischen dem Hauptspeicher HS und dem
Zentralprozessor ZP kann noch ein nicht dargestelltes Cache zum Zwischenspeichern
der Daten vorgesehen werden.
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Der Zentralprozessor ZP enthält ein Steuerwerk SW und einen Rechenkern
RK. Das Steuerwerk SW führt die bekannten Funktionen aus und gibt darüber hinaus
bei einem Prozeßwechsel ein Signal PW und die Nummer des nächsten zu bearbeitenden
Prozesses als Signal PN an den Hauptspeicher HS ab. Die Nummer des Prozesses wird
üblicherweise durch eine Prozeßaktivierungsroutine bestimmt. Das Signal PW
soll
beispielsweise am Ausgang eines Flipflops anliegen, das durch einen Sonderbefehl
vor der Bearbeitung der Prozeßaktivierung gesetzt und durch diesen Sonderbefehl
nach der Bearbeitung dieser Prozeßaktivierungsroutine zurückgesetzt wird. Während
das Flipflop zurückgesetzt wird, liegt die neue Prozeßnummer noch am Adreßbussystem
zwischen dem Zentralprozessor ZP und dem Hauptspeicher HS an. Derartige Prozeßaktivierungsroutinen
sind beispielsweise in T.F.Wheeler: OS/VS1 Concepts and Philosophies, IBM System
Journal, No. 3, 1974, Seiten 213 bis 229 beschrieben. Der Rechenkern RK enthält
ein Rechenwerk und ein Programmsteuerwerk. In dem Hilfsspeicher HSP werden vor Unterbrechungen
Registerinhalte und die Adresse desjenigen Moduls, in dem der Adressenraum des Prozesses
beginnt sowie bestimmte Betriebssystemteile und weitere prozeßspezifische Daten
gespeichert. Der Hilfsspeicher HSP ist am Adreßbussystem angeschlossen und er wird
durch das Signal PW freigegeben. Er besitzt eine geeignete Datenschnittstelle zum
Rechenkern RK und enthält eine Schaltungsanordnung zur Bestimmung der Moduladresse
MAD. Diese Moduladresse MAD wird der Modulauswahleinheit #4AE zugeführt, die in
Abhängigkeit von diesen Signalen #1AD eine Verbindung zwischen dem Modul und dem
Zentralprozessor ZP herstelllt. Eine einfache Adressierung der Moduln wird erreicht,
wenn die niederwertigen Bits einer Seitenadresse SA relative Moduladressen sind.
Die absolute Mcduladresse ergibt sich dann durch eine modulo-n-Addition dieser Bits
und der Moduladresse der Seite mit der Adresse ~, wobei n gleich ist der Anzahl
der Moduln.
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Die dem gerade zu bearbeitenden Prozeß zugeordneten Daten können aber
auch an verschiedenen Stellen der Modulen gespeichert sein.
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Die im Ädressenraum folgende Seite soll aber immer im folgenden Modul
gespeichert werden. Für eine kleine Zahl von Seiten kann die Zuweisung der Moduladresse
aber auch durch eine assoziative Tabelle erfolgen. Mit einer derartigen Tabelle
können die Seiten in einem beliebigen Modul gespeichert werden, wenn der Modul,
in dem die Seite üblicherweise gespeichert ware, belegt ist. Dazu enthält der Hilfsspeicher
HSP einen modulo-n-Åddierer, einen Assoziativspeicher und einen Multiplexer. Am
Assoziativspeicher liegen die Prozeßnummer und dle Seltenadresse an. Wird im Assoziativspeicher
ein Treffer erzlet, so schaltet der Multiplexer den Ausgang
des
Assoziativspeichers als Moduladresse MAD zur Modulauswahleinheit durch. Andernfalls
wird vom Multiplexer der Ausgang des modulon-Addierers durchgeschaltet.
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Über die Modulauswahleinheit MAE werden Daten als Signale DA und Steuersignale
ST zwischen dem Zentralprozessor und dem ausgewählten Modul ausgetauscht. Außerdem
werden Distanzadressen AD und Seitenadressen SA über die Modulauswahleinheit zu
jeweils einem Modul durchgeschaltet. Die Modulauswahleinheit besteht beispielsweise
aus einem Demultiplexer, bezüglich der Signale vom Zentralprozessor zu den Moduln
bzw. aus einem Multiplexer für die Signale von den Moduln zum Zentralprozessor.
In Abhängigkeit von der Moduladresse MAD werden Datensignale DA, Steuersignale ST
und Adressen AD und SA als Signale S1 bis Sn mit jeweils einem Modul verbunden.
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Die Modulen Ml bis Mn enthalten jeweils eine Steuerstufe MS1 bis MSn
und Speichereinheiten SR. Die Speichereinheiten SR sind zweckmäßigerweise seriell
organisiert. Als derartige Speichereinheiten können beispielsweise CCD (Charge-Coupled
Device)-Schieberegister oder Eimerkettenspeicher verwendet werden. Geeignete CCD-Schieberegister
sind allgemein bekannt und beispielsweise in: J.E. Carnes, W.F. Kosnocky, J.M. Chambers
und D.J. Sauer: Charge-Coupled Devices for Computer Memories, Proc. National Computer
Conference, Chicago, 1974 beschrieben.
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Weitere Einzelheiten der Arbeitsspeicheranordnung werden zusammen
mit den in Fig. 2 dargestellten Blockschaltbildern von Speicherbausteinen und dem
in Fig. 3 dargestellten Schaltbild einer Steuerstufe beschrieben.
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Die Fig. 2 zeigt ein Blockschaltbild von Speichereinheiten SR enthaltenden
Speicherbausteinen BA eines Moduls. Die Speichereinheiten SR bestehen aus einer
Mehrzahl von Speicherelementen SE, die ein ringförmiges Schieberegister bilden.
Der Inhalt jedes einzelnen Spelcherelementes gehört einem anderen Prozeß an, so
daß der Adressenraum jedes einzelnen Prozesses in einer Zeile quer über alle Schieberegister
angeordnet ist. An jedem Schieberegister befindet sich eine Schreib-Lese-Station
SL. Diese kann beispielsweise
ein Flipflop zum Zwischenspeichern
der gelesenen oder einzuschrei benden Daten enthalten. Dieses Flipflop kann entweder
anstelle eines Speicherelements Bestandteil des Schieberegisters sein oder zusätzlich
außerhalb des Schieberegisters vorgesehen werden. Den Bausteinen werden Taktimpulse
T1 zugeführt, die ein synchrones Verschieben des Inhalts der Schieberegister bewirken.
Weiterhin werden den Speicherbausteinen BA Adressen AD zugeführt. Ein Signal WR
legt fest, ob in die Speichereinheiten geschrieben wird oder ob aus ihnen gelesen
wird. Ein weiteres Signal CE löst einen Zugriff zu den Speichereinheiten aus.
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Falls die Speichereinheiten beispielsweise aus Speicherbausteinen
BA mit jeweils 256 CCD-Schieberegistern mit einer Schleifenlänge von 64 Speicherelementen
SE bestehen, steht bei einer Verwendung von 128 derartigen Bausteinen in einem Modul
eine Speicherkapazität von 256 kByte zur Verfügung. Falls der Hauptspeicher beispielsweise
eine Speicherkapazität von 16 MByte haben soll, besteht er aus 64 solchen Moduln.
An den Schreib-Lese-Stationen SL jedes Moduls steht damit eine Seite mit 4 kByte
pro Prozeß zur Verfügung.
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Insgesamt ist somit für jeden Prozeß mittels Adressierung ein Adressenraum
von 256 kByte vorhanden. Wenn man die Seiten eines Prozesses nun so über alle Moduln
verteilt, daß in den Schieberegistern SR eines Moduls nur jeweils eine Seite steht,
so kann man beim Start eines Prozesses alle Seiten dieses Prozesses an die Schreib-Lese-Stationen
SL holen und dort halten. Trotz der Verwendung eines seriell organisierten Speichermediums
kommt man dann beim Zugriff ohne Schiebevorgänge aus.Bei Prozessen, die mehr als
64 Seiten benötigen, wird die mittlere Zugriffszeit etwas länger sein, denn es kann
vorkommen, daß eine benötigte Seite nicht an einer Schreib-Lese-Sation SL liegt,
da mehr als eine Seite des Prozesses im angesprochenen Modul vorhanden ist. Durch
ein Prioritätszeichen kann in jedem Modul die Seite eines Prozesses gekennzeichnet
werden, die bei dem Start des jeweiligen Prozesses an der Schreib-Lese-Station St
liegen soll. Beim Laden des Prozesses können die ersten 64 Seiten dieses Zeichen
enthalten. Im weiteren Prozessablauf enthalten es immer jene Seiten dieses Prozesses,
die bei einem Prozeßwechsel zuletzt an den Schreib-Lese-Stationen St lagen.
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Die in Fig. 3 dargestellte Steuerstufe MS eines Moduls des Hauptspeichers
HS enthält zwei Register PNR und SAR, zwei Speicher PNS und SAS, zwei Vergleicher
VGl und VG2, zwei Zeitstufen VZ1 und VZ2, einen Zähler SZ, einen Taktgeber TG, esne
Refreshsteuerung RS, eine Prioritätssteuerung PS und eine Mehrzahl von binären Verknüpfungsgliedern
Ul bis U3 und Dl bis D3.
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Bei einem Zugriff stellt die Modulauswahleinheit itSE in Abhängigkeit
von der Modul adresse zwischen dem Zentralprozessor ZP und dem ausgewählten Modul
eine Verbindung her. Der Zentralprozessor errechnet die Moduladresse MAD durch eine
modulo-n-Addition der Adresse eines Moduls, der die erste Seite im Adreßraum des
Prozesses enthält und der niederwertigen Bits der Seitenadresse, wobei n gleich
ist der Anzahl der Moduln des Hauptspeichers HS. Über die Modulauswahleinheit werden
zu den Speichereinheiten die Distanzadresse AD, das Signal WR durchgeschaltet.
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Es wird zunächst angenommen, daß aus den Speichereinheiten gelesen
werden soll und das Signal WR beispielsweise den Binärwert O hat.
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Außerdem wird angenommen, daß das Signal PW bereits vorhanden ist,
die Nummer des neuen Prozesses durch die Signale PN bereits zum Modul übertragen
wurden und die Nummer im Register PNR gespeichert ist. Vom Zentralprozessor ZP wird
ein Signal VS abgegeben, das über das ODER-Glied Dl dem Register SAR zugeführt wird.
Das Signal VS bewirkt den Eintrag der als Signale SA vom Zentralprozessor ZP abgegebenen
virtuellen Seitenadresse in das Register SAR. Anschließend gibt der Zentralprozessor
ein Signal AN ab, das eine Anforderung des Zentralprozessors kennzeichnet.
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Liegt die gewünschte Seitenadresse am Ausgang des Speichers SAS an,
so gibt der Vergleicher VG2 ein Signal SK ab. Da kein Prozeßwechsel stattfindet,
stimmt die Nummer des Prozesses im Register PNR mit der vom Speicher PNS abgegebenen
Nummer überein und der Vergleicher VGl gibt ein Signal PK ab. Damit wird mit dem
Auftreten des Signals SK am Ausgang des UND-Glieds Ul das Signal CE erzeugt.
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Dieses Signal CE bewirkt einen Zugriff zu den Speichereinheiten SR
und als Signale DA werden die gelesenen Daten zum Zentralprozessor übertragen. Das
Signal CE wird einer Zeitstufe VZ1 zugeführt,
die nach einer der
Zusr ffszeit der Speichereinheiten SR zugeordneten Zeitdauer ein Signal DG an den
Zentralprozessor abgibt, das anzeigt, daß die gelesenen Daten gültig sind.
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Falls die Seitenadresse im Register SAR nicht mit der am Speicher
SAS anliegenden Seitenadresse übereinstimmt, hat ein am Ausgang des UND-Glieds U2
abgegebenes und über das. ODER-Glied D2 zum Taktgeber TG übertragenes Signal KO
den Binärwert O. Der Taktgeber wird damit freigegeben und er gibt an die Speichereinheiten
SR Taktimpulse Tl ab. Gleichzeitig gibt er an den Zähler SZ Taktimpulse T2 ab. Die
Taktimpulse Tl verschieben den Inhalt der Speichereinheiten SR so lange, bis die
gewünschte Seite an den Schreib-Lese-Stationen SL anliegt. Der Zählumfang des Zählers
SZ ist gleich der Anzahl der Speicherelemente SE der Speichereinheit SR und sein
Inhalt, der durch die Taktimpulse T2 fortgeschaltet wird, dient als Adresse für
die Speicher SAS und PNS. Wenn der Inhalt des Speichers SAS mit dem Inhalt des Registers
SAR übereinstimmt, nimmt das Signal SK den Binärwert 1 an. Damit nimmt auch das
Signal KO den Binärwert 1 an und der Taktgeber TG wird gesperrt. Über das UND-Glied
Ul wird wieder das Signal CE erzeugt, das einen Speicherzugriff veranlaßt.
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Nun wird angenommen, daß ein Prozeßwechsel stattfindet. Das Steuerwerk
des Zentralprozessors gibt das Signal PW ab, bestimmt dann die neue Prozeßnummer
und überträgt sie an die Moduln Ml bis Mn.
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Das Signal PW veranlaßt zunächst über die Refreshsteuerung RS einen
Refreshzyklus für die Daten in den Speichereinheiten SR. Die ReEresr.-steuerung
RS gibt zu diesem Zweck ein Signal SS an den Taktgeber ab. Mit Hilfe derTaktimpulse
Tl oder weiterer Taktimpulse wird der Refreshzyklus durchgeführt. Außerdem startet
die Refreshsteuerung dann selbsttätig einen derartigen Refreshzyklus, wenn innerhalb
eines bestimelten Zeitabschnittes kein Prozeßwechsel stattgefunden hat. Mit dem
Auftreten des Signals PW wird über die Prioritätssteuerung PS und das ODER-Glied
D2 ein Einschreiben eines Prioritätszeichens PZ in den Speicher PNS veranlaßt. Wenn
das Prioritätszeichen PZ gesetzt ist, hat das Signal PZA am Ausgang des Speichers
PNS den Binärwet 1. ist dann das Signal PK gesetzt, so erzeugt die Pric-itatssse;erung
PS ei;: Signal und üsert<gt #s über
das ODER-Glied D2 zum Speicher
PNS. Gleichzeitig nimmt das Signal PZE den Binärwert O an und das Prioritätszeichen
PZ wird gelöscht.
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Diejenige Seite, die bei einem Prozeßwechsel an den Schreib-Lese-Stationen
SL der Speichereinheiten SR anliegt, erhält ein Prioritätszeichen. Außerdem gibt
die Prioritätssteuerung PS ein Signal PU ab, das über das ODER-Glied D3 ein Einschreiben
der neuen Prozeßnummer, verzögert um den Zyklus des Speichers PNS, in das Register
PNR bewirkt. Das Signal KO hat in diesem Fall den Binänçert o und der Taktgeber
TG wird erneut freigegeben. Der Inhalt des Zählers SZ wird dem Speicher PNS zugeführt
und wenn der Vergleicher VG2 das Signal PK abgibt und das Signal AN nicht vorhanden
ist, wird über das UND-Glied U3 und das ODER-Glied D2 der Taktgeber wieder gesperrt.
Falls während eines Umlaufs des Zählers SZ das Prioritätszeichen und das Signal
PK nicht auftreten, wird der Taktgeber TG selbsttätig gesperrt.
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Bei einem Zugriff auf eine dem Prozeß zugeordnete neue Seite wird
durch das Signal VS wieder die Seitenadresse in den Speicher SAR eingespeichert.
Anschließend werden wieder so viele Taktimpulse Tl und T2 abgegeben, bis die dieser
Seite zugeordneten Daten an den Schreib-Lese-Stationen SL der Speichereinheiten
SR zur Verfügung stehen.
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Falls ein Zugriff zu einer Seite eines Prozesses, die überschrieben
werden soll, durchgeführt wird, werden durch die Signale SP und VS die neue Prozeßnummer
und die neue Seitenadresse in die Register PR und SER übernommen. Durch das Verzögerungsglied
VZ2 wird das Signal SP verzögert und den Speichern PNS und SAS als Schreibsignale
zugeführt. Die Dateneingänge der Speicher PNS und PSA sind mit den Ausgängen der
Register PNR bzw. SAR verbunden und durch die Schreibsignale werden die neuen Prozeßnummern
und die neue Seitenadresse in die Speicher PNS bzw. SAS eingeschrieben.
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10 Patentansprüche 3 Figuren