DE2909151C2 - Festkörper-Großspeicher - Google Patents
Festkörper-GroßspeicherInfo
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Description
— einen voreinstellbaren Zähler (CPX der von der
Zwischen-Steuerschaltung (Ci, .., Ci) die Anfangsadresse eines Blocks von Wörtern
(über 22) und einen »Speicherbefehl« für diese Adresse (über 21) empfängt und bei jeder in den
integrierten Speicherschaltungen (ACUi, .., ACI-Ii) erfolgenden Lese- und/odrx Schreib-Operation
um einen Schritt weiterschaltet;
— einen Komparator (CM2), der an einen der Ausgänge des voreinstellbaren Zählers (CP), an
dem der sequentielle Teil der Adresse auftritt (über 18), und außerdem an den Ausgang des
den sequentiellen Teil der Wortadresse erzeugenden Zählers (CNO) des Zeitgebers (BT)
(über 3) angeschlossen ist und die Übereinstimmung zwischen den an seinen Eingängen
liegenden Adressen anzeigt;
— Verknüpfungsglieder (Pi, PT), die das Ausgangssignal
des Komparator nur dann zu den Speichermoduln übertragen, wenn ein Operationsbefehl
(R, »^vorliegt
6. Speicher nach Anspruch 5, dadurch gekennzeichnet, daß der Komparator (CM 2) so an den
voreinsHlbaren Zähler (CP) und an den Zähler (CNO) des Zeitgebers (BT) angeschlossen ist, daß
Bits gleicher Wertigkeit in den von diesen Zählern erzeugten Adressen verglichen werden.
7. Speicher nach Anspruch 5, dadurch gekennzeichnet, daß der Komparator (CM 2) so an den
voreinstellbaren Zähler (CP) und an den Zähler (CNO) des Zeitgebers (BT) angeschlossen ist, daß ein
Bit einer gegebenen Wertigkeit in der vom Zeitgeber (BT)gelieferten Adresse mit einem Bit der
vom voreinstellbare;; Zähler (CP) gelieferten Adresse
verglichen wird, dessen Wertigkeit um η Binärstellen verschoben ist, so daß die Adressengleichheit
nur alle 2" Zählschritte des Zeitgebers auftritt.
8. Speicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Eingangs/Ausgangs
Einrichtung (IU) des Steuermoduls (MC) folgende Einzelschaltungen umfaßt:
— einen zweiten Sender-Empfänger (RT2), der von der Zwischen-Steuerschaltung (C 1,..., Ci)
über eine erste in beiden Richtungen wirkende Schnittstellenleitung (2,24) die an die Speichermoduln
(ME 1...., MEp) zu sendenden Signale
und von der Selbstkorrekturlogik (LC){über 60)
die in den speichermoduln gelesenen Signale empfängt und ar Signale auf die Schnittstellen-
leitung (2, 24) nur bei Vorliegen eines Lesebefehls ^sendet;
einen dritten Sender-Empfänger (RT3), der von den Speichermoduln (ME 1,,,,, MEp) Ober eine
zweite in beiden Richtungen wirkende Schnittstellenleitung (10) die gelesenen Daten empfängt
und sie an die Selbstkorrekturlogik (LC) weitergibt (über 62, 63), und der vom zweiten
Sender-Empfänger (RT2) die zu speichernden Daten empfängt (über 8) und sie auf die zweite
Schnittstellenleitung (10) nur bei Anliegen eines Schreibbefehls (CK 2) sendet;
ein Register (RE7), das die korrigierten Daten (von 60) bei Anliegen eines vom Zeitgeber (BT) kommenden Ansteuersignals (CK 1) speichert; den Dialog zwischen dem Steuermodul (MC) und der Steuerschaltung (C 1,.., Ci) steuernde Einrichtungen (FFi, FF2).
ein Register (RE7), das die korrigierten Daten (von 60) bei Anliegen eines vom Zeitgeber (BT) kommenden Ansteuersignals (CK 1) speichert; den Dialog zwischen dem Steuermodul (MC) und der Steuerschaltung (C 1,.., Ci) steuernde Einrichtungen (FFi, FF2).
Die Erfindung bezieht sich auf einen Festkörper-Großspeicher
nach dem Oberbegriff des Patentan-Spruchs 1. Sie bezieht sich somit auf einen solchen
Speicher, der in Wörtern für ein speicherprogrammiertes Steuersystem organisiert ist, wobei dieser Speicher
sich der CCD-Technologie (Technologie der ladungsgekoppelten Vorrichtungen) bedient, und insbesondere im
Rahmen der speicherprogrammievten Steuersysteme für Fernmeldevorrichtungen anwendbar ist.
Bekannte speicherprogrammierte Steuersysteme weisen in hierarchischer Struktur organisierte Speicher
auf, mit Speichern mit schnellem Zugriff, sogenannten Hauptspeichern, für die direkten, rechnerabhängigen
Programme und Daten (on-line), denen andere Speicher, nämlich Großspeicher, folgen, die allgemein einen
langsameren Zugriff haben und für Programme und Daten für weniger direkte und häufige Verwendung
bestimmt sind. Diese letzteren Speicher dienen auch oft als HilfsSpeicher für die Hauptspeicher, sie enthalten
also ebenfalls semi-permanente Daten und direkte
Programme, die das Steuersystem wieder in normalen Betrieb versetzen sollen, wenn in den Hauptspeichern
ein Fehler auftritt
Nach dem Stand der Technik werden Großspeicher im allgemeinen als Platteneinheiten, Magnetbänder
oder Magnettrommeln realisiert, da im Rahmen der bekannten Technik allein diese Lösungen große
so Speicherkapazitäten zu mäßigen Kosten bieten können. Magnetspeicher weisen indessen eine Anzahl von
Nachteilen auf, näm/ich:
— sie können keine ausreichend hohe Arbeitsgebchwindigkeit erbringen, insbesondere keinen
schnellen Zugriff;
— sie können keine ausreichend höh« »System-Verfügbarkeit«
erbringen, die die Wahrscheinlichkeit, das System zu einem beliebigen Zeitpunkt in
Betrieb vorzufinden, angibt und von den häufigen Eingriffen abhängt, die zur Erhaltung der Arbeitsfähigkeit
der Einheiten notwendig sind.
Diese Eigenschaften werden durch die Tatsache hervorgehoben, daß die magnetischen Einheiten bewegliche
mechanische Tt'ile aufweisen, die eine anfängliche Zeit zum Ingangkommen benötigen, der Abnützung
unterliegen und außerdem eine vorbeugende Wartung
erfordern.
Aus diesen Gründen sind Bemühungen zur Realisierung von Speichern anderer Art für kleine und mittlere
Kapazität, beispielsweise bis 10 Millionen Wörter, zunehmend bedeutsam geworden. Da die Entwicklung
der Technik die Herstellung von Festkörper-Komponenten ermöglicht, wurden die Untersuchungen auf
Komponenten von hoher lniiegration, also integrierte
Gfoßschaltungen, insbesondere ladungsgekoppelte Schaltungen, gerichtet. Speicher dieser Art mit Betriebscharakteristiken,
die denen einer Platteneinheit weitgehend gleichen, sind bereits auf dem Markt.
Derartige Festkörperspeicher bieten eine hohe Arbeitsgeschwindigkeit, eine gute Zuverlässigkeit und
eine leichte Wartung. Außerdem können sie leicht in Modulbauweise dargestellt werden, so daß zunächst
eher kleine Einheiten verwendet werden, die gemäß den Anforderungen vermehrt oder vergrößert werden,
ledoch bringen auch diese bekannten Speicher eine Anzahl von Schwierigkeiten mit sich, die sie beispielsweise
zur Verwendung bei der Steuerung von Fernmeldesystemen als weniger geeignet erscheinen
lassen.
So ist ein Festkörper-Großspeicher bekannt (DE-OS 25 24 802), der CCD-Schieberegister verwendet. Bei
diesem Großspeicher verfügt jeder Speichermodul über eine eigene Steuerlogik und jedes Schieberegister im
Speichermodul über eine eigene Eingangs/Ausgangs-Schaltung, so daß aus Gründen eines vernünftigen
Aufwands die gesamte Steuerinteiligenz sehr begrenzt bleiben muß. Die verschiedenen von einer Steuerlogik
durchzuführenden Funktionen werden von getrennten Einheiten bewirkt, was insbesondere mit den getrennten
Eingangs/Ausgangs-Schaltungen für jedes Schieberegister die Verwendungsmöglichkeiten erheblich einschränkt,
da jede gespeicherte Information nur einzeln und getrennt von den anderen gespeicherten Informationen
erreicht werden kann, so daß ein schneller Zugriff zu Datenblöcken beliebiger Länge kaum
möglich ist.
Der Erfindung liegt die Aufgabe zugrunde, einen Großspeicher zu schaffen, der aufgrund einer universellen
Steuermöglichkeit auch für den Einsatz im Fernmeldewesen geeignet iüt. Diese Aufgabe wird,
ausgehend von dem im Oberbegriff des Anspruchs 1 genannten Festkörper-Großspeicher, durch die im
Anspruch 1 gekennzeichnete Erfindung gelöst. Sie ermöglicht die Verwendung langer Wörter, die Erzeugung
beliebiger Steuerfolgen und die serielle automatische Adressenerzeugung eines gesamten Datenblocks
beliebiger Länge und in beliebiger Speicherposition. Der GroßspeicKer ist aufgrund dieser Eigenschaften
auch für ein Fernmelde-Steuersystem verwendbar, zumal er eine strukturelle Redundanz erlaubt, so daß
innerhalb kurzer Zeit auch ohne aufwendige Vermehrung von Komponenten und ohne zusätzliche Überwachungseinrichtungen
Fehler behoben werden können. Der beanspruchte Speicher ermöglicht auch einen einfachen Aufbau und eine einfache Programmierung
der Zwischen- oder Steuerschaltung, die im allgemeinen als Schnittstellenschaltung zwischen dem Großspeicher
und dem Verarbeitungssystem eingeschaltet ist. Außerdem kann bei geeigneter Wahl dieser Zwischenschaltung
der Großspeicher vom Verarbeitungssystem als beliebige Hauptspeicherbank angesehen werden.
Weitere Einzelheiten und Weiterbildungen ergeben sich aus den Unteransprüchen und der folgenden
Beschreibung eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die Zeichnung. Es zeigt
F i g. 1 den Blockschaltplan einer Festkörper-Großspeichereinheit und ihrer Verbindungen mit einem
Verarbeitungssystem der Art »Multiprozessor«;
F i g. 2 den Blockschaltplan eines Speichermoduls der Speichereinheit nach Fig. 1;
F i g. 2 den Blockschaltplan eines Speichermoduls der Speichereinheit nach Fig. 1;
Fig.3 den Blockschaltplan eines Steuermoduls der
Speichereinheit nach Fig. 1;
F i g. 4 einen ins einzelne gehenden Blockschaltplan
F i g. 4 einen ins einzelne gehenden Blockschaltplan
ίο eines Zeitgebers des Steuermoduls nach F i g. 3;
Fig.5 einen ins einzelne gehenden Blockschaltplan
einer die Adressen im Steuermodul nach F i g. 3 steuernden Vorrichtung;
Fig.6 einen ms einzelne gehenden Blockschaltplan
einer Eingangs/Ausgangs-Einheit des Steuermoduls einschließlich seiner Verbindungen mit einer Korrekturlogik;
Fig. 7a bis d den Verlauf einiger den Betrieb des Speichers steuernder Signale unter unterschiedlichen
Arbeitsbedingungen.
F i g. 1 zeigt eine Fernmeldeanlage TC, beispielsweise eine Fernsprechvermittlungsanlage, mit einem speicherprogrammierten
Steuersystem CPR, das beim beschriebenen Beispiel ein Multiprozessorsystem ist.
Das Steuersystem CPR enthält eine Mehrzahl von Verarbeitungseinheiten E, nämlich E1,..., Em, eine oder
mehrere Hauptspeichereinheiten MP,nämlich MPl,....
MPn für direkte Daten und Programme und eine oder mehrce Großspeichereinheiten MM, nämlich MM \.
... MMi. Die Verarbeitungseinheiten E sind mit den Speichereinheiten MP und MM über ein Verbindungs-Schaltnetz
RC und über als Schnittstellenschaltungen
dienende Steuerschaltungen C nämlich Cl Cn, bzw.
C", nämlich Cl Ci, die die Datenübertragung
zwischen den Verarbeitungseinheiten und den Speichereinheiten steuernden Gerate darstellt η und auch als
»Controllers« bezeichnet werden, verbunden.
Im einzelnen handelt es sich bei den Großspeichereinheiten
MM um einen nach Wörtern organisierten Speicher; die Datenübertragung zu diesen Speichereinheiten
MM erfolgt asynchron/paralle1 was bedeutet, daß sämtliche eines der Wörter zusammensetzenden
Bits zur entsprechenden Speichereinheit parallel zu dem Zeitpunkt übertragen werden, zu dem die Speicherein-
heit sie brauchen kann. Geräte, die als die Steuerschaltungen C, C verwendbar sind, sind in der Technik an
sich bekannt und werden hier, da sie keinen Bestandteil der Erfindung darstellen, nicht weiter beschrieben.
Jede der Großspeichereinheiten MM1 MMi ist
Jede der Großspeichereinheiten MM1 MMi ist
aus einer Mehrzahl von Speichermoduln ME, nämlich
ME1..., MEp zusammengesetzt, die sowohl untereinander
a's auch mit einem Steuermodul MC üKer eine
Schnittstellenleitung oder Sammelleitung 1 verbunden sind. Die Speichermoduln ME sind als integrierte
Schaltkreise realisiert die die Ladungskoppeltechnik verwenden. Im Rahmen der Erfindung kann jeder dieser
Schaltkreise ein Bit einer bestimmten Anzahl von Wörtern speichern, die aus Informations- und Redundanzbits
bestehen, welch letztere zur Fehlerfeststellung und zur Fehlerkorrektur auswertbar sind.
Für die Verwendung im Fernmeldewesen sollten aus Gründen der Arbeitsgeschwindigkeit die Wörter
wenigstens 16 Informationsbits aufweisen. Zusätzlich hat sich erwiesen, d3ß für ein gegebenes Korrekturverfahren,
nämlich die Verwendung des sogenannten Hamming-Codes, die Mindestzahl der eine einzelne
Fehlerkorrektur sicherstellenden Redundanzbits bei 16 Bits fünf beträgt Beim beschriebenen Beispiel
Fig. 3
werden Wörter verarbeitet, die sich aus 16 Informationsbits und fünf Redundanzbits zusammensetzen. Die
Zahl der RedundanzbiL« kann zur Ermöglichung der
Feststellung und eventuellen Korrektur mehrfacher Fehler auch verändert sein.
F i g. 2 zeigt im einzelnen den Aufbau der Speichermoduln
ME anhand eines herausgegriffenen Moduls MEj.
Der Steuermodul MC, der mit der Steuerschaltung Ci über eine Schnittstellenleitung 2 verbunden ist, hat die
Aufgabe, für den Betrieb der Speichereinheit erforderliche Zeitsignale zu erzeugen, während der Operationen
die korrekte Adressierung durchzuführen und durch die Feststellung und Korrektur von Fehlern den Betrieb des
Speichers selbst zu überwachen. Wie dargelegt, ermöglicht die Selbststeuerung der Adressier- und
Zeitgebungsoperationen eine Vereinfachung des Aufbaus und der Programmierung der Steuerschaltung Ci.
Außerdem kann durch geeignete Wahl dieser Steuerschaltung der Großspeicher vom Verarbeitungssystem
rief als beliebige ί !äüpiSpciCuci uätik geschcii wcrdci
Der Aufbau des Steuermoduls MC ist
veranschaulicht.
veranschaulicht.
Gemäß F i g. 2 umfaßt der allgemeine Speichermodul MEj eine Mehrzahl integrierter ladungsgekoppelter
Schaltungen AC, die einander gleichen und jeweils so aufgebaut sind, daß sie ein Bit der im Speichermodul
MEj zu speichernden Wörter speichern. Die Wahl des integrierten Schaltkreises und der Anzahl der ladungsgekoppelten
Schaltungen ACdes Moduls hängen nicht nur von der Zahl der Bits je Wort ab, sondern auch von
der von jedem Modul geforderten Kapazität, wobei die·-..· Zahl ersichtlich vom Konstruktionsstandard
abhängt. Unter der Annahme des Arbeitens mit 21-Bit-Wörtern weist das beschriebene Beispiel gemäß
der Zeichnung zwei Reihen von je 21 Schaltungen auf,
die mit /4CI-I AC\-2\ und AC2A AC2-2X
bezeichnet sind.
In zweckmäßiger Weise besteht jede der integrierten ladungsgekoppelten Schaltungen AC aus einer Mehrzahl
von einzelnen adressierbaren Blöcken von Schieberegistern, die serien-parallel-serien-organisiert
sind, was bedeutet, daß jeder Block ein in Serie geladenes und parallel entladenes Eingangsregister,
eine Mehrzahl von parallel geladenen und entladenen Zwischenregistern und ein parallel geladenes und in
Serie entladenes Ausgangsregister enthält. Mit dieser Anordnung verhalten sich die Register eines Blocks
tatsächlich wie ein einziges Register und alle Blöcke bilden zusammen einen zugriffsfreien Speicher.
In diesen Schaltungen können anfangend bei einer durch die Steuerschaltung angegebenen Stellung Lese-,
Schreibe- oder »Lese-Modifizier-Schreibw-Operationen durchgeführt werden. Diese letzte Operation mit Lese
und Wiedereinschreiben findet statt, wenn die Korrekturvorrichtungen
einen zu korrigierenden Fehler festgestellt haben. Liegt keine Anforderung nach einer
Operation vor, so wird die Information aufrechterhalten, indem ihre Bits rezirkuliert werden.
Innerhalb jedes Blocks steuern schnelle Zeitsignale die Serienverschiebung innerhalb der einzelnen Register,
genauer dargestellt, das Laden des Eingangsregisters und das Entladen des Ausgangsregisters. Langsame
Zeitsignale steuern die Parallelübertragung zwischen benachbarten Registern, nämlich das Entladen
des Eingangsregisters und das Laden des Ausgangsregisters.
Im Rahmen der Erfindung haben diese im folgenden als »Verschiebesignale« und »Übertragungssignale«
bezeichneten Signale unterschiedliche Periode und/ oder Form in Abhängigkeit von der Art der
durchgeführten Operation und von der Arbeitsphase innerhalb jeder Operation, wie noch beschrieben wird.
In sämtlichen Operationsphasen bleibt ersichtlich das Verhältnis zwischen den beiden Signalarten konstant.
Die Schaltungen AC können beispielsweise von einem unter der Bezeichnung CCD 464, t airchild
ίο Camera and Instrument Corporation of Mountain View,
Californien, USA, bekannten Typ sein, dessen Schaltung 16 Blöcke von 128 Registern mit 32 Stellungen umfaßt,
wobei das Verschieben durch zwei Signale gesteuert wird, von denen das erste die jedem Bit zugeteilte Zeit
bestimmt und das zweite das tatsächliche Laden oder Entladen in Serie steuert. Ein zweites Signalpaar mit
einer 32fach längeren Periode steuert die Parallelübertragung.
Zur besseren Übersichtlichkeit stützt sich die folgende Beschreibung auf die Annahme, daß die iäuüngSgeküppcucM Schaltungen AC iaisäuiiliuli solche des bekannten Typs CCD 464 sind. Bei Verwendung anderer Typen von ladungsgekoppelten Speicherschaltungen, die in Registerblöcken in Serien-Parallel-Serien-
Zur besseren Übersichtlichkeit stützt sich die folgende Beschreibung auf die Annahme, daß die iäuüngSgeküppcucM Schaltungen AC iaisäuiiliuli solche des bekannten Typs CCD 464 sind. Bei Verwendung anderer Typen von ladungsgekoppelten Speicherschaltungen, die in Registerblöcken in Serien-Parallel-Serien-
Konfiguration organisiert sind, werden Änderungen erforderlich, deren Durchführung dem Fachmann nach
Studium der Erfindung zuzumuten ist.
Unter diesen Voraussetzungen sind die ladungsgekoppelten Schaltungen AC mit einem Sender-Empfänger
RT1 von an sich bekannter Bauart verbunden, der als Ausgangs/Eingangs-Einheit für Daten arbeitet, und
zwar über Leiterpaare 1001a, 1001 ft, .... 1021a, 1021t, wobei die mit «bezeichneten Leiter die zu schreibenden
Bits führen und die mit b bezeichneten Leiter die gelesenen Bits führen. Der Sender-Empfänger RTi ist
mit dem Steuermodul MC über eine Daten-Schnittstellenleitung 10 (Fig. 2) verbunden, die einen Teil der
internen Sammelleitung 1 der Großspeichereinheit MMi darstellt, und wird zum Betrieb durch ein vom
Speichermodul MC erzeugtes Signal und durch das Ausgangssignal eines Komparators CMi, mit dem er
über einen Leiter 110 verbunden ist, angesteuert. Der Komparator CM1 empfängt vom Steuermodul MC
über eine Leitergruppe 11, die einen Teil der Sammelleitung 1 darstellt, diejenigen Adressenbits, die
eines der Speichermoduln ME identifizieren, und gibt auf den Leiter 110 dann das Ansteuersignal ab, wenn er
erkennt, daß die Adresse diejenige des Speichermoduls ME'ist, dem er angehört.
Alle ladungsgekoppelten Schaltungen AC sind mit dem Steuermcdul MC noch über zwei weitere
Leitergruppen 12 und 13 verbunden. Die Leitergruppe 12 führt diejenigen Bits, die in allen Schaltungen ACdie
Auswahl des gleichen Registerblocks unter den 16 in jeder Schaltung AC enthaltenen Blocks ermöglichen,
und die Leitergruppe 13 führt die Verschiebe- und Übertragungssignale. Die auf diesen Leitergruppen
eingehenden Signale werden durch Verstärker A 1 bzw. A 2 so verstärkt, daß sie sich für die Steuerung
sämtlicher Schaltungen/tCeignen.
Eine Auswahlschaltung SF wählt die an einer Operation beteiligte Reihe von ladungsgekoppelten
Schaltungen AC aus. Von dieser Schaltung SF
empfangen sämtliche Schaltungen einer Reihe ein Signal CS, das die tatsächliche Adressierung ermöglicht,
und während des Schreibens ehi Signal WE, das das
Schreiben ermöglicht. Die entsprechenden Signale, die
an der Schaltung SF vom Steuermodul MC über Leiter
14 bzw. 15 eintreffen, werden zu den Schaltungen AC 1I
und AC2 in zweckmäßiger Weise über getrennte Leiterpaare 140 bzw. 141 übertragen. Dieses Vorgehen
erweist sich für eine höhere Kapazität des Schaltungsantriebs als vorteilhaft. Das die zu adressierende Reihe
angebende Signal trifft an der Schaltung SF über die Leitergruppe 11 ein.
Der Betrieb der Auswahlschaltung SFwird durch das
Ausgangssignal des (Comparators CM1 angesteuert Es
kann somit gesagt werden, daß die tatsächliche Adressierung beim Lesen und Schreiben jeder Schaltung
ΛC das Ergebnis einer Doppelansteuerung ist, es kann nämlich die allgemeine ladungsgekoppelte Schaltung
ACh-k des Speichermoduls MEj nur dann adressiert werden, wenn sowohl der Modul und die
Reihe von Schaltungen, zu der sie gehört, an der Operation beteiligt sind (Signale auf der Leitergruppe
11), als auch das Signal CS vorliegt. Dieses Vorgehen erlaubt es, den Leistungsverbrauch auf ein Minimum zu
beschränken, wenn ein Modul oder eine Reihe von
Sdiaiiuiigen an einer Operation
nicht beteiligt sind.
Der Steuermodul MC umfaßt gemäß F i g. 3 einen Zeitgeber BT, eine Adressensteuerung IN, eine Dateneingangs/Ausgangs-Einheit
IU und eine Selbstkorrekturlogik LC
Der mikroprogrammierte Zeitgeber BT erzeugt Zeitsignale für die Großspeichereinheit MM(F i g. 1), zu
der er gehört, einschließlich der Verschiebe- und Übertragungssignale, und erzeugt zusammen mit der
Adressensteuerung IN Lese- und Schreibadressen für die ladungsgekoppelten Schaltungen AC jedes
Speichermoduls Mf (Fig. 1, 2). Der mikroprogrammierte
Aufbau arbeitet so, daß bestimmte Operationen mit veränderlicher Geschwindigkeit ablaufen, die von
der Betriebsphase abhängt, was eine sehr wesentliche Eigenschaft ist.
Die Eingangs/Ausgangs-Einheit IU hat die Aufgabe,
die Operationen zum asynchronen Datenaustausch zwischen der Steuerschaltung Ci und der Speichereinheit
MMi und umgekehrt zu steuern und die Charakteristiken der Signale zwischen der Steuerschaltung
Ci und der internen Sammelleitung 1 der Speichereinheit MM/atrzupassen.
Die Selbstkorrekturlogik LCerzeugt auf der Basis de.-über
die Einheit IU empfangenen Informationsbits Redundanzbits. Beim Lesen aus dem Speicher kann die
Selbstkorrekturlogik LCauch die von ihr erzeugten Bits mit den gelesenen Bits vergleichen. Im Fall einer
Nichtübereinstimmung korrigiert sie die Informationsbits und meldet die Nichtübereinstimmung an die
Steuerschaltung Ci.
Der Aufbau der Blöcke IN, BT und IU und der
gegenseitigen Verbindungen zwischen diesen Blöcken ergibt sich mit größerer Genauigkeit aus den F i g. 4 bis
6. Zur Vereinfachung der Zeichnung schematisieren diese Figuren die Verbindungen jedes Blocks mit der
Steuerschaltung Ci, mit den Speicherblöcken oder mit den übrigen Blöcken durch getrennte Verbindungen.
Der Zeitgeber BT umfaßt gemäß Fig.4 einen
üblichen Oszillator OS, der ein Grund-Taktsignal CK 0 erzeugt, das vom Zeitgeber zur Erzeugung der anderen
Zeitsignale verwendet wird. Ein Festwertspeicher ROMi, ein Parallel-Parallel-Register REX und ein
Zähler CNl bilden zusammen einen Adressenzähler CNO als Modul 4096. Das Zählergebnis des Adressenzählers
CTVO stellt die Lage eines Worts innerhalb eines Blocks der Register in den ladungsg^koppelten
Schaltungen AC(F i g. 2) als Resultat aus den Verschiebe- und Übertragungssignalen fest. Die Bits höherer
Wertigkeit dsr kompletten Adresse erscheinen auf
Ausgangsleitern 30 und die Bits niedrigerer Wertigkeit auf Ausgangsleitern 31 des Zählers CNO. Die Leiter 30
und 31 bilden zusammen eine Verbindung 3 zur Adressensteuerung IN. Der Zähler CNO ist in zwei
Zählermoduln 64 unterteilt, von denen der eine mit Ausgangsdecodierung aus dem Festwertspeicher
ROM 1 und dem Register RE1 und der andere aus dem
Zähler CNX besteht.
Der Festwertspeicher ROMX, der durch die Zählung
seines inneren Zustands adressiert ist, enthält 64 Wörter mit je sechs Bits von internem Zustand, also sechs Bits,
die das Ergebnis des Zählmoduls 64 anzeigen, weiterhin drei Bits, die ein Konditionierungssignal für einen
zweiten Festwertspeicher ROM2 bilden, und ein Bit,
das den Übertrag des Zählers bildet.
Die Wörter des Festwertspeichers ROM\ werden auf Befehl vom Register RE X gespeichert und
abgerufen. Der Befehi isi ein im Zeitgeber BT selbst
erzeugtes Verschiebesignal Φ 2, das die Speicherung und den Abruf der Bits im Speicher bewirkt. Das
Register REX speichert so jedesmal ein neues Wort, wenn ein Wort um eine Stelle innerhalb des Eingangsoder Ausgangsregisters eines der Blöcke der ladungsgekoppelten
Schaltungen AC(F i g. 2) verschoben werden muß. Das die Zustandsbits betreffende Ausgangssignal
des Registers REX wird über die Leiter 30 zum Festwertspeicher ROM X als Adreßsignal gegeben und
bringt zusammen mit vom Zähler CN X ausgehenden Leitern 31 über die Verbindung 3 den sequentiellen Teil
der Adresse zur Adressensteuerung IN(Fig.3), wo er
mit dem selben in IN erzeugten Adressenteil verglichen wird. Das Ausgangssignal des Übertrags des Registers
RE X läuft über Leiter 32 zum Zähler CN 1 und stellt ihn bei jeder kompletten Auslesung aus dem Festwertspeicher
ROM X um einen Schritt weiter.
Das Zählergebnis des Zählers CN X. das die Bits der höheren Wertigkeit des sequentiellen Teils der Adresse
erzeugt, wird auf einen Befehl des Signals Φ 2. das auch das Einspeichern der Bits in das Register RE X steuert,
auf die Ausgangsleiter 31 gegeben. Auf diese Weise stehen sämtliche Bits des sequentiellen Teils der
Adresse gleichzeitig zur Verfügung.
Eine weitere Ausgangsverbindung 33 des Registers RE X überträgt vom Festwertspeicher ROMX zum
Festwertspeicher ROM2 drei Decodicrbits des internen Zustands von ROMX, die zur Erzeugung von Übertragungssignalen
dienen.
Der zweite Festwertspeicher ROM 2 bildet zusammen mit einem zweiten Parallel-Parallel-Register RE2
eine sequentielle Logik mit acht internen Zuständen, die die Elementarzeit innerhalb eines Zyklus identifizieren.
Der Speicher ROM 2 erzeugt Verschiebesignale und Übertragungssignale. Er enthält 512 Wörter aus je drei
Zustandsbits und vier auf jedes dieser Signale bezogenen Bits und wird gemeinsam durch die
folgenden Gegebenheiten adressiert: durch den internen Zustand von ROM 1, durch zwei Bits, die die Art der
gerade ablaufenden Operation angeben, und durch das Ergebnis des Vergleichs zwischen dem sequentiellen
Teil der vom Speicher ROM 1 erzeugten Adresse und der von der Adressensteucrung IN(Fig.3) erzeugten
Adresse. Die die Art der Operation angebenden Signale treffen von der Steuerschaltung Ci über Leiter 20. ein
Register RE5 und Leiter 200 ein. Das Vergleichssigna! kommt von der Adressensteuerung //Vüber einen Leiter
4 cir Registti RE6 und einen Leiter 40. Die Register
REi und RE6 geben ausgangsseitig das an ihrem Eingang liegende Signal in zeitlicher Übereinstimmung
mil der mit Φ 1 bezeichneten abfallenden Flanke eines
in srerzeugten Verschiebesignals Φ 1 ab.
Die im Festwertspeicher ROM2 gespeicherten und
abgerufenen Wörter werden mit einem Rhythmus gleich dem Grund-Taktsignal CKO gespeichert und
abgerufen. Das den inneren Zustand des Speichers ROM 2 anzeigende Ausgangssignal des Registers RE 2
an Leitern 34 dient als Adressensignal für den Speicher selbst und für einen weiteren Festwertspeicher ROM3.
Das Register RE2 gibt als Ausgangssignale die Verschiebesignale Φ 1, Φ 2 ab, die über Leiter 130, 131
zu den ladungsgekoppelten Schaltungen AC geleitet werden.
Das Register RE2 gibt auch Übertragungssignale Φ3.ΦΑ ab, wobei die Ausgangssignale von RE2 über
Leiter 35, 36 in ein Register REA eingespeichert werden, das dazu dient, die genaue Phasenanordnung
der Übertraf ungssignale im Vergleich zu den Verschie-
bcsignalen zu bestimmen. Die Einspelcherung im
Register REA wird durch die abfallende Flanke CKO des Taktsignals CK 0 gesteuert, durch dessen ansteigende
Flanke das Register RE2 gesteuert wird. Ausgangsleiter
132, 133 des Registers REA führen dann die tatsächlichen Übertragungssignale Φ 3 bzw. Φ A. Die
Leiter 130, 131, 132 und 133 bilden zusammen die Leitergruppe 13 (F i g. 2).
Die Verwendung der Festwertspeicher erlaubt die leichte Erzielung der geforderten Veränderlichkeit der
Periode und der Signalform als Funktion der Art der Operation und der Operationsphase innerhalb jeder
Operation. Im einzelnen kann bei jeder Lese- und/oder Schreiboperation ein schnelles Verschieben der Bits in
den Registerblöcken durchgeführt werden, bis das geforderte Anfangswort erreicht wird. Nach dieser
Phase setzt für die tatsächliche Übertragung der Wörter zum Speicher oder zum Rechner eine langsamere
Verschiebung ein. beispielsweise mit der doppelten Periode. Auf diese Weise wird eine verminderte
Zugriffszeit erreicht, während trotzdem der Lese- und/oder Schreibmodus in langsamerem Rhythmus
erfolgt, um die Verarbeitungserfordernisse zu berücksichtiger..
Hinsichtlich der Form der Verschiebe- und Übertragungssignale ermöglicht es die Adresse des
Speichers ROM2. der durch die Art der Operation
konditioniert worden ist, daß an dessen Ausgang eine Wortfolge der Art auftritt, daß die Bits für jedes dieser
Signale in einem der beiden booleschen Zustände so lang als gewünscht verbleiben. Dies wird in Fig. 7
genauer dargestellt.
Der Festwertspeicher ROM3 stellt eine Verknüpfungslogik
dar, die in Funktion von der Art der Operation gemäß dem Signal an den Leitern 200, des
internen Zustands des Speichers ROM 2, der zum Speicher ROM3 über die Leiter 34 gemeldet wird, des
von der Adressensteuerung IN (F i g. 3) über die Leiter 4,40 eintreffenden Vergleichssignals und der beiden den
Datenübertragungszustand angebenden, von der Eingangs/Ausgangs-Einheit IU(Fig.3) über Leiter 5, das
Register RE5 und Leiter 50 eintreffenden Signale die von den Verschiebe- und Übertragungssignalen verschiedenen
Zsitsteuersignale erzeugt Der Speicher ROM3 enthält 256 Wörter, von denen jedes ein das
Schreibsteuersignal WE erzeugendes Bit und zwei Signale CK 1, CK 2 erzeugende Bits enthält, von denen
CK 1 die Datenübertragung zur Steuerschaltung C'/und die Erzeugung des sequentiellen Teils der Adresse mit
Hilfe der Adressensteuerung IN ermöglicht und CK2 die Datenübertragung zu den Speichermoduln ME
ermöglicht, lsi das Bit des Signals CK 2 nicht vorhanden,
so wird die Datenübertragung durch die Speichermodulr
zur Sammelleitung 1 (Fig. 1) ermöglicht. Es wird darauf hingewiesen, daß das Bit des Signals CK 1 nur
dann emittiert werden kann, wenn die Signa.^ iuf den
Leitern 50 das Ende einer Operation anzeigen und für
ίο diesen Zyklus die Adressenidentität zwischen IN unr1
CK 0 vorliegt.
Es wird weiter darauf hingewiesen, daß die Register RE5 und RE% die an ihren Eingängen anliegenden Bits
zeitlich bei der abfallenden Flanke von Φ 1 speichern.
ι Auf diese Weise weiß der Speicher praktisch zu Beginn des einzelnen Speicherzyklus, ob er eine Operation
durchzuführen hat oder nicht, ob er sich in die Suchphase zu versetzen hat oder ob er real Daten zu
lesen und zu schreiben hat.
Ein vom Taktsignal CK 0 getaktetes Parallel-Parallel-Register
RE3 sorgt für die zeitlich korrekte Anordnung der vom Festwertspeicher ROM3 erzeugten Signale,
bevor diese über die Leiter 15, 16 und 17 zu den Verwendungsvorrichtungen übertragen werden. Die
Form der Signale WE, CKi und CK 2 ergibt sich
ebenfalls aus Fig. 7.
Die Adressensteuerung IN (Fig.3) umfaßt gemäß
Fig. 5 einen voreinstellbaren Zähler CP mit zwei mit der Steuerschaltung Ci verbundenen Eingängen, die mit
dieser Schaltung über eine Verbindung 22 bzw. einen Leiter 21 verbunden sind, auf denen die Adresse des
ersten an einer Operation beteiligten Worts bzw. das Schreibsignal für diese Adresse liegen. Mit dieser
Adresse anfangend, erzeugt der Zähler CPaufeinanderfolgend die Adressen sämtlicher an der Operation
beteiligter Wörter und erhöht seinen Zählinhalt am Ende jeder Lese- und/oder Schreiboperation. Der
Fortschreibbefehl wird durch das Bit des Signals CK 1 gegeben, dessen Erzeugung im Zeitgeber BT (F ig. 4),
wie beschrieben, vom Ende einer vorhergehenden Operation abhängt. Der Zähler CP kann als in zwei
Teile CP\ und CP2 unterteilt angesehen werden, von denen einer den Teil höherer Wertigkeit einer Adresse
und der andere den Teil niedrigerer Wertigkeit der selben Adresse empfängt. Der Teil höherer W^.tigkeit
sind diejenigen Bits, die den an der Operation beteiligten Speichermodul, die Reihe der Speicherschaltungen
innerhalb des Moduls und den Block der Schieberegisier in den Schaltungen der einen Reihe
so identifizieren. Die Bits der niedrigeren Wertigkeit sind
diejenigen, die das Wort innerhalb des Blocks identifizieren.
Der Zähler CP ist über die Leitergruppen 11 und 12,
auf denen der Teil höherer Wertigkeit der Adresse, also Modul, Reihe von Schaltungen und Registerblock, liegt,
mit dem Komparator CMi bzw. dem Verstärker A 1
(F i g. 2) verbunden, und ist außerdem über eine Leitergruppe 18, auf der der sequentielle Teil der
Adresse liegt, mit einem Komparator CM2 (Fig. 5) verbunden. Ein zweiter Eingang des Komparators CM 2
ist mit der Verbindung 3 (F i g. 4) verbunden, über die er den sequentiellen Teil der vom Zeitgeber SFerzeugten
Adresse empfängt Die Leitergruppe 18 und die Leiter der Verbindung 3 sind so an die Eingänge des
Komparators CM 2 angeschlossen, daß die Geschwindigkeit der Steuerschaltung berücksichtigt wird, wie
noch beschrieben wird. Im FaIi, daß die Adressen gleich
sind, erzeugt der Komparator CM 2 das Vereleichssi-
gnal, das über den Leiter 4 sowohl zum Zeitgeber
auch zum einen Eingang eines UND-Gliedes Pl mit
zwei Eingängen gesendet wird.
Der andere Eingang des UND-Glieds P1 ist mit dem
Ausgang eines ODER-Güeds P2 verbunden, das seinerseits zwei Eingänge aufweist und von der
Steuerschaltung CJ7über Leiter 201,202 der Verbindung
20 Signale R bzw. W empfängt, die eine Anforderung zum Lesen bzw. Schreiben im Speicher anzeigen. Der
Ausgang des UND-Glieds Pl ist über den Leiter 14 mit
einem der Eingänge der Auswahlschaltung 5F(Fig.2) im Speichermodul MEi verbunden. Wie bereits angegeben, dient das Signal auf dem Leiter 14 als
Aktivierungssignal für die tatsächliche Adressierung der ladungsgekoppelten Schaltungen AC
Die Dateneingangs/Ausgangs-Einheit IU (Fig.3)
umfaßt gemäß F i g. 6 einen üblichen Sender-Empfänger ÄT2 für Daten, beispielsweise von der Art »offener
Kollektor«. Zur Entlastung der Zeichnung ist für jede Richtung nur ein einziges boolesches Verknüpfungsglied dargestellt, der Sender-Empfänger ÄT2 besteht
jedoch tatsächlich aus so vielen Paaren von Verknüpfungsgliedern, als eine Eingangs-Ausgangs-Verbindung
24 Leiter aufweist Im Fall einer Datenübertragung von der Steuerschaltung Ci zur Großspeichereinheit MMi
empfängt der Sender-Empfänger ÄT2 von C7über die
Leiter der Verbindung 24 die 16 Informationsbits und überträgt sie über eine Schnittstellen- oder Sammelleitung 8 zu einem zweiten Sender-Empfänger RT3, der
si: an Leiter 100 der Schnittstellenleitung 10 der Sammelleitung 1 weitergibt Im Fall der Datenübertragung zur Steuerschaltung Ci gibt der Sender-Empfänger RT2 auf die Leiter der Verbindung 24 die
möglicherweise von der Selbstkorrekturlogik LC (Fig.3) korrigierten Informationsbits ab, die er über
eine Verbindung 60, ein vom Bit des Signals CKi zeitgesteuertes Register REl und eine Verbindung 220
empfängt Während des Lese-Modifizier-Schreib-Modus können die selben korrigierten Bits auch zum
Sender-Empfänger ÄT3 übertragen werden, wodurch eine Korrektur des Großspeichers ohne Beteiligung der
Steuerschaltung ermöglicht ist Die Übertragung zur Steuerschaltung ist möglich, wenn am Leiter 201 das
Signal R (Fig.5) anliegt, das anzeigt, daß eine
Lesephase im Ablauf ist
Der Sender-Empfänger RT3 besteht aus zwei Einheiten, die jeweils den Aufbau wie der Sender-Empfänger RT2 haben. Soll in die Großspeichereinheit
eingeschrieben werden, so sendet der Sender-Empfänger RT3 über die Leiter 100 die vom Sender-Empfänger
ÄT2 kommenden Informationsbits und über Leiter 101 von der Selbstkorrekturlogik LC über eine Verbindung
61 eintreffende Redundanzbits. Die Signalabgabe wird durch das Signal CAT 2 am Leiter 17(Fi g. 4) angesteuert.
Soll in der Großspeichereinheit gelesen werden, so überträgt der Sender-Empfänger ÄT3 zur Selbstkorrekturlogik LC sowohl über die 16 Leiter einer
Verbindung 62 die Informationsbits als auch über die Leiter einer Verbindung 63 die Redundanzbits, so daß
LC die Überprüfungs- und Korrekturoperationen
durchführen kann.
Ein üblicher Flipflop FFi steuert beim Lesen den
Austausch von Synchronisationsimpulsen (»hand shaking«) zwischen der Speichereinheit MMi und der
Steuerschaltung Ci, also den Dialog, der für die korrekte Übertragung der in der Speichereinheit
gelesenen Daten erforderlich ist. Jedesmal, wenn der Flipflop FF\ vom Zeitgeber BT über den Leiter 16
einen Impuls des Signals CK1 empfängt, gibt er über
einen Leiter 51 an die Steuerschaltung dem Signal ab,
daß einejn der Großspeichereinheit gelesene Nachricht
für die Übertragung zur Steuerscnaltung bereit ist und somit gerade ein Lesevorgang abläuft. Dieses Signal
wird außerdem zum Festwertspeicher ROM'3 (Fig.4)
des Zeitgebers BTgesendet, wobei der Leiter 51 einen
Teil der Letter 5 darstellt
Der Flipflop FFl wird auf Null zurückgestellt, wenn
über einen Leiter 25 von der Steuerschaltung Ci ein Bestätigungssignal über die erfolgte Datenannahme
eintrifft
Ein weiterer Flipflop FF2 von gleichem Aufbau wie FFl dient der Steuerung des Austausche von Synchronisationsimpulsen (»hand-shaking«) beim Schreiben
zwischen der Großspeichereinheit und der Steuerschaltung, also dem zur Durchführung einer korrekten
Übertragung der vom Rechner gelieferten Daten in die Speichereinheit notwendigen Dialog. Der Flipflop FF2
gibt an seinen ausgangsseitigen Leiter 52 jedesmal dann ein Signal ab, das anzeigt, daß eine vom Rechner
kommende Nachricht für die Übertragung in die Großspeichereinheit bereitliegt, wenn von der Steuerschaltung C'/über einen Leiter 26 ein Signal eintrifft, das
anzeigt daß die Nachricht gültig ist, also wirklich eingeschrieben werden muß. Außerdem wird der
Flipflop FF2 durch die abfallende Ranke des Signals WE, das über den Leiter 15 vom Zeitgeber ST(F ig. 4)
kommt und zum Schreiben ansteuert auf Null zurückgestellt Die Leiter 51 und 52 bilden zusammen
die Leiters gemäß F i g. 4.
Das Signal am Leiter 52 kommt sowohl als »Nachricht bereit«-Signal zum Festwertspeicher
ROM3 des Zeitgebers STaIs auch zur Steuerschaltung
Ci, die so darüber informiert wird, ob die Operation noch im Ablauf ist oder schon vollendet ist
Die Selbstkorrekturlogik LC verwertet beim beschriebenen Beispiel den Hamming-Code, indem sie fünf
Redundanzbits auswertet was, wie erläutert die Korrektur einzelner Fehler erlaubt Sie umfaßt einen
Redundanzbits-Generator, der aus den auf der Verbindung 62 eingehenden Informationsbits Redundanzbits
erzeugt und einen Komparator, der diese Redundanzbits mit den auf der Verbindung 63 eingehenden
Redundanzbits vergleicht Über die Verbindung 61 werden die in LC erzeugten Redundanzbits nach IU
zurückgespeist, und über einen Leiter 6 wird das Vergleichsergebnis decodiert an die Steuerschaltung Ci
gemeldet Die Verbindung 60 speist die gegebenenfalls so korrigierten Informationsbits nach IUzurück.
Ersichtlich können durch Verwendung einer größeren Zahl von Redundanzbits oder eines anderen Codes als
des Hamming-Codes auch mehrfache Fehler festgestellt und korrigiert werden.
Hinsichtlich der Verbindung der einzelnen Schaltungsteile miteinander wird« soweit sie hier nicht
angegeben ist, zur Entlastung der Beschreibung auf die Zeichnung verwiesen. Die folgende Beschreibung
betrifft den Betrieb der Schaltungsanordnung mit dem Festkörper-Grottspeicher.
Es wird zunächst der Betrieb der Selbstkorrekturlogik LC in Verbindung mit der Einheit IU beschrieben,
die folgendermaßen arbeiten:
Es sei zuerst eine Auslesung aus dem Speicher betrachtet. Die von einem der Speichermoduln MEüber
die Leiter 100 der Schnittstellenleitung 10 in der Sammelleitung 1 beim Sender-Empfänger RT3 eintreffenden Informationsbits (Fig.6) werden über die
Verbindung 62 und die auf den Leitern 101 der
Schnittstellenleitung 10 liegenden Redundanzbits über die Verbindung 63 zur Selbstkorrekturlogik LCgeleitet
Es ist zu beachten, daß während des Lesens die Sender des Sender-Empfängers RT3 (F j g, 6) gesperrt sind, so
daß die Bits von der Verbindung 61 nicht zu den Leitern 101 zurückkommen können. Die eventuell korrigierten
Informationsbits werden Ober die Verbindung 60 zum Sender des Sender-Empfängers RT2 und weiter zur
Steuerschaltung Ci geleitet. Im Fall eines Betriebs
Lesen-Modifizieren-Schreiben werden auch die Sender des Sender-Empfängers RT3 aktiviert und die vom
Sender-Empfänger RT2 auf der Sammelleitung 8 abgegebenen korrigierten Bits können über die Leiter
100 abgegeben und zu den Speichermoduln gesendet werden. Beim Schreiben treffen die von der Steuerschaltung Ci kommenden Bits über den Sender-Empfänger
R7"2 (F i g. 6), die Sammelleitung 8, den Sender-Empfanger RT3 und die Verbindung 62 bei der Selbstkorrekturlogik LC ein. Die in LC erzeugten Redundanzbits
werden zu den Speichermoduln fiber die Verbindung 61
geleitet Da die Sender des Sender-Empfängers RT2 gesperrt sind, können die durch den Vergleich in LC
erzeugten Bits auf der Verbindung 60 nicht zur Steuerschaltung C'/öbertragen werden.
Die F i g. 7a, 7b, 7c und 7d zeigen den Verlauf einiger
Zeit- oder Zustandssignale bei den verschiedenen Arbeitsweisen Erneuerung, Lesen, Schreiben bzw.
Lesen-Modifizieren-Schreiben. Diejenigen Signale, die bei einer gegebenen Operation ständig auf 0 stehen, sind
für diese jeweilige Operation nicht dargestellt. Bei den Ausgangssignalen des Zeitgebers ßTsind die Übertragungssignale nicht dargestellt, da sie für die Beschreibung der Betriebsweise nicht funktionell sind.
Das der Verschiebung dienende Signal Φ 1 besteht aus einem Impuls, der stets die gleiche mindestmögliche
Dauer hat. die für das Grund-Taktsignal, also eine
Periode von CKO, zugelassen ist. und erscheint stets zu Beginn der Periode des Signals, das, wie gesagt, die Zeit
oder den Zyklus bestimmt, der im Speicher für jedes Bit zur Verfügung steht
Das Signal Φ 2 besteht aus Impulsen, die in bezug zu den Impulsen des Signals Φ 1 um ein Maß verzögert
sind, das von der Betriebsweise abhängt, und weist mit
Ausnahme der Operation Lesen-Modifizieren-Schreiben, bei der zwei Operationen an der selben
Speicherzelle erforderlich sind, die Mindestdauer auf.
Von den anderen vom Zeitgeber BT abgegebenen Signalen ist das Schreibsignal WE offensichtlich nur
während derjenigen Operationsphasen aktiv, für die das Schreiben in den Speichermoduln vorgesehen sind, und
besteht aus Impulsen mit konstanter Dauer, jedoch veränderlicher Positionierung; das Signal CKX ist
während des Schreibens, des Lesens und der Operation Lesen-Modifizieren-Schreiben aktiv und besteht in allen
diesen Fällen aus impulsen konstanter Dauer und Anordnung; das Signal CK 2 ist zu den gleichen Zeiten
wie das Signal WE aktiv und besteht aus Impulsen konstanter Dauer, die sich mit den Impulsen des Signals
tVEunabhängig von deren Position überlappen.
Zusätzlich sind Signale DPR und DPW angegeben,
die beim Lesen bzw. Schreiben anzeigen »Nachricht bereit« und auf den Leitern 51 bzw. 52 (Fig.6)
auftreten. Sie zeigen durch den Übergang zum booleschen Pegel 0 an, daß eine Operation vollendet ist.
Der boolesche Pegel 1 eines Signals A = B (Leiter 4, F i g. 5) zeigt die Übereinstimmung aufeinanderfolgender vom Adreßzähler CNO (F i g. 4) und vom Zähler CP
ι η
_ίι
(Fig,5) erzeugter Adressen an, ein Signal FL kommt
von der Steuerschaltung Ci über den Leiter 25 (F i g, 6)
und zeigt das Ende des Lesens an und ein Signal DV kommt von der Steuerschaltung C^über den Leiter 26
und zeigt an, daß eine zu schreibende Nachricht gültig ist
Das Grund-Taktsignal CKO ist nur für die Erneuerungsphase dargestellt
Die Betriebsweise des erfindungsgemäßen Gi ißspeichers in seiner Installation wird im folgenden getrennt
für die vier möglichen Operationen, nämlich Informationserneuerung, Schreiben, Lesen, Lesen-Modifizieren-Schreiben beschrieben. Diese Beschreibung nimmt auch
auf die Diagramme nach Fig.7 Bezug, wobei als Beispiel angenommen wird, daß das Grund-Taktsignal
OCO eine Periode von 100 ns hat und daß die
Verschiebe-Signale Φ 1 und Φ 2 bei schneller Verschiebung eine Periode von 400 ns und bei langsamer
Verschiebung von 800 ns haben.
1. Informationserneuerung
Der Betrieb wird vom Zeitgeber BTgesteuert, wenn
sich die Großspeichereinheit AfAi im Ruhezustand befindet, wenn also von der jeweiligen Steuerschaltung
C weder ein Lesen noch ein Schreiben befohlen wird. In diesem Fall tritt am UND-Glied PX der Adressensteuerung IN(Fig.5) kein Ausgangssignal auf, so daß alle
ladungsgekoppelten Schaltungen AC(Fig.2) desaktiviert sind. Außerdem bleiben auch die Signale WE, CK1
und CK 2 auf 0, so daß die Sender-Empfänger RTX (F i g. 2), RT2 und RTZ (F i g. 6) nicht aktiviert sind und
in den ladungsgekoppelten Schaltungen ACkeln Laden
oder Entladen von Bits möglich ist Diese Schaltungen empfangen also vom Steuermodul AiC nur die
Verschiebe- und Übertragungssignale, die hierbei die maximale Periode haben.
In diesem Zustand werden die in den Registern gespeicherten Bits ständig rezirkuliert, wodurch die
Information aufrechterhalten wird.
2. Lesen
Ein Lesevorgang kann als aus zwei Phasen gebildet angesehen werden: der Datensuche und der Datenübertragung.
Die erste Phase, die Datensuche, beginnt, wenn die
Steuerschaltung C'über die Verbindung 20 (F i g. 4) das Lesesignal aktiviert, das möglicherweise der Adressensteuerung /yV(Fig.3, 5) die Adresse des ersten an der
Operation beteiligten Worts signalisiert; sie endet, wenn der Zeitgeber die Adresse erzeugt, an der dieses Wort
gespeichert ist Zu diesem Zeitpunkt beginnt dann die zweite Phase, die Datenübertragung, die endet, wenn
die Übertragung abgeschlossen ist Ersichtlich fällt die Suchphase dann aus, wenn die von der Steuerschaltung
signalisierte ursprüngliche Adresse diejenige ist, auf der der Speicher gerade steht
Die folgende Beschreibung betrifft den allgemeinsten Fall, bei dem die Leseoperation beide Phasen umfaßt.
Verlangt die Steuerschaltung C eine Lesung, so kann säe an den Zähler CP(F i g. 5) sowohl die Anfangsadresse als auch den Befehl zum Speichern dieser Ad-ssse
senden, und kann an das ODER-Glied Pl, den Festwertspeicher ROM2(P i g. 4) und den Sender-Empfänger RT2 (Fig.6) die Nachricht senden, daß eine
Leseoperation gewünscht wird, wobei das Signal R am Leiter 201 auf 1 steht. Unter dieser Annahme
unterscheidet sich die vom Zähler CP(P i g. 5) gelieferte Adresse von der vom Adreßzähler CNO (Fig.4)
gelieferten, Das Ausgangssignal des Komparator« CAf 2 (F i g, 5) signalisiert diesen Zustand an die Festwertspeicher ROM2 {**'\gA), indem das Signal A *· B auf 0
steht (Fig.7b); diese Festwertspeicher versetzen sich
selbst in die Suchphase und erzeugen die Signale Φ1 bis
Φ 4 sowie das Signal CK1, deren Periode und Form
typisch für diese Phase sind. Im einzelnen haben die Signale Φ1 und Φ 2 die Minimalperiode und CK1 ist 0
(F ig. 7b).
Dieser Zustand hält an, bis die zyklische Zählung des Adreßzählers CNO (Fig.4) als nächsten Zustand des
Speichers ROMX die gleiche Adresse erzeugt die der Zähler CP(Fig.5) angibt Es wird angenommen, daß
dieser Zustand zeitlich beim zweiten Impuls von Φ 2 gemäß Fig.7b eintritt Am Ende des nachfolgenden
Impulses von Φ 1, also des Impulses 3, finden die Festwertspeicher ROM2 und ROM3 Adressenübereinstimmung (Signal A — B auf 1), keine Operation im
Ablauf (Signal DPR auf 0) und den Lesebefehl vor. Folglich bringen sie sich in einen der tatsächlichen
Lesephase entsprechenden Zustand, wobei also Φ 1 und Φ 2 die maximale Periode annehmen und der Impuls des
Signals CK X emittiert werden kann.
Da das Lesesignal ständig am Leiter 201 (F i g. 5, 6) anliegt sind der Sender des Sender-Empfängers RT2
(Fig.6) und das UND-Glied PX (Fig.5) dazu
angesteuert die eingangsseitig an ihnen anliegenden Signale durchzulassen, während andererseits die Sender
des Sender-Empfängers RTX (Fig.2) aktiviert sind, da
das Signal CK 2 auf 0 steht Unter diesen Umständen empfängt die Auswahlschaltung SF das Signal, das das
Lesen ansteuert sowohl vom UND-Glied PX (Fig.5)
als auch vom Komparator CMl (Fig.2), der vorher
bereits das zu adressierende Mod J erkannt hatte.
Beim anschließenden Übergang von Φ 2 zum Wert 1
gemäß Impuls 3 (F i g. 7b) geben r ic Ausgangsregister
eines Blocks von Schaltungen einer gesamten Reihe ausgangsseitig das in ihrer letzten Zelle gespeicherte Bit
ab. Durch die Leiter 10016 bis 10216(F i g. 2), die Sender
des Sender-Empfängers Ä7"l, die Leiter 100 und 101
(Fig.6) der Schnittstellenleitung 10, die Empfänger der
Sender-Empfänger RT3 und die Verbindungen 62 und 63 werden die in den Speichermoduln gelesenen Bits zur
Überprüfung und eventuellen Korrektur an die Selbstkorrekturlogik LC (Fig.3, 6) gegeben. Die
korrigierten Bits, die auf der Verbindung 60 auftreten, kommen zum Eingang des Registers RE7 (Fig.6) und
werden, sobald das Signal CK1 auf den Wert 1 übergeht, auf dem Leiter 220 abgegeben. Eventuelle
Fehlersignale, ebenfalls mit CK1 synchronisiert werden am Leiter 6 abgegeben. Mittlerweile wird am Ende
des Impulses 3 von Φ 2 der Adreßzähler CNO (F i g. 4) um einen Schritt wsitergeschaltet und markiert damit
eine gegenüber dem Zähler CP (F i g. 5) abweichende Adresse.
Geht dann das Signal CK X auf 1 über (F i g. 7b), so wird auch der Zähler CP um einen Schritt weitergeschaltet so daß die Adressen unter der Voraussetzung,
daß der Vergleich zwischen Bits gleicher Wertigkeit erfolgt wieder gleich sind. Außerdem geht das Signal
DRP {Pig. 7b) am Leiter 51 (Fig.6) nach 1 über und
verbleibt auf diesem Wert, bis das das Leseende anzeigende Signal FL am Leiter 25 von der Steuerschaltung C'beim Flipflop FFl (Fi g. 6) eintrifft. Trifft dieses
Signal bereits vor dem Ende des nachfolgenden Impulses von Φ 1, nämlich des Impulses 4, ein, was der
Fall ist wenn die Steuerschaltung die Daten innerhalb der 400 ns gespeichert hat, die zwischen dem Übergang
von CKX auf 1 und dem Übergang von Φ1 nach 0
verflossen sind, so tritt die selbe Situation wie am Ende des Impulses 3 ein, woraufhin die Operationen wie beim
vorhergehenden Zyklus für das zu lesende Wort wiederholt werden.
Dieses Vorgehen wiederholt sich ohne Änderung, bis die Steuerschaltung den Lesebefehl wieder wegnimmt
entweder weil der gesamte Block von Wörtern bereits gelesen ist oder weil der Zähler CP (F i g. 5) das Ende
semer Zählkapazität signalisiert hat Das System kommt dann in den Zustand zurück, der für die Erneuerung der
Information beschrieben wurde.
Sofern es für die Steuerschaltung C nicht möglich war, das erste Wort innerhalb der vorgeschriebenen
Zeit zu speichern, so ist am Ende des Impulses 4 von Φ 1
das Signal FL noch nicht eingetroffen, so daß das Signal DPR noch auf 1 steht wie in Fig.7b gestrichelt
eingezeichnet ist In diesem Fall wird das Signal CK X nicht abgegeben, so daß beim Eintreffen des Impulses 4
von Φ 2, wenn der Zeitgeber wieder um einen Schritt
weiterschreitet ein Adressenunterschied zwischen den Zählern CWO (Fig.4) und CP (Fig.5) auftritt Der
Zeitgeber restauriert sich selbst in der Suchphase, bis
die Adressenidentität wieder gefunden ist
Der Übergang zu einer Suchphase kann entweder erfolgen, wenn das Signal des Leseendes eintrifft oder
sobald die Nichtübereinstimmung der Adressen festgestellt wird. Ersichtlich kann im Fall von sehr langsamen
Steuersystemen, die einige Perioden des Signals Φ 1 zum Speichern eines Worts benötigen, die zweite
Lösung eine Beschleunigung der Operationen ermöglichen.
Es wird nochmal darauf hingewiesen, daß aufgrund des Aufbaus des Großspeichers die Periode des Signals
Φ 1 nicht über eine bestimmte Grenze hinaus verlängert werden kann, weshalb es möglich ist daß das
Steuersystem die Daten nicht innerhalb der zur Verfügung stehenden Zeit einspeichern kann. Es ist
jedoch klar, daß die Daten nicht verlorengehen, da keine neue Operation beginnen kann, wenn die vorherige
noch nicht beendet ist Das Signal CK1 steht nämlich
auf 0, wenn das Signal DPR vor dem Ende des Impulses von Φ 1 nicht auf 0 steht
In diesem beschriebenen Fall, also wenn die Steuerschaltung die Daten nicht innerhalb einer Periode
des Signals Φ 1 akzeptieren kann, kann die nächste Adressenübereinstimmung erst nach einer Zeit auftreten, die von der Art und Weise abhängt wie die
Eingänge des Komparator CM2 (Fig.5) an die
Verbindungen 3 und 18 angeschlossen sind. Ist der
Anschluß so, daß die Bits gleicher Wertigkeit in den beiden Adressen verglichen werden, so wird ein Lesen
erst dann möglich, wenn der Zeitgeber erneut die Adressen der 4096 Zellen eines Blocks abgetastet hat
Sind andererseits die Leiter der Verbindung so angeschlossen, daß die Bits unterschiedlicher Wertigkeit
in den Adressen verglichen werden, so ist eine häufigere Auslesung möglich. Benötigt beispielsweise die Steuerschaltung eine Lesezeit zwischen einem und zwei
Zyklen, so kann das Bit niedrigster Wertigkeit des Zeitgebers mit dem Bit höchster Wertigkeit des
Wortzählers, das zweite Bit des Zeitgebers mit dem Bit vorletzter Wertigkeit des Wortzählers, das dritte Bit des
Zeitgebers mit dem zweiten Bit des Zählers usw. verglichen werden. Auf diese Weise ergibt sich eine
Adressengleichheit alle zwei Zyklen und somit eine Optimierung der Übertragungsgeschwindigkeit. Ein
analoges Vorgehen kann in Fällen gewählt werden, in
denen die Steuerschaltung beispielsweise 4,8,,,, Zyklen
pro Lesung benötigv, E» genügt dann, die Leiter um 2,3,
,,. Positionen zu verschieben,
3, Schreiben
Die Schreiboperationen werden im Prinzip anhand des gleichen Vorgehens wie die Leseoperationen
durchgeführt: Wenn also von der Steuerschaltung C (Fig, 1) der Schreibbefehl eintrifft, beginnt die Suche
der ersten Adresse, worauf die tatsächliche Datenüber- in
tragung folgt Die Suchphase ist der bei der Leseopera' tion identisch mit der einzigen Ausnahme, daß das
Ansteuersignal für das UND-Glied PX (Fig.5) der
Adressensteuerung IN nicht über den Leiter 201, sondern als Signal W über den Leiter 202 eintrifft Sind ι -,
— beispielsweise während des zweiten Zyklus von Φ 1
— die Adressen gleich, so ist am Ende des nachfolgenden Impulses von Φ 1 das Signal DPW am
Leiter 52 auf 1, sofern angenommen wird, daß die Steuerschaltung das erste zu schreibende Zeichen zum
>o Zeitpunkt des Schreibbefehls geliefert hat, weiterhin ist das Signal A = B auf 1 und ersichtlich das (nicht
dargestellte) Signal des Schreibbefehls auf 1. Unter diesen Bedingungen versetzen sich die Ff-^twertspeicher
R0M2 und ROMZ in den dem Schreiben entsprechenden Zustand, in dem, wie dargelegt die
Signale WE und CK2 aktiv sind und die Impulse von
Φ 2 geringfügig mehr in Bezug zu denen von Φ 1 verzögert sind, als es beim Lesen der Fall ist
beispielsweise um 200 ns anstatt 100 ns, um so eine :n bessere Anpassung der Operation im Zyklus zu
ermöglichen.
Beim Übergang des Signals CK 2 nach 1 wird der
Sender-Empfänger RTZ (F i g. 6) dazu angesteuert, die
auf der Sammelleitung 8 liegenden Bits durchzulassen r> und sie über die Leiter 100 zum Sender-Empfänger RTi
(F i g. 2) des adressierten Speichermoduls zu senden, so daß sie an dessen Leitern 1001a bis 1021a auftreten. Von
den Leitern 100 (Fig.6) werden die Informationsbits außerdem über die Verbindung 62 zur Selbstkorrektur- w
logik LC übertragen, die Paritätsbits erzeugt und sie zum Sende. -Empfänger RT3 (F i g. 6) überträgt der sie
seinerseits auf die Leiter 101 gibt und sie zum Speichermodul sendet Der nächste Obergang des
Signals WE und des Signals Φ 2 nach 1 steuert die 4-, Eingangsregister der ladungsgekoppelten Schaltungen
AC(F i g. 2) dazu an, die auf den Leitern 1001a bis 1021a eintreffenden Bits tatsächlich zu speichern, und schaltet
außerdem den Zähler CNO (Fig.4) um einen Schritt
weiter.
Beim Übergang des Signals WE nach 1 wird vom
Flipflop FF2 (F i g. 6) das Signal DPW auf 0 gesetzt so
daß das Steuersignal für die nachfolgende Operation bereit wirJ.
Geht dann das Signal WE nach 0 über, so wird das Signal CK1 zu 1. wodurch der Zähler CP(Fig.5) um
einen Schritt weitergeschaltet wird: hierdurch wird wieder Adressengleichheit erreicht Trifft vor dem Ende
des Zyklus von der Steuerschaltung am Leiter 26 (Fig.6) das neue Signal DV der gültigen Nachricht <>o
(F i g. 7c), das im Flipflop FF2 das Signal DPW auf 1 zurückschaltet über den Leiter 52 an der Steuerschaltung
ein, so sind die zum Schreiben erforderlichen Bedingungen wieder erreicht. Das Schreiben findet
während des nachfolgenden Zyklus nach dem nämlichen Vorgehen statt.
Trifft das Signa! DVder gültigen Nachricht nicht vor
Beginn des nächsten Zyklus ein, während dessen die Schreiboperation durchzuführen ist, also beispielsweise
unter Bezugnahme auf F i g, 7c vor Beginn des durch den Impuls 4 von Φ 1 identifizierten Zyklus, so ist zu
Beginn dieses Impulses das Signal DPWQ, In diesem in
Fig,7c gestrichelt angedeuteten Zustand bleibt das
Signal WEzm Leiter 15 auf 0, so daß die Operation nicht
durchgeführt wird. Als Folge hiervon bleibt CK1 auf 0,
der Zähler CP(F i g, 5) wird nicht fortgeschaltet und im nachfolgenden Zyklus werden die von den Zählern
CNO (F i g. 4) und CP(F i g. 5) erzeugten Adressen nicht
gleich» wenn vorausgesetzt wird, daß der Vergleich zwischen Bits gleicher Wertigkeit erfolgt so daß
wiederum verhindert wird, daß Operationen durchgeführt werden. Auch für diesen Fall bleiben die im
Zusammenhang mit den Leseoperationen erwähnten Gesichtspunkte für den Anschluß der Leiter der
Verbindungen 3 und 18 (F i g. 5) an den Eingängen des !Comparators CM 2 gültig.
Ersichtlich geht die Großspeichereinheit dann, wenn das Signal DV nicht auch nicht mit Verzögerung,
eintrifft in den Erneuerungszustand über. Dieser Fall ist in F i g. 7c nicht dargestellt
4. Lesen-Möuifizieren-Schrnben
Diese Betriebsweise, bei der im Speicher gelesen, das
Gelesene ggfs. geändert, insbesondere korrigiert und
das Korrigierte gleich wieder eingeschrieben wird, ist im Rühmen der Erfindung so durchführbar, daß die in
der Setbstkorrekturlogik korrigierten Daten wieder in
die Speichermoduln eingeschrieben werden. Die diesbezügliche Information wird durch die gleichzeitige
Anwesenheit der Signale R und W an den Zeitgeber gegeben.
Bei dieser Art der Operation haben die Signale Φ 1 und Φ2 die maximale Periode (Fig. 7d). Φ2 geht
ebenso wie beim Lesen auf den Wert 1 über, es bleibt jedoch dann auf 1 bis etwa zum Ende des Zyklus,
beispielsweise 100 ns vor dessen Ende. Auf diese Weise
wird die Großspeichereinheit dazu voreingestellt zwei Operationen in der selben Zeile durchzuführen. Das
Signal CK1 hat noch den gleichen Verlauf wie beim
Lesen und Schreiben.
Das Signal WE geht kurz nach dem Signal CK 1, beispielsweise nach 100 ns, auf den Wert 1 über und
bleibt auf diesem Wert bis zum Ende des Zyklus. Das Signal CK 2 wird wie beim Schreiben dem Signal WE
überlagert und geht mit dem Signal CK I nach 1 über; es kommt am Ende des Impulses von Φ 1 des nachfolgenden
Zyklus nach 0 zurück.
Bei dieser Betriebsart sind, während Φ 2 auf 1 steht sowohl das Signal CK1 als auch das Signal WE und
dann noch CK 2 für eine gegebene Zeit auf 1. Die Daten können somit sowohl zur Steuerschaltung als auch zu
den Steuermoduln übertragen werden. Im einzelnen werden die von der Selbstkorrekturlogik über die
Verbindung 60 gelieferten Daten vom Register REl über die Verbindung 220 sowohl auf die Verbindung 24
als auch auf die Sammelleitung 8 wie beim Lesen als auch zusätzlich von der Sammelleitung 8 zu Leitern 100
und 62 wie beim Schreiben abgegeben und können sowohl zu den Speichermoduln ME als auch zur
Selbstkorrekturlogik LC gesendet werden, um die Redundanzbits zu erzeugen.
Bei dieser Betriebsweise ist gemäft Fig.7d der
Dialog auf der Seite der Steuerschaltung C nur an die Signale DPR der bereiten Nachricht (Leiter 51) und FL
des Leseendes (Leucr 25) gekettet, während die Signale DPW und DV nicht beachtlich sind und insofern auch
nicht dargestellt sind.
Die für das Lesen und Schreiben für den Fall, daß die Steuerschaltung im Vergleich zum Großspeicher
langsam arbeitet, angestellten Gedankengänge gelten auch für den hier beschriebenen Betriebsfall. s
Claims (5)
- Patentensprache:1, Festkv-per-Großspeicher für ein speicherprogrammiertes Steuersystem, das ein Verarbeitungssystem umfaßt, welches über Zwischen-Steuerschal- tungen mit dem Großspeicher verbunden ist. der aus einem oder einer Mehrzahl von Speichermoduln und wenigstens einem Steuermodul, der den/die SpeichermoduKn) steuert, besteht, von denen jeder eine oder mehrere Reihen von integrierten Speicherschaltungen, die in der Technik ladungsgekoppelter Schaltungen ausgeführt sind und aus Blöcken von Schieberegistern bestehen, und der Steuermodul einen Zeitgeber und eine Adressiersteuerschaltung, die die Adressen zum Lesen und is Schreiben in den Speichermoduin verarbeitet, aufweist, dadurch gekennzeichnet, daß der oder die Speichermodul(n) (MEi,.. n MEp) mit jeweils einem Steuermodul (MC) zu einer oder mehreren Großspeichereinheit(en) zusammengefaßt ist bzw. .sind und die Schieberegister je Block in Serien-Pafallel-Serien-Konfiguration organisiert sind, wobei jeder Block über Eingangs/Ausgangs-Einrichtungen (SF, RTi, Ai, Al, CMi), die die integrierten Speicherschaltungen (ACUi, ..,25 AC2-2i) mit einer in jeder Speichereinheit den Steuermodul mit dem/den Speichermodul(n) (MEi, .., MEp) verbindenden internen Sammelleitung (1) verbinden, die zu schreibenden Wörter empfängt oder die gelesenen Wörter sendet und zugriffsfrei gleichzeitig mit den Blocken gleicher Position in allen den integrierten Speicherschaltungen der Reihe bzw. einer der Reihen adressierbar ist; und daß der Zeitgeber (DT) so .viikroprogrammiert ist, daß er die für den Bettieb der Großspeichereinheit (MM 1,.., MMi) benötigten Ze. ;t- und Aktivierungssignale von in Abhängigkeit von der Art der Operation variabler Form und Periode erzeugt, und die Adressensteuerung (IN) die Adressen zum Lesen und Schreiben in dem/den Speicher-.iodul(n) (ME) und den integrierten Speicherschaltungen (ACUX, .., /4C2-21) auf der Basis der vom Verarbeitungssystem her und vom Zeitgeber (BT) empfangenen Informationen selbst erzeugt.
- 2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Eingangs/Ausgangs-Einrichtungen jedes Speichermoduls (MEi, .., MEp) folgende Einzelschaltungen umfassen:— eine Einrichtung (SF), die einerseits mit dem Zeitgeber (BT) (über 15) und der Adressensteuerung (IN) (fiber 11, 14) und andererseits mit allen integrierten Speicherschaltungen (ACi-i,.., AC2-H) des Speichermoduls (über 140, 141) verbunden ist und an jede der Schaltungsreihen ein Signal »Adressierungsansteuerung« (CS) und ein Signal »Schreibansteuerung« (Wissenden kann;— einen ersten Sender-Empfänger (RTi), der von der Eingangs/Ausgangs-Einrichtung (IU) des Steuermoduls (MC) die zu schreibenden Daten empfängt und sie an die integrierten Speicherschaltungen (ACi'i AC2-2Y) weitergibtund der an den Steuermodul (MC) die in den integrierten Speicherschaltungen gelesenen Daten weitergibt;— einen Komparator (CMi), der eingangsseitig (über 11) an die Adressensteuerung (IN) und ausgangsseiti'g (über 110) sowohl an die Einrichtung (SF) zum Senden der Ansteueriiignale als auch an den ersten Sender-Empfänger (RTi) angeschlossen ist und der dann die Einrichtung zum Senden der Ansteuersignale und den ersten Sender-Empfänger in Gang setzt, wenn zwischen einer von der Adressensteuerung (/Abgesendeten Speichermoduladresse und der intern verdrahteten Speichermodwladresse Übereinstimmung vorgefunden wird;— Verstärker (A 1, A 2), die von der Adressen-Steuerung (IN) (über 12) bzw. vom Zeitgeber (BT)(UbZT 13) gespeist sind und die aufeinanderfolgenden Adressierungssignale auf einen zum Betreiben der integrierten Speicherschaltungen aller Speichermoduln ausreichenden Pegel anheben.
- 3. Speicher nach Anspruch 1 oder 7, dadurch gekennzeichnet, daß der Zeitgeber (BT) folgende Einzelschaltungen umfaßt:— einen Oszillator (OS), der ein Grund-Taktsignal (CKO) abgibt;— einen Zähler (CNQ), der den sequentiellen Teil der Wortadresse erzeugt;— eine erste mikroprogrammierte sequentielle Logik (ROM2, RE2\ die die tatsächlichen Signale zur Serienverschiebung (Φ 1, Φ 2) und Parallelübertragung (Φ3, Φ 4) der Bits innerhalb der Registerblöcke der integrierten Speicherschaltungen CACl-I, .., AC2-2i) erzeugt und aus einem ersten Festwertspeicher (ROM2) und einem Parallel-Parallel-Register (RE2) besteht, von denen der Festwertspeicher (ROM 2) gemeinsam durch seinen inneren Zustand (über 34), durch Signale, die die Art der ablaufenden Operation (über 20, 200) und die Obereinstimmung (über CM2, 4, 40) der vom Zähler (CN 0) und von der Adressensteuerung (IN) erzeugten sequentiellen Adressen anzeigen, und durch eine Decodierung des Ausgangssignals des Zählers (CNO) (über 33) hinsichtlich der Parallelübertragung der Bits zwischen den Registern der Blöcke adressiert wird und in einem Rhythmus gleich dem des Grund-Taktsignals (CK 0) gelesen wird;— einen zweiten Festwertspeicher (ROM 3), der in Abhängigkeit von der Art der Operation (über 20, 200), vom internen Zustand der ersten sequentiellen Logik (ROM2, RE2) (über 34), vom Signal der Übereinstimmung der sequentiellen Adressen (über CM 2,4,40) und von den Signalen (DRP, DPW) der Steuerung der Datenübertragung zur und von der Zwischen-Steuerschaltung (Ci, .., Ci) (über 5, 50) ein das Schreiben ansteuerndes Signal (WE), ein das Fortschreiten der sequentiellen Adreßzählung in der Adressensteuerung (IN) und die Datenübertragung zur Zwischen-Steuerschaltung steuerndes Signal (CKi) und ein die Datenübertragung zu den integrierten Speicherschaltungen ansteuerndes Signal (CK 2) erzeugt und in einem Rhythmus gleich dem des Grund-Taktsignals gelesen wird;— Register (RE3, RE4, RE5, RE6) zur Phasenanpassung der Eingangs- und Ausgangssignale der ersten sequentiellen Logik (ROM2, RE2) unddes zweiter; Festwertspeichers (ROM3),
- 4. Speicher nach Anspruch 3, dadurch gekennzeichnet, daß der Zähler (CNO) mit einer zweiten mikroprogrammierten sequentiellen Logik (ROMX, RE1) mit Decodier- und Zählfunktionen der Bits der niedrigsten Wertigkeit der sequentiellen Adresse und mit einem Zähler (CNi), der von einem Ausgangssignal der zweiten sequentiellen Logik fortgeschaltet wird und die Bits der höchsten Wertigkeit der sequentiellen Adresse zählt, aufgebaut ist
- 5. Speicher nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Adressensteuerung (JN) folgende Einzelschahangen umfaßt:
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT67499/78A IT1108375B (it) | 1978-03-09 | 1978-03-09 | Memoria di massa allo stato solido con autocorrezione e organizzata a parole per un sistema di controllo a programma registrato |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2909151A1 DE2909151A1 (de) | 1979-09-13 |
DE2909151C2 true DE2909151C2 (de) | 1983-06-09 |
Family
ID=11302932
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2909151A Expired DE2909151C2 (de) | 1978-03-09 | 1979-03-08 | Festkörper-Großspeicher |
Country Status (10)
Country | Link |
---|---|
US (1) | US4216532A (de) |
JP (1) | JPS54126434A (de) |
BE (1) | BE874402A (de) |
BR (1) | BR7901391A (de) |
CA (1) | CA1114513A (de) |
DE (1) | DE2909151C2 (de) |
FR (1) | FR2419563A1 (de) |
GB (1) | GB2016180B (de) |
IT (1) | IT1108375B (de) |
NL (1) | NL7901871A (de) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1109655B (it) * | 1978-06-28 | 1985-12-23 | Cselt Centro Studi Lab Telecom | Memoria di massa allo stato solido organizzata a bit autocorrettiva e riconfigurabile per un sistema di controllo a programma registrato |
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-
1978
- 1978-03-09 IT IT67499/78A patent/IT1108375B/it active
-
1979
- 1979-02-23 BE BE193654A patent/BE874402A/xx not_active IP Right Cessation
- 1979-02-26 FR FR7904801A patent/FR2419563A1/fr active Granted
- 1979-03-02 CA CA322,714A patent/CA1114513A/en not_active Expired
- 1979-03-02 US US06/017,037 patent/US4216532A/en not_active Expired - Lifetime
- 1979-03-07 BR BR7901391A patent/BR7901391A/pt unknown
- 1979-03-08 DE DE2909151A patent/DE2909151C2/de not_active Expired
- 1979-03-08 JP JP2759079A patent/JPS54126434A/ja active Pending
- 1979-03-08 GB GB7908282A patent/GB2016180B/en not_active Expired
- 1979-03-08 NL NL7901871A patent/NL7901871A/xx not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
FR2419563A1 (fr) | 1979-10-05 |
IT1108375B (it) | 1985-12-09 |
GB2016180B (en) | 1982-06-09 |
NL7901871A (nl) | 1979-09-11 |
CA1114513A (en) | 1981-12-15 |
BR7901391A (pt) | 1979-10-02 |
JPS54126434A (en) | 1979-10-01 |
DE2909151A1 (de) | 1979-09-13 |
IT7867499A0 (it) | 1978-03-09 |
FR2419563B1 (de) | 1984-01-27 |
GB2016180A (en) | 1979-09-19 |
BE874402A (fr) | 1979-06-18 |
US4216532A (en) | 1980-08-05 |
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