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In Stromflußlogik arbeitendes JK-Flip-FloP-Register mit
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der Mögl icbkeit betriebsunabhängiger Funktionsprüfungen
In
Stromflußlogik arbeitendes JK-Flip-Flop-Register mit der Möglichkeit betriebsunabhängiger
Funktionsprüfungen.
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Die Erfindung betrifft einen elektronischen logischen Schaltkreis,
wie er in elektronischen Datenverarbeitungseinrichtungen Verwendung findet und insbesondere
einen logischen Schaltkreis, der in Stromflußlogik (CML) arbeitet und als hochintegrierte
Baueinheit ausgebaut ist. Im Zuge der Entwicklung digitaler elektronischer Schaltkreise
sind viele verschiedene Logiktypen entwickelt worden, um die Schaltzeiten und die
Leistungsfähigkeit der der digitalen Verarbeitung dienenden Einrichtungen zu erhöhen.
Diese Typenfamilien, wie die Diode-Transistor-Logik, Widerstand-Transistor-Logik
und Transistor-Transistor-Logik (T2L) usw. sind Marksteine der digitalen Schaltkreisentwicklung
gewesen. Im Augenblick stellt die Stromflußlogik (CML) den wirtschaftlichsten Kompromiß
zwischen Herstellungskosten und Schalteigenschaften dar. Wie in den ersten fünf
Patenten der vorstehenden Verweisung angegeben, hat die erste Generation der CML-Logikfamilie
eine ganze Zeit lang existiert. Der nächste Schritt des Entwicklungsprozesses, zu
dem die vorliegende Erfindung einen Teil beiträgt, betrifft die Verbesserung des
Stromverbrauchs, der Schaltgeschwindigkeit, der Verknüpfungsdichte und der Integrationsweite.
Die Entwicklung der zweiten Generation der Stromflußlogikschaltkreise führt zu einer
verbesserten Ausführung von Datenverarbeitungssystemen und zur gleichen Zeit zu
einer Verringerung des Kosten-/Leistungs-Verhältnisses. Damit diese zweite Generation
von CML-Einrichtungen die bestmöglichen Leistungen erbringt , ist es notwendig,
daß eine große Auswahl solcher Schaltkreise dem Entwickler zur Verfügung steht.
Demnach vermitteln die in der Verweisung unter anmeldungen den Ziffern 6 bis 13
angegebenen Patents einen Eindruck über das Ausmaß der Entwicklung der zweiten Generation
der CML-Schaltkreise.
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Das flankengesteuerte S-Bit-J-K-Master/slave-Flip-Flop-Register mit
Zwischenspeicherung der Ausgangssignale gemäß der vorliegenden Erfindung enthält
eine Vielzahl von CML-Schaltkreisen, die derart konzipiert sind, daß sowohl eine
Betriebsweise als J-K-Flip-Flop mit der Möglichkeit eines synchronen Rücksetzens
möglich ist, als auch ein 5-Bit-Serien-Schieberegister gebildet werden kann, bei
dem zwischen jedem Bit ein Inverter vorhanden ist. Die Möglichkeit zur Serienschiebung
wurde entwickelt, um die Möglichkeiten einer Prüfung einzelner Register wie auch
des Datenverarbeitungssystems insgesamt zu verbessern.
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Die Technik, die dieses invertierende Schieberegister verwendet ,
wird als betriebsunabhängige Funktionsprüfung (NFT) bezeichnet.
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Das J-K-Register ist so aufgebaut, daß mit der Abfallflanke des Taktes
(der Taktimpuls geht von logisch "0" in logisch "1" über, wobei negative Logik zur
Anwendung kommt) jedes J-K-Flip-Flop abgetastet und ein Ausgangssignal in Abhängigkeit
vom Zustand der vier J-K-Eingängen erzeugt wird oder aber alle Ausgänge auf 0 gesetzt
oder jede Ausgangsstufe jedes J-K-Flip-Flop als invertierendes Schieberegister miteinander
verknüpft werden. Jedes J-K-Flip-Flop weist einen Eingangsbereich auf, dem ein Master/Slave-Latch-Bereich
und ein Bereich zur Zwischenspeicherung des Ausgangssignals folgt. Ein Steuerbereich
erzeugt die Signale, die die Verhältnisse im Eingangsbereich bestimmen, denen gemäß
entweder normaler J-K-Betrieb, Rücksetzen des Registers oder betriebsunabhängige
Funktionsprüfung des Registers vorliegt. Wenn der Takt nicht invertiert wird und
sich im Zustand des Binärwerts "0" befindet, werden die im Slave-Latch befindlichen
Daten verriegelt und der Master-Latch nimmt die Daten an. Mit der Abfallflanke des
Taktes werden die im Master-Latch befindlichen Daten fixiert und an den Slave-Latch
weitergegeben, der dann mit dem die Ausgänge bildenden Zwischenspeicher verbunden
wird. Solange der Takt logisch
"1" ist, bildet das Ausgangssignal
des Master-Latch die Vorbedingung für den Slave-Latch, so daß dann wenn der Takt
wieder den Binärwert "0" annimmt, der Master-Latch neue Daten aufnimmt und die zuvor
dort gespeicherten Daten fixiert und in den Slave-Latch gegeben werden.
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Die vorliegende Erfindung arbeitet in einem Hybridmodus insofern als
die Eingangs- und Ausgangssignale sich um 0,5 V ändern, wenn sie von logisch "o"
nach logisch "1" und umgekehrt übergehen, wogegen die Signale die einmal im Eingangsbereich
des Schaltkreises gespeichert sind, im Differentialmodus verarbeitet werden, um
die Signalschalteigenschaften zu verbessern. Diese Verbesserung ist aufgrund der
Tatsache möglich, daß beim Differen almodus ein Schalten lediglich unter Spannungsänderungen
von 0,25 V erfolgt. Diese Verringerung des für den Eingangsschaltkreis erforderlichen
Verhältnisses führt zu einer erhöhten Schaltgeschwindigkeit, wobei zur gleichen
Zeit die Geräuschunempfindlichkeit erhalten bleibt, die bei Spannungssprüngen von
0,5 V der Eingangs- und Ausgangssignale gegeben ist. Dieses Ergebnis ist dadurch
möglich, daß obwohl die Eingangssignale beim Übergang von logisch "0" zu logisch
"1" und umgekehrt einen Sprung von 0,5 V machen, die interne Bezugsgröße bei den
Schaltkreisen, die diese Signale empfangen, auf einem Pegel von mindestens 0,26
V unter dem Binärwert "0" gelegt ist, so daß die Differenz der Basisspannungen der
Schalttransistoren immer angenähert 0,26 V beträgt. Bei der vorliegenden Erfindung
ist diese Differenz von 0,26 V dadurch aufrechterhalten, daß eine Bezugsspannung
vermieden wird und daß das Differenzspannungsausgangssignal des internen Logikkreises
angelegt wird.
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Aufgabe der vorliegenden Erfindung ist es daher, ein flankengesteuertes
J-K-Master/Slave-Flip-Flop-Register für fünf Bit anzugeben, dessen Ausgangssignale
zwischenspeicherbar sind.
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Durch die Erfindung soll außerdem ein 5-Bit-J--Flip-Flop-Register
angegeben werden, das in Stromflußlogik (CML) arbeitet. Außerdem sollen die bestmöglichen
Schalteigenschaften erzielt werden, ohne daß andere Schaltkreisparameter schlechtere
Werte haben, indem für die internen Schaltkreis-Ausgangs signale der Differenzmodus
angewendet wird.
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Darüberhinaus soll das J-K-Flip-Flop-Register betriebsunabhängige
Funktionsprüfungen zulassen.
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Diese Aufgabe wird durch die im Hauptanspruch angegebenen erfindungsgemäßen
Merkmale gelöst.
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Nachstehend wird die Erfindung anhand eines Ausführungsbeispiels unter
Bezugnahme auf die Zeichnung näher erläutert.
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In der Zeichnung zeigen: Fig. 1A und 1B eine schematische Darstellung
der erfindungsgemäßen Schaltungsanordnung.
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Fig. 2 bis 18 schematische Darstellungen und schaltungstechnische
Entsprechungen der verschiedenen für die erfindungsgemäße Schaltungsanordnung verwendeten
Stromflußlogikbausteine.
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Fig. 19 ein die Verhältnisse bei der erfindungsgemäßen Schaltunasanordnung
veranschaulichendes Zeitdiagramm.
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Für das Verständnis der nachfolgenden Beschreibung des bevorzugten
Ausführungsbeispiels der Erfindung ist wichtig zu wissen, daß eine sog. negative
Logik verwendet wird, d.h.
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daß eine logische "o" durch eine positivere Gleichspannung dargestellt
wird als eine logische 1 . Es ist auch wichtig zu wissen, daß im vorliegenden Falle
Hybridschaltkreise verwendet werden. Bei allen Eingängen und Ausgängen des J-K-Registers
wird der Gleichspannungspegel 0,0 als logische "0" und der Gleichspannungspegel
-0,5 als logische "1" verwendet, wogegen bei den meisten internen Schaltkreisen
ein Differentialbetrieb vorliegt, bei dem eine logische 1 oder eine logische "0"
durch eine Differenzspannung zwischen den beiden Eingangs- oder Ausgangssignalen
von 0,25 V Gleichspannung gebildet wird, wobei die Polarität dieser Differenzspannung
anzeigt, ob eine logische "0" oder eine logische 1 von der Signalquelle weiterzugeben
ist oder nicht. Es sei auch darauf verwiesen, daß es sich bei den nachfolgend gemachten
Spannungsangaben, soweit nichts anderes erwähnt, um Gleichspannungen handelt. Zum
Verständnis der Erfindung werden nunmehr die in den Fig. 2 bis 18 dargestellten
Grundbaueinheiten erläutert, um zu einem Verständnis des gesamten in Fig. 1 gezeigten
J-K-Registers zu führen.
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Der Emitterfolger gemäß den Fig. 2A und 2B erlaubt sowohl eine Zwischenspeicherung
der Ausgangssignale als auch eine Spannungswandlung von ungefähr 0,8 V. Ein weiterer
Vorteil, den der Emitterfolger bringt, liegt darin, daß die gemeinsamen Ausgänge
verschiedener Emitterfolger direkt zu einer UND-Schaltung verbunden werden können
(wired AND), so daß die Notwendigkeit eines zusätzlichen logischen Schaltkreises
entfällt.
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Im Betrieb führt eine logische "0" am Eingang A zu einem Durchschalten
des Transistors Q1 und bewirkt einen Strompfad von VEE nach Erde über den Widerstand
R1. Die Ausgangsspannung am Punkt B ist dann annähernd -0,8 V zur Darstellung einer
logischen "0". Eine logische "1" am Eingang A bewirkt eine Ausgangsspannung am Punkt
B von -1,3 V, wobei der Transistor Q1 mit seiner Basisstrecke einen größeren Widerstand
darstellt.
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Die Figuren 3A und 3B stellen ein typisches Verknüpfungsglied für
niedrigen Spannungspegel dar, das nicht im Differentialbetrieb arbeitet. Der Eingang
A wird vom Ausgangssignal eines Emitterfolgers beaufschlagt, wobei eine logische
"0" durch Gleichspannung von -0,8 V1 eine logische "1" durch eine Gleichspannung
von -1,3 V dargestellt wird. Wenn am Eingang A eine logische "1" liegt, wird der
Transistor Q2, dessen Basis von einer Bezugsspannung von angenähert -1,05 V beaufschlagt
ist, leitfähig gemacht und eine Stromquelle wird an den Ausgang C gelegt. Wenn der
Eingang A logisch "0" ist, erhält der Transistor Q1 eine Vorspannung in Durchlaßrichtung
und schaltet eine Stromquelle an den Ausgang B.
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kann jeweils immer nur einer der beiden Ausgänge einen Konstantstromausgang
darstellen, es ist jedoch immer wenigstens einer der beiden Ausgänge aktiv.
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Die Figuren 4A und 4B sind schematische Darstellungen einer einzigen
Eingangstorschaltung für den höheren Pegel. Der Eingang A ist der Signaleingang
und der Eingang B ist mit einer Stromquelle verbunden, wie sie durch die Ausgänge
der Anordnung gemäß Fig. 3 zur Verfügung gestellt werden. Die Ausgänge C und D sind
die dem Eingang A entsprechenden logischen Ausgänge und hängen mit der Stromquelle
B durch eine UND-Verknüpfung zusammen. In diesem Fall arbeitet die Anordnung nur
dann, wenn an den Eingang B ein Konstantstrom gelangt.
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Wenn die Konstantstromquelle an B nicht aktiv ist, sind beide Ausgänge
C und D logisch "0" unabhängig von den Verhältnissen am Eingang A. Wenn am Eingang
B eine aktive Stromquelle liegt, liefert der Ausgang D logisch "1",wenn am Eingang
A logisch "1" liegt und der Ausgang C liefert eine logische "0" Wenn am Eingang
A eine logische "0" liegt, liefert der Ausgang D eine logische "0" und der Ausgang
C eine logische 1.
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Die Figuren 5A und 5B zeigen eine Torschaltung mit zwei Eingängen
für den höheren Spannungspegel, die derjenigen gemäß den Figuren 4A und 4B ähnlich
ist, mit der Ausnahme, daß die Transistoren Q1 und Q2 parallel geschaltet sind.
Bei dieser Konfiguration ist eine UND-Verknüpfung möglich und, wie im
Zusammenhang
mit den Figuren 4A und 4B erwähnt, muß am Eingang C in Figur 5 eine aktive Stromquelle
liegen, damit nicht an beiden Ausgängen C und D logisch "0" erscheint.
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Der Ausgang E liefert die logische UND-Verknüpfung der an den Eingängen
A und B liegenden Signale mit der Stromquelle, wogegen der Ausgang D die komplementäre
Funktion von A.B in Abhängigkeit von der Stromquelle C liefert.
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Die Figuren 6A und 6B stellen ein Master/Slave-Flip-Flop dar, wie
es in Zusammenhang mit der vorliegenden Erfindung verwendet wird. Eine detailierte
Beschreibung der Betriebsweise der beiden verschiedenen Anordnungstypen wird im
Zusammenhang mit den Figuren 13 und 14 gegeben. Es wird jedoch hier schon darauf
hingewiesen, daß bei der vorliegend dargestellten Konfiguration die Schaltkreistypen
leicht modifiziert sind, d.h. wenn auch normalerweise beide Torschaltungen für den
oberen Pegel eigene Ausgangswiderstände aufweisen, so ist in der Fig. 6 doch gezeigt,
daß die Widerstände R1 und R2 beiden Torschaltungen für die Differenz der oberen
Pegel gemeinsam sind. Diese Abwandlung ist immer dann erforderlich, wenn die Ausgänge
zweier verschiedener Torschaltungen direkt miteinander verbunden werden. Wo die
gemeinsame Ausnutzung eines Widerstandes nicht geboten ist, wird der Ausgangswiderstand
jeder Torschaltung mit den Ausgangswiderständen der anderen Schaltkreise parallel
geschaltet, wodurch ein wirksamer Widerstand entsteht, der kleiner ist als der zur
Erzeugung der erforderlichen Spannung notwendige. Im Betrieb verursacht die Spannungsdifferenz
zwischen den Eingängen A und B, daß entweder der Transistor Q1 oder der Transistor
Q2 leitet. Wenn das Spannungspotential am Eingang A positiv gegenüber demjenigen
am Eingang B ist, leitet der Transistor Q1,und wenn der Eingang E positiv gegenüber
dem Eingang F ist, leitet auch der Transistor Q2, so daß über die Transistoren Q1
und Q3 und den Widerstand R1 eine Stromquelle geschaltet wird, die vom Ausgang H
eine negative Spannung verursacht. Das Potential am Ausgang G beträgt in diesem
Fall 0 V, da kein Strompfad zur Stromquelle geschaltet ist, da sich die Transistoren
Q2, Q4, Q5 und Q6 im nicht leitenden Zustand befinden. Wenn andererseits der Eingang
B positiv gegenüber
dem Eingang A ist, leitet der Transistor Q2,
so daß der Ausgang C einen Konstantstrom liefert und entweder den Transistor Q5
oder Q6 leitend macht, in Abhängigkeit von den Spannungen an den Eingängen G und
H. Wenn G positiv bezüglich H ist, leitet der Transistor 05,und der Transistor Q6
ist gesperrt,und es kommt ein Stromfluß von der Stromquelle durch die Transistoren
Q2 und Q5 sowie über den Widerstand R1 zustande, er zu einer negativen Spannung
am Ausgang H führt. Der Ausgang G bleibt auf 0 V, da durch den Widerstand R2 kein
Strom fließt. Der Schaltkreis ist so ausgelegt, daß dann, wenn ein Schaltwechsel
zwischen den Transistoren Q1 und Q2 stattfindet, die vorher an den Ausgängen G und
H herrschenden Spannungen an der Basis der zugehörigen Transistoren Q5 und Q6 bis
zu dem Zeitpunkt liegen, bis der eine oder der andere der Transistoren durch den
Konstantstrom leitend gemacht werden kann, der durch einen der Transistoren Q1 oder
Q2 zur Verfügung gestellt wird, selbst wenn ein augenblicklicher Ubergangszustand
dann entsteht, wenn der Transistor Q1 gesperrt und der Transistor Q2 leitend gemacht
wird oder umgekehrt.
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Die Figuren 7A und 7B zeigen ein UND-Glied mit 3 Eingängen, das mit
Eingangssignalen arbeitet, bei denen der Wett für logisch "0" um 0,5 V größer ist
als die für logisch "1" stehende Spannung. Wie die Fig. 7B zeigt, bewirkt das logische
Eingangssignal "0" an einem der Eingänge A, B oder C, daß einer der Transistoren
Q3, Q2 oder Q1 leitet, mit der Folge, daß ein Strompfad für die Stromquelle durch
den betreffenden Transistor und den Widerstand R1 nach Erde geschaltet wird, so
daß am Ausgang D logisch "1" entsteht. Der Transistor Q4, dessen Basis auf einem
niedrigeren Potential als dasjenige der Spannung liegt, die zur Darstellung von
logisch "0 verwendet wird, ist dann nicht leitend und am Ausgang E tritt logisch
"0" auf. Wenn an den Eingängen A, B und C jeweils logisch 1 liegt, leitet keiner
der Transistoren Q1, Q2 und Q3; der Transistor Q4, dessen Basispotential nunmehr
jedoch positiver ist als das Basispotential der Transistoren Q1 bis Q3 leitet, mit
der Folge, daß am Ausgang D logisch "0" und
am Ausgang E logisch
"1" entsteht.
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Die Figuren 8A und 8B zeigen ein Komplementglied, das als Zwischenspeicher
für Signale am Eingang A dient, und außerdem auch ein komplementäres Ausgangssignal
liefert. Wenn das Eingangssignal am Eingang A logisch"0" ist, d.h. den Pegel 0,0
V aufweist, leitet der Transistor Q1 und am Ausgang B tritt eine logische "1" auf,
wogegen der Transistor Q2, der sich im nicht leitenden Zustand befindet, das Entstehen
von logisch 0" am Ausgang C bewirkt. Wenn das Eingangssignal am Eingang A logisch
"1" ist, befindet sich der Transistor Q1 im nicht leitenden Zustand, der Transistor
Q2 hingegen leitet und verursacht das Entstehen von logisch i am Ausgang C, am Ausgang
B dagegen tritt logisch "0" auf.
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Die Figuren 9A und 9B sind Darstellungen eines Differenzglieds mit
einem einzigen Ausgang, das logisch "0" am Ausgang C liefert, wenn das Eingangssignal
am Eingang A positiv bezüglich demjenigen am Eingang B istund das am Ausgang C logisch
"1" liefert, wenn das Eingangssignal an B positiv gegenüber demjenigen an A ist.
Wenn das Signal an A positiv gegenüber demjenigen an B ist, leitet der Transistor
Q1, der Transistor Q2 ist dagegen gesperrt und der Ausgang C ist über den Widerstand
R1 mit Erde verbunden. Wenn das Eingangssignal an B positiv gegenüber demjenigen
an A ist, stellt der Transistor Q2 einen Strompfad von der Stromquelle über den
Widerstand R1 her, so daß am Ausgang C die logisch "1" bedeutende Spannung entsteht.
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Das in den Figuren 10A und 10B dargestellte Verknüpfungsglied ist
eine Hybridanordnung, die einige der Eigenschaften eines Verknüpfungsglieds für
niedrigen Pegel und einige der Eigenschaften eines Verknüpfungsglieds für den höheren
Pegel zeigt.
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Wie sich aus der Fig. 10B ergibt, leitet der Transistor Ql dann, wenn
das Signal an A positiv gegenüber der Bezugsspannung ist und schaltet eine Stromquelle
an den Ausgang B. Der Transistor Q2, der in seiner Wirkung ein offener Schaltkreis
ist, erzeugt das Auftreten einer 0-Spannung am Ausgang C. Wenn jedoch das Signal
am EingangA negativ bezüglich der Bezugsspannung
ist, wird am
Ausgang C logisch "1" erzeugt und zwar aufgrund des Stromflusses durch den Transistor
Q2 und den Widerstand Ri.
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Die Figuren 11A und 11B zeigen eine Niveauverschiebungsschaltung,
die dem Emitterfolger gemäß Fig. 2 sehr ähnlich ist, mit der Ausnahme, daß der Ausgang
B an der gegenüber liegenden Seite des Widerstands R1 liegt. Diese Technik wird
dazu benützt, eine Spannungsverschiebung der logischen Ausgangssignale vorzunehmen,
die in ihrer Amplitude größer als der Spannungsabfall über dem Transistor Q1 sind,
der den Emitterfolger bildet. Die Gründe für diese zusätzliche Spannungsverschiebung
werden, mehr ins einzelne gehend, im Zusammenhang mit der detailierten Beschreibung
der Fig. 1 erläutert.
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Die Figuren 12 A und 12 B zeigen einen Differenzausgangs-Zwischenspeicher
für Signale des Differenztyps. Die relative Spannung zwischen den Eingängen A und
B bewirkt eine proportionale Differenzspannung zwischen den Ausgängen C und D, deren
Größe durch die Auswahl der Widerstände R1 und R2 bestimmt wird und im vorliegenden
Fall -0,5 V oder 0,0 V ist. Wenn die Spannung an A positiv gegenüber derjenigen
an B ist, leitet der Transistor Q1, der Transistor Q2 dagegen ist gesperrt, so daß
am Ausgang D eine negative Spannung und am Ausgang C 0,0 V entsteht. Wenn das Eingangssignal
an B positiv gegenüber demjenigen an A ist, leitet der Transistor Q2, der Transistor
Q1 dagegen ist gesperrt, so daß über den Transistor Q2 und den Widerstand R2 eine
negative Spannung an den Ausgang C durchgeschaltet wird, wogegen der Ausgang D auf
0,0 V gehalten wird.
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Die Figuren 13A und 13B zeigen ein Verknüpfungsglied des Hybriddifferentialtyps
für niedrige Signalpegel mit 3 Eingängen und 3 Ausgängen, das im Differentialmodus
mit Potentialübersteuerung arbeitet. Diese Fähigkeit wird dadurch erreicht, daß
Signale an den Eingängen A und B im normalen
Differentialmodus
arbeiten, so daß der Transistor Q1 leitend ist, wenn das Signal an A positiv bezüglich
demjenigen an B ist und der Transistor Q2 leitet, wenn das Signal B positiv gegenüber
demjenigen an A ist. Es wird hier jedoch noch der Transistor Q3 dazu benutzt, die
Differenzspannung zwischen den Eingängen A und B zu übersteuern, indem ein positiveres
Eingangssignal an den Eingang C gelegt wird. Wenn das Signal an C positiver als
eines der Signale an den Eingängen A oder B ist, liefert der Transistor Q3 als einziger
einen Konstantstrom.
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Die Figuren 14A und 14B zeigen ein Hybriddifferentialverknüpfungsglied
für die höheren Signalpegel mit 3 Eingängen und 2 Ausgängen. Wenn es durch eine
Konstantstromquelle beaufschlagt wird, wird das Differentialausgangssignal D-E durch
das Differentialeingangssignal A-B oder C gesteuert.
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Die Signale an den Eingängen A und B sind Differentialmodussignale
mit Spannungssprüngen von 0,25 V, wogegen das Signal am Eingang C zu einem Einzelausgangssignal
mit Pegelsprüngen von 0,25 V führt, wobei das Signal logisch 11011 durch die Spannung
0,0 V und das Signal logisch 1 durch eine Spannung von -0,25 V represäntiert wird.
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Die Figuren 15 A und 15B zeigen einen Inverter für ein Signal am Eingang
A, der als solcher ähnlich dem Komplementglied ist, das in den Figuren 8A und 8B
gezeigt wurde, mit der Ausnahme, daß das Ausgangssignal in Original form nicht zur
Verfügung steht. In diesem Fall leitet der Transistor Q1 dann, wenn das Signal am
Eingang A logisch "0 "O" ist und das Ausgangssignal an B ist dann logisch "1". Wenn
das Signal an A logisch 1 ist, befindet sich der Transistor Ol im nicht leitenden
Zustand, mit der Folge, daß das Signal an B logisch "0" abgegeben wird.
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Die Figuren 16A und 16B zeigen ein DifferentialverknRpfungsglied
für die höheren Pegel, das nur dann aktiv ist, wenn an den Eingang E eine aktive
Stromquelle gelegt wird. Wenn das
Verknüpfungsglied auf diese Weise
aktiviert ist, führt eine Spannungsdifferenz zwischen den Eingängen A und B, wobei
das Potential an A positiv gegenüber demjenigen an B ist, zu einem Leitendwerden
des Transistors Q1, woraufhin durch diesen Transistor und den Widerstand R1 Strom
fließt, der am Ausgang D eine negative Spannung und am Ausgang C ein Signal vom
0,0 V zur Folge hat. Wenn umgekehrt das Potential an B positiv gegenüber demjenigen
an A ist, wird der Transistor Ql gesperrt, dagegen leitet nunmehr der Transistor
Q2 und es fließt ein Strom, der am Ausgang C eine negative Spannung und am Ausgang
D die Spannung O V zur Folge hat.
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Figuren 17A und 17B zeigen ein Differentialverknüpfungsglied für niedrige
Signalpegel. Über die Ausgänge C und D werden über einen der Transistoren Q1 oder
Q2 konstante Ströme durchgeschaltet. Wenn das Signal am Eingang A positiv bezüglich
demjenigen an B ist, liefert der Ausgang D einen Konstantstrom und der Ausgang C
zeigt die Eigenschaft eines offenen Stromkreises. Wenn das Signal an B positiv bezüglich
demjenigen an A ist, liefert der Ausgang C den Konstantstrom und die Verhältnisse
des offenen Schaltkreises herrschen am Ausgang D.
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Die Figuren 18A und 18B zeigen ein UND-Glied mit zwei Eingängen, das
mit den Signalpegeln von 0 V und -0,5 V arbeitet. Wenn die Signale an beiden Eingängen
A und B logisch "1" sind, leitet der Transistor Q3 und am Ausgang C erscheint logisch
"1", wogegen am Ausgang D O V auftritt. Wenn das Signal an einem der Eingänge A
oder B oder an beiden dieser Eingänge O V ist, leiten die Transistoren Q1 oder Q2
oder Q1 und Q2 und am Ausgang D erscheint logisch "1" und am Ausgang C logisch nO",
In der Figur 19 ist ein Zeitdiagramm dargestellt, das die zeitliche Relation der
Steuersignale, der JK-Eingangssignale und der Flip-Flop-Ausgangssignale zeigt.
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Unter Zugrundelegung des Verständnisses der Stromflußlogik-Baueinheiten,
die vorstehend beschrieben wurden, wird nunmehr
die in den Figuren
1A und 1B dargestellte erfindungsgemäße Schaltungsanordnung näher erläutert. Wie
die Fig. 1A zeigt, weist das J-K-Flip-Flop-Register 5 dazu identische Schaltungsgruppen
auf, die die Bestandteile 1001 bis 1015, 1101 bis 1115, 1201 bis 1215, 1301 bis
1315 und 1401 bis 1416 umfassen. Ferner gehört zu diesem Register ein Steuerungs-
und Taktteil, der in Fig. 1B dargestellt ist. Zwei geringfügige Unterschiede bestehen
zwischen dem ersten und dem letzten der 5 Flip-Flop-Kreise. Das UND-Glied 1001 unterscheidet
sich von den entsprechenden Gliedern 1101, 1201, 1301 und 1401 darin, daß es ein
Verknüpfungsglied für 2 Eingangssignale in Form von Einzelsignalen mit halbem Spannungspegel
ist, wogegen die entsprechenden Verknüpfungsglieder in den anderen Flip-Flops Verknüpfüngsglieder
mit 3 Eingängen und 2 Ausgängen vom Differentialhybridtyp für niedrige Eingangspegel
sind. Der zweite Unterschied liegt in der letzten Stufe, in der das Verknüpfungsglied
1416 ein NFTOUT-Signal liefert, das Verwendung findet, wenn das Register sich im
außerbetrieblichen Prüf-Modus befindet. Ein weiterer Aspekt des vorliegenden Registers
sollte hier erwähnt werden, der darin liegt, daß dann, wenn die QSi-Daten Eingangssignal
dem (i+1)-Flip-Flop zugeführt werden, dies in der Weise geschieht, daß zwischen
jeder Stufe eine Invertierung stattfindet. Dies ist notwendig, damit das NFTOUT-Ausgangssignal
während des außerbetrieblichen Prüfbetriebs größere Aussagekraft erhält.
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Zum Verständnis der nachfolgenden detailierten Beschreibung ist die
Bezugnahme auf die folgende Liste logischer Gleichungen und auf die nachstehende
Wahrheitstabelle von Nutzen.
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Logische Gleichungen i = 0,1,2,3,4 (Bit #) (Selector/Data) DSi
= Ji0.Jil.QSi.NFTR.NFTS (Master/Data) (Master/c$) (Slave)
(Buffer) Zi = QSi (NFT) NFT0UT = QS4 Wahrheitstabelle
| Nächste Stufe von |
| $ cS NFTR NFTS Ji0.Jil Ki0.Kil QSi QSi |
| # 1 0 0 X X QSi OSi |
| + 0 0 0 1 0 1 0 |
| + 0 0 0 0 1 0 1 |
| # 0 0 0 1 1 QSi QSi |
| + X 1 0 X X 0 1 |
| + X X 1 X X QS(i-1) QS(i-1) |
Unter Berücksichtigung des Vorstehenden erkennt man, daß dann,
wenn das NFTS-Eingangssignal in Figur 1B logisch "1" ist, das Ausgangssignal des
Verknüpfungsgliedes 1509 für Signale des niedrigen Signalpegels, das an den Emitterfolger
1510 gelangt, logisch 1 ist. Das Ausgangssignal von 1509, das auch an das Verknüpfungsglied
1501 für Einzelsignale vom oberen Signalpegel gelangt, wirkt nicht als Konstantstrom
für dieses Verknüpfungsglied, das demoentsprechend inaktiv ist mit der Folge, daß
dessen YZ-Ausgangssignal logisch "O" ist. Das Originalform aufweisende Ausgangssignal
des Gliedes 1509 wird direkt an das UND-Glied 1001 geführt, das zwei Eingänge aufweist,
mit der Folge, daß das NFTIN-Signal dieses Verknüpfungsglied passieren kann. Zur
selben Zeit wird das Ausgangssignal des Emitterfolgers 1510 an die Hybrid-Differentialverknüpfungsglieder
für niedrige Signalpegel 1101, 1201, 1301 und 1401 gelegt, die drei Eingänge und
zwei Ausgänge aufweisen, wodurch diese Verknüpfungsglieder aktiviert werden. Jedes
dieser Verknüpfungsglieder ist im Grunde genommen in gleicher Weise aufgebaut wie
die Verknüpfungsglieder 1011, 1111, usw, mit der Ausnahme, daß der Ausgang D, der
in Fig. 13B gezeigt ist, über einen Widerstand an Erde liegt, und daß die Ausgänge
E und F über einen gemeinsamen Widerstand ebenfalls an Erde liegen. Diese Ausführungsform
führt zu logischen Signalausgängen an D und jeweils E bis F, die Konstantströme
darstellen. Wie vorstehend erläutert, ist das YZ-Ausgangssignal des fünften Verknüpfungsgliedes
1501 logisch "O", und bewirkt damit ein Ausgangssignal des Emitterfolgers 1502,
das ebenfalls logisch "O" ist. Dieses Ausgangssignal wird den Verknüpfungsgliedern
1411, 1311, 1211, 1111 und 1011 zugeführt, die 3 Eingänge und 3 Ausgänge aufweisen
und Verknüpfungsglieder des Hybrid-Differentialtyps für niedrige Signalpegel sind.
Ein Signal an diesen Eingängen führt dazu, daß das Ausgangssignal, das den Verknüpfungsgliedern
1002 oder 1102 oder 1202 usw. zugeführt wird, logisch 1 ist.
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Diese zwangsläufige Gruppe von Bedingungen wird durch die Spannungsdifferenz
an den Eingängen der Hybrid-Differentialverknüpfungsglieder mit 3 Eingängen und
3 Ausgängen bewirkt.
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Wie vorstehend erwähnt, erzeugen die Niveau-Schiebeschaltungen
für
logisch "0" ein Ausgangssignal von -1,05 V und für logisch "1" ein Ausgangssignal
von -1,3 V. Das Ausgangssignal des Emitterfolgers 1502 erzeugt jedoch logisch"0"
mit -0,8 V und logisch "1" mit -1,3 V. Da keine Basis des Transistorpaars, das mit
den Ausgängen der Niveau-Schiebeschaltungen verbunden ist, einen höheren Pegel als
-1,05 V annehmen kann, wird der mit dem Ausgang des Emitterfolgers 1502 verbundene
Transistor weiter in den Leitfähigkeitsbereich gesteuert und nimmt dem anderen Transistorpaar
den Strom. Auf diese Art und Weise übersteuert das Ausgangssignal des Emitterfolgers
1502, wenn es logisch "0" ist, die Spannungsdifferenz am Eingang dieses Verknüpfungsgliedes
und verhindert, daß die beiden Verknüpfungsglieder 1009 und 1010, die 2 Eingänge
aufweisen und der Verarbeitung des höheren Potentialpegels dienen, aktiviert werden,
während zur gleichen Zeit die Eingangssignalbedingungenhem 3 Eingänge und 2 Ausgänge
aufweisenden Differential-Verknüpfungsglied 1002 für obere Signalpegel erfüllt wird,
so daß dieses Verknüpfungsglied durch das Ausgangssignal des Verknüpfungsgliedes
1001 gesteuert wird, wenn Daten in das Master7jS ave-Latch eingegeben werden. Bei
den 4 darauffolgenden Flip-Flop wird die Dateneingabe in das Master-/Slave-Latch
durch die Verknüpfungsglieder 1101, 1201, 1301 und 1401 gesteuert, die, wie vorstehend
beschrieben, die Komplementärwerte der Ausgangssignale der vorangehenden Flip-Flop
liefern.
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Um das Flip-Flop-Register zurückzusetzen, muß das NFTS-Signal logisch"0"
und das NFTR-Signal logisch "1" sein. Auf diese Art und Weise wird das Verknüpfungsglied
1501 über das Verknüpfungsglied 1509 aktiviert. Zur gleichen Zeit werden die Verknüpfungsglieder
1101, 1201, 1301 und 1401 durch das Signal vom Binärwert "o", das der Emitterfolger
1510 liefert, deaktiviert und das UND-Glied 1001 wird durch das Signal vom Binärwert
0 "O" des Verknüpfungsgliedes 1509 deaktiviert, mit der Folge, daß an seinem Differentialausgang
logisch "O" auftritt.
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In ähnlicher Weise bringt das Ausgangssignal des Emitterfolgers 1502
vom Binärwert "O" die Ausgangssignale der Verknüpfungsglieder 1011, 1111, 1211,
1311, und 1411 auf logisch "o", was wieder durch das positivere, den Binärwert "O"
darstellende Ausgangssignal bedingt ist.
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Wenn die beiden Signale NFTR und NFTS logisch "O" sind, werden die
Daten, die bei DS. auftreten, durch die J- und K-Eingangssignale zu den beiden Verknüpfungsgliedern
1009 und 1010, 1109 und 1110, usw. geleitet, wie auch das augenblickliche Flip-Flop-Ausgangssignal.
Der nachfolgende Datenauswahlvorgang gilt, obwohl der insbesondere in Bezugnahme
auf das erste Flip-Flop des Registers erläutert wird, in entsprechender Weise für
alle Flip-Flop.
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Die Ausgangssignale der Niveau-Schiebeschaltungen 1014 und 1015 aktivieren
eines der Verknüpfungsglieder 1109 oder 1010 in Abhängigkeit vom Ausgangssignal
bei QS0. Wenn das Signal QS0 -Signal logisch 1 ist, wird das Verknüpfungsglied 1010
aktiviert, wogegen das Verknüpfungsglied 1009 deaktiviert wird. Wenn Koo, K01 beide
logisch 1 sind, erscheint bei DSo logisch "o", wogegen wenn entweder K00 oder K01
logisch "O" ist, dann DSo logisch 1 erscheint. Man erkennt, daß dann, wenn QSo logisch
1 ist, das K-Eingangs-Glied immer ausgewählt wird und das DSo logisch "1" ist, wenn
K00.K01 logisch "0" ist, und logisch "O" wird, wenn K00. K01 logisch 9 ist. Wenn
QS0 logisch "O" ist, wird das Verknüpfungsglied 1009 aktiviert und wenn J00.J01
logisch "1" ist, wird DSo logisch "1" und wenn J00. J01 logisch "O" ist, wird DSo
logisch "0". Die Gesamtheit der Information, die vorliegt, wenn QS0 logisch "1"
und logisch "O" bei den verschiedenen DSO-Werten ist, die bei den verschiedenen
J-K-Kombinationen erhalten werden, stellt die Basis der Zeilen 2 bis 5 der vorstehend
angegebenen Wahrheitstabelle dar.
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Wenn das Signal » logisch "1" ist und wenn die Signale NFTR und NFTS
logisch "O" sind, erfährt der Master-/Slave-Latch-Takt #.QM## keine Änderung mit
der Folge, daß der Latch die in ihm
befindlichen Daten unverändert
läßt, unabhängig von der Anzahl der Taktimpulsübergänge #.
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Nachdem nun die Kriterien für die Datenauswahl aufgezeigt worden sind,
wird nachstehend die Wirkungsweise der Taktversorgung und des Master-/Slave-Latch
näher erläutert.
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Wie die Figur iB zeigt, wird das 2 Eingänge aufweisende Verknüpfungsglied
1503 für Signale des oberen Signalpegels immer dann aktiviert, wenn das Taktsignal
# logisch 11011 ist.
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Wenn an jedem der Eingänge des Gliedes 1503 logisch 11011 liegt, ist
das Ausgangssignal logisch "1", die Art und Weise, in der dieses Ausgangssignal
an den Eingang des Differentialverknüpfungsgliedes 1504 geführt wird, führt jedoch
dazu, daß dessen Eingangssignal das Komplement des jeweiligen Ausgangssignals des
Verknüpfungsgliedes 15Q3 ist. Solange dies der Fall ist, folgt der Master-/Slave-Latch-Takt
(#.QM##) dem Grundtakt , d.h. er geht von logisch "0" in logisch "1" und von logisch
"1" in logisch 11011 über, wenn dies der Takt ru tut Wenn das Signal ## logisch
"1" und die anderen Eingangssignale des Verknüpfungsglieds 1503 ebenfalls logisch
"1" sind (was nur dann der Fall ist, wenn beide Signale NFTR und NFTS logisch 11011
sind), ändert der Master-/Slave-Latch-Takt seinen Zustand nicht, sondern bleibt
logisch "0". Es sei nun angenommen, daß das Ausgangssignal des Verknüpfungsgliedes
1503 logisch 11011 ist, so daß der Master-/Slave-Latch-Takt dem Takt # folgt.
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Die nachfolgende Erläuterung der Master-/Slave-Latch-Anordnung ist
dabei, obwohl sie insbesondere auf das erste Flip-Flop bezogen ist, in gleicher
Weise auf alle anderen entsprechenden Schaltkreise des Registers anwendbar. Beim
vorstehend angenommenen Kriterium verursacht ein Taktsignal vom Binärwert 'o", daß
die Verknüpfungsglieder 1002 und 1005 in die Lage versetzt werden, das vorstehend
erzeugte Ausgangssignal QMo an QSo zu verriegeln und zu bewirken, daß an QMo das
Ausgangssignal DSo erscheint In diesem Stadium erscheinen an DS0 auftretende Eingangssignaländerungen
an QboO Sie lassen jedoch das Ausgangssignal an QSo
unberührt,
da das Verknüpfungsgied 1004 nicht aktiviert ist und daher die QMO-Information nicht
an QS0 weitergeben kann. Mit der Abfallflanke des Taktes werden die Verknüpfungsglieder
1003 und 1004 aktiviert und machen damit QMo und QSo von Datenänderungen an DS0
unabhängig, während zur selben Zeit die an QMo auftretenden Daten nach QSo weitergegeben
werden.
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Das Ausgangssignal QSo wird dann zwischengespeichert und durch die
Emitterfolger 1006 und 1007 im Niveau verschoben.
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Die Ausgangssignale dieser Emitterfolger gelangen dann an den mit
Differentialausgang ausgestatteten Zwischenspeicher 1008, der ein Einzelausgangssignal
sowie dessen Komplement in Form eines Spannungssprungs von 0,5 V an den Ausgängen
ZO und Z0 liefert. Die Emitterfolger 1006 und 1007 werden so betrieben, daß die
Basispotentiale der Eingangs transistoren des Verknüpfungsgliedes 1008 niedriger
als Erdpotential gehalten werden, so daß eine Sättigung der Eingangstransistoren
vermieden und eine größere Gesamtleistung erzielt wird. Wenn der Takt vom Binärwert
"1" in den Binärwert 11011 übergeht, werden die QSO-Daten durch das Verknüpfungsglied
1005 zwischengespeichert und das Verknüpfungsglied 1004 wird deaktiviert. Auf diese
Weise beeinflussen Datenänderungen an QMo das Ausgangssignal an QSo nicht. Zur selben
Zeit wird das Verknüpfungsglied 1002 noch einmal aktiviert und die an DSo auftretende
Information erscheint auch an QMo, um dann beim nächsten Übergang von logisch 11011
zu logisch "1" des Taktes g nach QSo und ZO weitergegeben werden.
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Zwei Gesichtspunkte, die besondere Aufmerksamkeit verdienen, sind
die Tatsache, daß, obwohl den Emitterfolgern gemäß Fig. 1A Niveauschieber nachgeschaltet
sind, es sich hier jeweils um ein und dieselbe Einheit handelt, wobei die fliveauverschobenen
Ausgangssignale an einem Punkt zwischen der Spannungsquelle und dem Widerstand abgenommen
werden, wogegen die Emitterfolger-Ausgangssignale vom Emitter des Emitterfolgertransistors
abgenommen werden. hinzu kommt, daß viele der einzelnen Verknüpfungsgliederausgänge
galvanisch miteinander verbunden sind, so daß
eine ODER-Verknüpfung
(wired-OR) zustande kommt. Wenn dies der Fall ist, sollte beachtet werden, daß lediglich
ein Transistor den verschiedenen Ausgangskreisen gemeinsam ist.
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Es wurde obenstehend eine Ausführungsform der Erfindung dargestellt,
die ein für die Erläuterung günstiges Beispiel ist, die jedoch in der Struktur,
in der Anordnung, in der Bemessung und in der Verwendung der Bauelemente im Rahmen
des fachmännischen Könnens variiert werden kann, ohne daß der Rahmen der Erfindung
verlassen wird.
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