DE2734996A1

DE2734996A1 - Halbleitereinrichtung

Info

Publication number: DE2734996A1
Application number: DE19772734996
Authority: DE
Inventors: Terumoto Nonaka
Original assignee: Nippon Gakki Co Ltd
Current assignee: Nippon Gakki Co Ltd
Priority date: 1976-08-03
Filing date: 1977-08-03
Publication date: 1978-02-16

Description

Halbleitereinrichtung
Die Erfindung bezieht sich auf eine integrierte Halbleiterschaltungsvorrichtung, die eine Flip-Flop-Schaltung enthält, und zwar bezieht sich die Erfindung insbesondere cuf eine Halbieiterspeicherzelle, welche eine Flip-Schaltung als wesentjiches Element verwendet.
Die Bemühungen bei der Entwicklung von Halbleiterspeicherzellen richten sich hauptsächlich auf eine höhere Avoeitsfähigkeit, geringere Verlustleistung und eine Integration mit höherer Dichte, und zwar durch einfachere Herstellungsverfahren.
Insbesondere eine Speicherzelle (Memor-Zelle, Schieberegisterzelle), welche eine Flip-Flop-Schaltung als Grundelement verwendet, verbraucht eine große Leistung, was hauptsächlich das Erreichen einer hohen Integrationsdichte verhindert. Ferner benötigt diese bekannte Speicherzelle eine große Anzahl von Schritten beim Herstellungsverfahren, und darüber hinaus kann die Betriebsgeschwindigkeit nicht verbessert werden, ohne daß dabei Schwierigkeiten bei der Herstellung auftreten.
Die Figuren 1 und 2 zeigen ein Beispiel einer konventionellen Speicherzelle. Diese Speicherzelle ist in der Oktober 1973-Ausgabe von IEEE JOURNAL OF SOLID STATE CIRCUITS" beschrieben.
Fig. 1 ist ein Vertikalschnitt der Speicherzelle. Fig. 2 ist ein äquivalentes Schaltbild derselben. In Fig. 1 ist mit 10 ein Halbleiterplättchen (wafer) der N-Leitfähigkeitstype b#zeichnet, welches dadurch gebildet wird, daß man auf der Oberseite eines N-Halbleitersubstrats 11 mit einem niedrigen Widerst#ndswert eine N-Halbleiterlage 12 mit einem relativ niedrigen widerstandswert ausbildet. Die P-Halbleiterzonen 13, 14, 15, 16 und 17 mit einem relativ niedrigen Widerstandswert werden in d r N-Typeizalbleiterlage 12 durch das selektives Diffusionsverfahren ausgebildet. Innerhalb der P-Halbleiterzonen 14 und 16 sind N-i:lbleiterzonen 18 bzw. 19 mit einem niedrigen Widerstandswert ausgebildet. Auf der Oberseite der entsprechenden Halbleiterz#nen 13, 14, 15, 16, 17, 18 und 19 sind Elektroden 20 bzw. 21 bw.
22 bzw. 23 bzw. 24 bzw. 25 bzw. 26 vorgesehen. Ferner ist an dar Unterseite des N-Halbleitersubstrats 11 eine Elektrode 27 vorgesehen. Die Elektroden 21 und 26 sind ebenso wie die Elektroden 23 und 25 verdrahtet (Fig. 1). Die Elektrode 27 wird als eine X-Zeilen-Adressenelektrode X in dem Falle benutzt. wo die Speicherzelle in der Form einer matrixartigen Anordnung verwendet wird. Die Elektrode 22 wird in ähnlicher Weise als eine Y-Zeilen-Adressenelektrode Y verwendet, wohingegen die Elektroden 20 und 24 als Lese/Schreib-Elektroden RW, bzw. RW1 Verwendung finden.
Die Beziehung zwischen den Figuren 1 und 2 ist die folgende. Die Halbleiterlage 12 und die Halbleiterzonen 14 und 15 bilden die Basiszone bzw. die Collectorzone bzw. die Emitterzone eines PNP-Bipolar-Transistors Q1. Die Halbleiterlage 12 und die dalbleiterzonen 15 und 16 bilden die Basiszone bzw. die Emitterzone und die Collectorzone eines PNP-Bipolar-Transistors Q2. Glzichfalls bilden die Halbleiterlage 12 (einschließlich des Substrats 11) und die Halbleiterzonen 16 und 19 die Emitterzone bzw. die jasiszone bzw. die Collectorzone eines NPN-Bipolar-Transi#tors Die DieHalbleiterlage 12 (einschließlich des Subtrats 11s und die Halbleiterzonen 14 und 18 bilden die Emitterzone bzw. die Basiszone bzw. die Collectorzone eines NPN-Bipolar-Transistors 04. Die Halbleiterlage 12 und die Halbleiterzonen 16 und 17 bilden die Basis zone bzw. die Emitterzone (oder die Collectorzone) und die Collectorzone (oder die Emitterzone) eines PNP-Bipolar-Transistors Q5. Die Halbleiterlage 12 und die Halbltiterzonen 13 und 14 bilden die Basiszone bzw. die Collectorzone 'oder die Emitterzone) und die Emitterzone (oder die Collectorzone) eines PNP-Transistors ei dieser konventionellen Speicherzelle besitzen die del Speicherinhalt haltenden Transistoren Q3 und Q4 den bipolaren Aufbau und demgemäß sind sie von Natur aus nicht in der Lage, Eine Absenkung der Schaltgeschwindigkeit infolge ihres Tragerspeichereffekts zu vermeiden. Um diesen Trägerspeichereffekt ,u reduzieren, ist es erforderlich, die Abstände (Dicken), cie in Fig. 1 durch t1 und t2 dargestellt sind, soweit als mögiich zu reduzieren. Es ist jedoch außerordentlich schwierig, ciesen Anforderungen vom Standpunkt der Herstellungsverfahren eus Genüge zu tun, so daß Veränderungen bei der Herstellung nicht vermieden werden können und es gibt ebenfalls Grenzen cSer Einschränkungen hinsichtlich der elektrischen Eigenschaften. Insoferne ist es außerordentlich schwierig, die Betriebsgeschwindigkeit bekannter Speicherzellen zu verbessern.
Die erwähnte Speicherzelle des Standes der Technik hat feuer die folgenden Nachteile und unvorteilhaften Eigenschaften.
Die Transistoren Q1 und Q2' welche als die Collectorlasten der Transistoren Q3 und Q4 dienen, welche den Speicherinhalt halten, sind Bipolar-Transistoren. Darüber hinaus sind diese Bipolar-Transistoren Q1 und Q2 solche von lateralem Aufbau (Struktur), we sich aus Fig. 1 ergibt. Demgemäß können die Schaltgeschwindigkeiten dieser Transistoren Q1 und Q2 nicht sehr hoch gemacht werden. Ferner ist den Transistoren Q1 und Q2 die Aufgabe zugeteilt, Träger in die Basiselektroden der Transistoren Q4 bzw.
Q3 zu injiz;eren. Bei Transistoren der Lateral-Bauart oder Laoeral-Struktur ist es jedoch außerordentlich schwierig, die Basisbreite WB bei deren Herstellung schmal zu machen, wie dies bereits oben erwähnt wurde. Es entsteht daher das Problem bei diesen Transistoren Q1 und Q2, daß es nicht möglich ist, den Trägerinjektionswirkungsgrad clc (gleich dem Stromverstärkungsfaktor bei geerdeter Basis) hoch zu machen. Anders ausgedrückt, it bei derartigen Bipolar-Transistoren Q und Q2 das Trägerleck groß und es wird ein großer Verlust an Leistung hervorgerufen. Insbesondere dann, wenn die Trägerinjektion von den Emitterzonen 15 der Transistoren Q1 und Q2 höher beschleunigt wird, werden die Potentiale der Collectorzonen 14 und 16 der Transistoren Q1 und Q2 erhöht, was einen Anstieg der umgekehrten Trägerinjektion von diesen Collectorzonen zur Basiszone 12 hervorruft. Daneben ist die PN-Grenzschicht zwischen Emitterzone 15 und Basiszone 12 dieser Transistoren tief ausgebildet, so daß sie in Durchlaßrichtung vorgespannt ist, was zur Folge hat, daß der Effekt des Basiswiderstandswertes groß wird.
Somit wird das Verhältnis der Träger, welche in der Richtung des Halbleitersubstrats 11 entweichen, ansteigen. Wenn der Injektionsstrom 1. (der von der Y-Leitungs-Adressenelektrode Y fließende Strom) erhöht wird, so wird aus diesem Grund der Trägerinjektionswirkungsgrad oc plötzlich scharf abfallen (vgl.
dazu Fig. 12). Demgemäß ist es zur Erhöhung der Schaltgeschwindigkeit der Transistoren Q3 und Q4 und auch zur Verkürzung der Ladungs- und Entladungszeit der Streukapazitäten in den entsprechenden Teilen erforderlich, den Injektionsstrom 1. derart zu erhöhen, daß eine große Menge an Trägern in die Basiszonen 14 und 16 der Transistoren Q4 und Q3 injiziert werden kann.
Dieser Anstieg des Injektionsstromes 1. führt jedoch zu einem Abfall des Injektionswirkungsgrades u , wie bereits oben bemerkt.
Es muß daher ein übermäßig großer Injektionsstrom 1. geliefert werden. Es entsteht somit das Problem, daß der Leistungsverlust schnell ansteigt.
Zusammenfassung der Erfindung. Die Erfindung hat sich zum Ziel gesetzt, eine Halbleitervorrichtung vorzusehen, die einfach hergestellt werden kann und eine hohe Betriebsgeschwindigkeit aufweist.
Ein weiteres Ziel der Erfindung besteht darin, eine Halbleitervorrichtung der beschriebenen Art anzugeben, die eine geringe Verlustleistung aufweist. Die Erfindung sieht ferner eine Speicherzelle vor, die leicht herstellbar ist und eine hohe Betriebsgeschwindigkeit besitzt. Weiterhin bezweckt die Erfindung eine solche Zelle mit geringer Verlustleistung vorzusehen.
Lrfindungsgemäß werden ein erster, ein zweiter, ein dritter und ein vierter Transistor, die gemeinsam eine Flip-Flop-Schaltung bilden, auf einer Oberfläche eines monolithischen Halbleiterkörpers ausgebildet. Die ersten und zweiten Transistoren, die ein Paar von Invertern bilden, sind Sperrschicht-FETs, wohingegen die dritten und vierten Transistoren, welche ein Paar von Lasten oder Belastungen bilden, entweder Bipolar-Transistoren oder Sperrschicht-Feldeffekt-Transistoren oder Feldeffekt-Transistoren mit isoliertem Gate sind. Die gepaarten ersten und zweiten Transistoren besitzen eine gemeinsame Sourcezone, wohingegen ihre Gatezonen mit den Drainzonen der anderen Transistoren verbunden sind, d.h. mit dem gepaarten zweiten bzw. ersten Transistor. Die Emitterzonen der dritten und vierten Transistoren (die Sourcezonen im Falle, daß diese Transistoren FETs sind) sind gemeinsam, wohingegen ihre Collectorzonen (die Drainzonen im Falle von FETs) der dritten und vierten Transistoren gemeinsam mit den Gatezonen der gepaarten zweiten und ersten Transistoren ausgebildet sind und ebenfalls entweder verdrahtet mit oder gemeinsam mit den Drainzonen der anderen, d.h. der zweiten und ersten Transistoren,ausgebildet sind. Ferner dienen die dritten und vierten Transistoren als die Drainlasten der ersten bzw. zweiten Transistoren und dienen gleichzeitig zur direkten und wirkungsvollen Injektion von Trägern in die Gatezonen der zweiten und ersten Transistoren, um den Zustand der Flip-Flop-Schaltung zu invertieren.
Diese sowie weitere Ziele und Merkmale der Erfindung sowie auch weitere Vorteile der Erfindung ergeben sich insbesondere aus den Ansprüchen sowie aus der Beschreibung von bevorzugten Ausführungsbeispielen anhand der Zeichnung, in der Zeichnung zeigt: Fig. 1 einen Teilschnitt einer Halbleiterspeicherzelle des Standes der Technik; Fig. 2 ein Äquivalentschaltbild der Speicherzelle der Fig. 1; Fig. 3A und 3B einen Teilquerschnitt einer erfindungsgemäßen Speicherzelle sowie das äquivalente Schaltbild; Fig. 4A, 4B und 4C eine Teildraufsicht einer Abwandlung der Speicherzelle gemäß den Fig. 3A und 3B, sowie ferner Teilvertikalschnitte längs der Linien B-B und C-C in Fig. 4A; Fig. 5A und 5B Teilschnitte eines weiteren Ausführungsbeispiels der die Erfindung verkörpernden Speicherzelle sowie des äquivalenten Schaltbildes; Fig. 6A und 6B einen Teilvertikalschnitt eines weiteren Ausführungsbeispiels der erfindungsgemäßen Speicherzelle sowie des zugehörigen äquivalenten Schaltbildes; Fig. 7 einen Teilvertikalschnitt eines weiteren Ausführungsbeispiels der erfindungsgemäßen Speicherzelle; Fig. 8 eine Darstellung eines Beispiels der Speicheranordnung, welche die Speicherzellen gemäß Fig. 6A und 7 verwendet; Fig. 9A ein äquivalentes Schaltbild eines Beispiels eines erfindungsgemäßen Schieberegisters; Fig. 9B einen Teilvertikalschnitt eines strukturellen oder baulichen Beispiels des Master-Flip-Flop oder des Slave-Flip-Flop, welche die Schieberegisterzelle gemäß Fig. 10A bilden; Fio. 10A eine Draufsicht auf ein konkreteres Ausführungsbeispiel des erfindungsgemäßen Schieberegisters mit der äquivalenten Schaltung der Fig. 9A; Fig. 10B und 10C Teilschnitt längs der Linien B-B bzw. C-C in Fig. 10A; Fig. 11A ein äquivalentes Schaltbild der erfindungsgemäßen Schieberegisterzelle gemäß einem weiteren Ausführungsbeispiel der Erfindung; Fig. 11B und 11C Teilvertikalschnitte von Ausführungsbeispielen mit unterschiedlichen Strukturen von entweder dem Master-Flip-Flop oder dem Slave-Flip-Flop der Schieberegisterzelle mit einer äquivalenten Schaltung gemäß Fig. 11A; Fig. 12 eine Darstellung der Beziehung zwischen dem Trägerinjektionswirkungsgrad und dem Injektionsstrom 1.
bei der konventionellen Speicherzelle und den erwähnten erfindungsgemäßen Speicherzellen und Schieberegisterzellen.
Im folgenden seien nunmehr bevorzugte Ausführungsbeispiele der Erfindung beschrieben. Fig. 3A ist ein Vertikalschnitt eines erfindungsgemäßen Beispiels der Speicherzelle. Fig. 3B ist eine äquivalente Schaltung der in Fig. 3A gezeigten Speicherzelle.
In Fig. 3A wird ein Halbleiterplättchen (wafer) 50 dadurch gebildet, daß man eine N-Halbleiterlage 52 mit einem relativ niedrigen Widerstandswert (Störstellenkonzentration 1018 1021 Atome/m3) und einer Dicke von 2 bis 5 Mikrometer auf die Oberseite eines N-Halbleitersubstrats 51 mit niedrigem Widerstandswert (einer Störstellenkonzentration von 1024 - 1027 Atome/m3) aufwächst. P-Halbleiterzonen 53, 54 und 55 mit einem niedrigen Widerstandswert (einer Störstellenkonzentration von 1024 - 1026 Atome/m3) und einer Tiefe von 1 bis 3 Mikrometern werden innerhalb der N-Halbleiterlage 52 ausgebildet. N + -Zonen 152 mit einer Störstellenkonzentration von 1025 - 1027 Atome/m werden nahe der Oberseite der Lage 52 ausgebildet, und zwar als die Drain-Herausführzonen, die zwischen den Zonen 53 liegen.
Die Teile der Lage 52, die zwischen Zone 54 und 55 und zwischen der Zone 54 bzw. der Zone 53 liegen, besitzen eine Horizontallänge von 1 - 3 Mikrometern, was eine Basisdicke oder Stärke definiert. Die Teile der Lage 52, die zwischen den Zonen 55 und zwischen den Zonen 53 liegen, besitzen eine Horizontallänge von 2 - 5 Mikrometern, was eine Kanalbreite definiert. In Fig. 4A sind die P-Halbleiterzonen 53 und 55 jeweils als in drei Teile aufgeteilt dargestellt, wobei aber zu bemerken ist, daß jeweils drei integral miteinander ausgebildet sind. Elektroden 56, 57 und 58 sind auf der Oberseite der P-Halbleiterzonen 53 bzw. 54 bzw. 55 vorgesehen. Elektroden 59, 60, 61 und 62 sind auf der Oberseite derjenigen Teile der N -Halbleiterlage 152 vorgesehen, die von P-Halbleiterzonen 53 und 55 umgeben ist. Es ist ebenfalls eine Elektrode 63 auf der Unterseite des N-Halbleitersubstrats 51 vorgesehen. Mit dem Bezugszeichen 64 ist ein Oxidfilm zum Zwecke der Passivierung bezeichnet.
Die folgende Beziehung besteht zwischen den Figuren 3A sowie den Figuren 4B und 4C. Die Halbleiterzonen 54 und 55 und derjenige Teil der Halbleiterlage 52, der sandwichartig zwischen den Halbleiterzonen 54 und 55 liegt, bilden die Emitterzone bzw. die Collectorzone bzw. die Basiszone eines PNP-Bipolar-Transistors Q1. Die Halbleiterzonen 53 und 54 und derjenige Teil der Halbleiterlage 52, der sandwichartig zwischen den Halbleiterzonen 53 und 54 liegt, bilden die Collectorzone bzw.
die Emitterzone bzw. die Basiszone eines PNP-Bipolar-Transistors Q2. Die Halbleiterzone 53, der Teil der Halbleiterlage 52 (einschließlich des Halbleitersubstrats 51) unterhalb der Zone 53 und die Halbleiterzone 152 benachbart zu den Elektroden 59 und 60 bilden die Gatezone bzw. die Sourcezone bzw. die Drainzone eines N-Kanal-Sperrschicht-FET 03. Die Halbleiterzone 55, der Teil der Halbleiterlage 52 (einschließlich des Halbleitersubstrats 51) unterhalb der Zone 53 und die Halbleiterzore 152, die sich benachbart zu den Elektroden 61 und 62 befindet, bilden die Gatezone bzw. die Sourcezone bzw. die Drainzone eines N-Kanal-Sperrschicht-FET Qq, Die erwähnten Elektroden 59 und 62 werden als Lese/Schreib-Elektroden RW1 und RWo verwendet wohingegen die Elektrode 57 als eine Y-Leitungs- oder Zeilen-Adressenelektrode Y und die Elektrode 63 als eine X-Leitungs-oder Zeilen-Adressenelektrode X verwendet wird. Die Abmessungen und Störstellenkonzentrationen der entsprechenden Zoren oder Regionen der entsprechenden FET werden in der Weise bestimmt, daß das Öffnen und Schließen ihrer Kanäle, d.h. derjenigen Zonen der Halbleiterlage 52 dieser FET, die von den Halbleiterzonen 53 und 55 umgeben sind, dadurch durchgeführt werden kann, daß man die Gatepotentiale der FET Q3 und Q4 im Bereich von 0 V bis zu den eingebauten oder eingeprägten Potentialen (ungefähr 0,3 - 0,7 V) ihrer Gategrenzschichten variiert.
Die Transistoren Q1 - Q4 bilden eine Flip-Flop-Schaltung. Die Transistoren Q1 und Q2 dienen als die Drainlasten der FET Q3 bzw. 04.
Die Arbeitsweise des oben erwähnten Beispiels der erfindulgs-~gemäßen Speicherzelle sei im folgenden beschrieben.
a) Auswahloperation Das Leitungs- oder Zeilenpotential auf der Y-Zeilen-Adre#senelektrode Y des Speichers, der ausgewählt werden soll, wird erhöht, und gleichzeitig damit wird das Potential auf der X-Zeilen-Adressenelektrode X abgesenkt. Es sei bemerkt, daß bei der erfindungsgemäßen integrierten Halbleiterschaltungsvorrichtung im allgemeinen eine Speicheranordnung derart aufgebaut ist,d#ß man eine Vielzahl solcher Speicherzellen, wie die in den Beispielen gezeigt sind, in einem erforderlich#n Muster anordnet. Eine solche Anordnung wird später noch beschrieben.
i.) Einschreibeoperation Unter den Leitungen der Schreib/Lese-Elektroden RWo und RW1 der ausgewählten Speicherzelle wird das Leitungspotential einer dieser Elektroden abgesenkt, und zwar entsprechend der einzuschreibenden Information. Beispielsweise wird das Zeilen- oder eitungspotential der Lese/Schreib-Elektrode RW1 abgesenkt, um Strom in die FET Q3-Seite einzugeben. Daraufhin wird die PN-Grenzs<hicht zwischen der Halbleiterlage 52,angeordnet in der Nähe der Elektrode 59,und der Halbleiterzone 53,angeordnet in der Nähe der Elektrode 59,in Durchlaßrichtung vorgespannt, so daß das Potential der erwähnten Halbleiterzone 53 abgesenkt wird und der Kanal von FET Q3,angeordnet in der Nachbarschaft der Elektrode 60, wird geschlossen. Infolgedessen wird die Elektrode 58 elektrisch schwimmend oder erdfrei, so daß die Menge der vom Transistor Q1 in das Gate des FET Q4 injizierten Träger ansteigt, und demgemäß wird der FET Q4 zu ;einem leitenden Zustand hin geschaltet. Dadurch fällt das Potential der Elektrode 61 ab. Dieser Potential#bfall wird positiv zur Gatezone 53 des FET Q3 rückgekoppelt (mi- gekoppelt), so daß das Potential der Elektrode 60 abgesenkt wird.
Durch diese positive Rückkopplungswirkung wird der FET Q3 schnell nicht leitend gemacht, wohingegen der FET Q4 schnell leitend gemacht wird. Infolgedessen wird die Einschreibinforration in die Speicherzelle eingesetzt. Sodann kann das Leitungspotential der Lese/Schreib-Elektrode RW auf seinen Normalwert zurückgebracht werden.
c) Ausleseoperation Die Leitungspotentiale der beiden Lese/Schreib-Elektroden IIWO und RW1 der ausgewählten Speicherzelle werden erhöht. Daraufhin fließt ein Strom in eine der Leitungen hinein, und zwar ertsprechend cem Speicherinhalt der Lpeicherzelle, so daß das Potential der Lese/Schreib-Elektrode, die mit dieser Leitung verbunden ist, abgesenkt wird. Demgemäß ist es abhängig von der Polarität der Potentialdifferenz zwischen diesen beiden Elektroden RW und 0 möglich, den Speicherinhalt der Speicherzelle zu lesen.
Eine Abwandlung der Speicherzelle gemäß den Fig. 3A und 3B ist in den Figuren 4A bis 4C gezeigt. Fig. 4A ist eine Draufsicht.
Die Figuren 4B und 4C sind Schnitte längs der Linien B-B bzw.
C-C in Fig. 4A. Das vorliegende Beispiel besitzt eine Anordnung, wo die FETs Q3 und Q4 des zuvor genannten Beispiels parallel angeordnet sind, und wobei die gemeinsame Emitterzone 54 der Transistoren Q1 und Q2 auf einer Seite der zwei FETs Q3 und Q4 angeordnet ist. Die andere Anordnung ist ähnlich zu der in Fig. 3A gezeigten. Insoferne sind Teile ähnlich denjenigen der Fig. 3A durch gleiche Bezugszeichen bezeichnet und eine ins einzelne gehende Beschreibung wird weggelassen.
Ein weiteres Beispiel einer erfindungsgemäßen Speicherzelle ist in den Fig. 5A und SB zu sehen. Fig. 5A ist ein Vertikalscnnitt durch diese Speicherzelle. Fig. 5B ist eine äquivalente Schaltung dieser Speicherzelle. Bei diesem Beispiel sieht die erfindungsgemäß Anordnung vor, daß die FETs Q3 und Q4 in den Fig. 3R und 3B in der Form eines Mehrfach-Draingebildes vorgesehen sind, wobei zusätzlich PNP-Bipolar-Transistoren Q5 und Q6 zum Auslesen und Einschreiben vorgesehen sind. Speziell sind P-Halbleiterzonen 65 und 66 mit einem niedrigen Widerstandswert (Störstellen-24 von 1024 26 3 konzentration von 1024 - 1026 Atome/m ) innerhalb der N-Halbleiterlage 52 vorgesehen. Diese P-Halbleiterzone 65, die P-Halbleiterzone 53 und der Teil der N-Halbleiterlage 52, der sandwichartig zwischen den P-Halbleiterzonen 65 und 53 liegt, bilden die Emitterzone (oder die Collectorzone) bzw. die Collectorzone (oder die Emitterzone) bzw. die Basiszone des Transistors Gleichfalls bilden die P-Halbleiterzone 66, die P-Halbleiterzone 55 und derjenige Teil der N-Halbleiterlage 52, der sandwichartig zwischen den P-Halbleiterzonen 66 und 55 liegt, die Emitterzone (oder die Collectorzone) bzw. die Collectorzone (oder die Emitterzone) bzw. die Basiszone des Transistors Q6. Die andere Anordnung ist ähnlich der des Beispiels gemäß Fig. 3A und 3B, so daß diejenigen Teile, die ähnlich denjenigen des vorhergehenden Beispiels sind, mit gleichen Bezugszeichen versehen sind, wobei dann deren ins einzelne gehende Beschreibung weggelassen ist.
Die Arbeitsweise des vorliegenden Beispiels wird wie folgt beschrieben.
d) Auswahloperation Die Auswahloperation ist ähnlich der des Beispiels der Fig. 3A und 3B.
e) Ausleseoperation Die Ausleseoperation ist ähnlich derjenigen des Beispiels gemäß den Fig. 3A und 3B. Wenn sich beispielsweise der FET Q3 im wEin"-Zustand befindet, so wird der Transistors Q5 leitend gemacht. Daher fließt ein Strom durch die Leitung der Lese/Schreib-Elektrode RW so daß das Potential der erwähnten Elektrode RW1 oder ihrer Leitung abgesenkt wird.
f) Einschreiboperation Ein Stromimpuls mit positiver Polarität wird an die Leitung einer der Lese/Schreib-Elektroden RW1 und RW entsprechend der einzuschreibenden Information geliefert. Wenn beispielsweise ein Stromimpuls mit positiver Polarität an die Leitung der Lese/ Schreib-Elektrode RWo angelegt wird, so ist es möglich, den FET Q3 in seinen Ein-Zustand und den FET Q4 in seinen Aus-Zustand zu bringen. Während dieses Teils der Operation wird das Potential auf der Y-Zeilen-Adressenelektrode Y abgesenkt. Ferner ist, wie im folgenden erläutert, die Speicherzelle in der Form einer Speicherzellenanordnung aufgebaut. Um daher zu verhindern, daß die Einschreibung in unbeabsichtigter Weise in einer benachbart angeordneten Speicherzelle erfolgt, wird das Potential der Adressenleitung in Richtung Y der benachbarten Speicherzelle augenblicklich angehoben.
Wie oben erwähnt, werden bei der erfindungsgemäßen integrierten Halbleiterschaltungsvorrichtung die Transistoren 03 und Oqr die zum Halten des Speicherinhalts dienen, durch Feldeffekttransistoren gebildet und demgemäß besitzen diese von Natur aus keine Trägerspeicherwirkung und sie sind in der Lage, einen Hochgeschwindigkeitsbetrieb durchzuführen. Ferner sind nicht derart schwierige Herstellungsschritte bei der Ausbildung dieser Transistoren Q3 und Q4 erforderlich, wie dies in der Vergangenheit der Fall war.
Ein weiteres Ausführungsbeispiel der Erfindung wird nunmehr unter Bezugnahme auf die Fig. 6A und 6B beschrieben. Das Beispiel gemäß Fig. 6A ist derart ausgebildet, daß seine Xquivalentschaltung in der in Fig. 6B gezeigten Weise dargestellt werden kann. Der Unterschied gegenüber dem Beispiel der Fig. 3A und 3B liegt in der Anordnung derart, daß die Transistoren Ql und Q2' welche die Trägerinjektoren zum Injizieren von Trägern in die Gatezonen der zustandshaltenden FETs Q4 und Q3 sind und die als die Drainbelastungen dieser FETs Q3 und Q4 dienen, durch gateisolierte FETs gebildet werden. Speziell dienen die P-Halbleiterzonen 54 und 55 als Sourcezone bzw. Drainzone des FET Q1' wohingegen die P-Zonen 54 und 53 als die Sourcezone bzw. die Drainzone des FET Q2 dienen. Die Gateelektroden 65 beider FETs Q1 und Q2 werden an einer Stelle oberhalb des Teils der N-Halbleiterlage 52 angeordnet zwischen Sourcezone 54 und Drainzonen 53, 55 über Gateisolationsfilm 64g ausgebildet.
Die Kanäle der entsprechenden FETs Q1 bzw. Q2 werden an einer Stelle unterhalb des Gateisolationsfilms 64g ausgebildet, um so mit den Gatezonen 55 und 53 der FETSQ4 und Q3 in Verbindung zu stehen.
In der Speicherzelle des vorliegenden Ausführungsbeispiels wird erfindungsgemäß die Sourceelektrode 57 der FETs Q1 und Q2 als die Injektionselektrode I verwendet, wohingegen die Gateelektrode 65 als die Y-Zeilen-Adressenelektrode Y verwendet wird.
Die Arbeitsweise bei diesem Ausführungsbeispiel ist die folgende.
g) Stand-by- oder Bereitschafts-Zustand Bei der erfindungsgemäßen integrierten Halbleiterschaltung sind die in diesem Beispiel gezeigten Speicherzellen im allgemeinen in einem erforderlichen Muster angeordnet, um eine Speicherzellenanordnung aufzubauen. Beim Bereitschaftszustand dieser Speicherzelle wird jedoch eine Bereitschaftsspannung mit positiver Polarität an die Injektionselektroden I sämtlicher Speicherzellen angelegt.
h) Auswahloperation, Einschreiboperation und Leseoperation Diese Operationen sind ähnlich denjenigen beim Beispiel gemäß den Fig. 3A und 3B.
Ein weiters Ausführungsbeispiel zeigt die Fig. 7. Dieses Beispiel unterscheidet sich von dem Beispiel gemäß Fig. 6A nur insoferne als die Trägerinjektionstransistoren Q1 und Q2 durch Sperrschicht-FETs gebildet sind. Die äquivalente Schaltung dieses Beispiels zeigt Fig. 6B. Insbesondere wird bei diesem Beispiel innerhalb der N-Halbleiterlage 52 eine integrale P-Halbleiterzone 80 ausgebildet, die eine Störstellenkonzentration von 1022 - 1025 Atome/m3 besitzt, welche als die Gatezone der Zustandshalte-FETs Q3 und Q4 dient. Im Mittelteil dieser P-Halbleiterzone 80 sind N-Halbleiterzonen 81 und 82 mit einem niedrigen Widerstandswert (Störstellenkonzentration 1022 - 1025 Atome/m3) ausgebildet, welche als die Gatezonen der Injektor-FETs dienen. Derjenige Teil der P-Halbleiterzone 80, der auf der linken Seite der N-Halbleiterzone 82 angeordnet ist, arbeitet als die Gatezone des FET Q3 und auch als die Drainzone des FET Q2. Demgegenüber arbeitet derjenige Teil des P-Halbleiters 80, der auf der rechten Seite der N-Halbleiterzone 81 angeordnet ist, als Gatezone des FET Q4 bzw. die Drainzone des FET Q1 Die übrige Anordnung sowie die übrigen Funktionen dieses Beispiels sind dem des Beispiels gemäß Fig. 6A ähnlich.
Die Speicherzellen der Erfindung mit den Anordnungen gemäß den Fig. 6A und 6B und Fig. 7 zeigen die folgenden Wirkungen.
Speziell sind die Transistoren Q3 und Qq, welche den Speicherinhalt festhalten, stets Sperrschicht-FETs und die Transistoren Q1 und Qir welche Träger in die Gatezonen der FETs Q3 und Q4 injizieren und die als Drainlasten für die FETs Q3 und Q4 eingesetzt sind, sind entweder Sperrschicht-FETs oder FETs mit isoliertem Gate. Daher besitzen diese Transistoren Q1 und Q2 selbst keine Begrenzung hinsichtlich der Schaltgeschwindigkeit, und zwar deshalb, weil sie keinen Ladungsspeichereffekt besitzen, und somit sind diese Transistoren in der Lage, eine hohe Betriebsgeschwindigkeit vorzusehen. Die FETs Q1 und Q2 sind ebenfalls vorgesehen zum Injizieren von Trägern in die Gatezonen der Treibertransistoren Q4 und Q3 durch die Kanäle. Daher ist der Trägerinjektionswirkungsgrad# « sehr hoch, wie dies in Fig. 12 gezeigt ist. Darüber hinaus wird selbst dann, wenn die Größe der Trägerinjektion erhöht wird, der Trägerinjektionswirkungsgrad# « kaum beeinflußt. Insoferne ist es möglich, eine hinreichende Menge an Trägern in die FETs Q3 und Q4 zu injizieren, um diese zu veranlassen, daß sie einen Betrieb mit hoher Geschwindigkeit erzeugen, wobei aber doch der Leistungsverlust außerordentlich klein bleibt. Ferner ist es durch Anlegen von Spannungsimpulsen an die Gateelektroden der FETs Q1 und Q2 möglich, die Taktsteuerung (clocking) durchzuführen und somit kann die für die Taktsteuerung erforderliche Leistung deutlich reduziert werden.
Als nächstes ist ein Beispiel der Speicheranordnung, welche Speicherzellen gemäß der Erfindung verwendet, in Fig. 8 dargestellt. In Fig. 8 bezeichnen die Symbole M11 - M23 die in den Fig. 6A oder 7 gezeigten Speicherzellen. X1 und X2 bezeichnen X-Adressenleitungen. Y1 und Y2 bezeichnen Y-Adressenleitungen.
Bo und B1 bezeichnen Lese- und Schreibleitungen. Um beispielsweise die Speicherzelle M12 auszuwählen, wird das Potential der Adressenleitung X1 etwas abgesenkt, wohingegen die Adressenleitung Y1 der Taktsteuerung unterworfen wird. Die Injektionselektroden I der entsprechenden Speicherzellen M11 - M23 erhalten eine Bereitschaftsspannung +V angelegt. Weitere Operationen ergeben sich ohne weiteres aus den vorstehenden Erläuterungen, so daß hier eine ins Einzelne gehende Erläuterung weggelassen werden kann.
Wie bereits oben erwähnt, ist es gemäß der Erfindung möglich, eine monolithische Speichervorrichtung zu erhalten, welche in der Lage ist, mit hoher Geschwindigkeit zu arbeiten und keine Schwierigkeiten bei ihrer Herstellung aufweist. Ferner ist es erfindungsgemäß möglich, eine monolithische Speichervorrichtung vorzusehen, die einen sehr kleinen Leistungsverlust zeigt, und die die Taktsteuerung mit geringer Leistung ermöglicht und eine hohe Betriebsgeschwindigkeit erreicht. Die vorteilhaften Wirkungen der Erfindungen sind daher beträchtlich.
Die bislang erwähnten Speicherzellen sind außerordentlich zweckmäßig für Schieberegister. Ein Schieberegister wird durch Kaskadenschaltung derartiger Zellen gebildet, und zwar jeweils zwei benachbarte Zellen definieren jede Stufe des Schieberegisters.
Im folgenden werden erfindungsgemäße Schieberegister anhand von Beispielen beschrieben.
Fig. 9A ist ein äquivalentes Schaltbild eines Beispiels einer Schieberegisterzelle gemäß der Erfindung, d.h. eine Schieberegisterstufe gebildet durch ein Master-Flip-Flop MF und ein Slave-Flip-Flop SF. Fig. 9B ist ein Vertikalschnitt eines baueichen Beispiels des Master-Flip-Flop MF(oder des Slave-Flip-Flop SF) der Schieberegisterzelle, die in Fig. 9A gezeigt ist.
Die entsprechenden Flip-Flops MF und SF werden jeweils aus zwei Bipolar-Transistoren Q1 und Q2 und zwei Sperrschicht-Feldeffekt -Transistoren Q3 und Q4 gebildet. Die FETs Q3 und Q4 besitzen jeweils zwei Drainelektroden. Die FETs Q3 und Q4 sind miteinander derart verbunden, daß die ersten Drains mit den Gates der entgegengesetzten (einem anderen des Paars) der FETs verbunden sind, um eine positive Rückkopplung (Mitkopplung) zu erhalten. Die Transistoren Q1 und Q2, die im folgenden als Inektortransistoren bezeichnet werden, dienen als die Drainlasten und Treiber für die FETs Q3 und Q4 und sind der Aufgabe der #njektion der Träger in die Gates der FETs Q4 bzw. Q3 zugeordr.et.
Ein Taktimpuls ~1 der ersten Phase wird an die Emitter der Injektortransistoren Q1 und Q2 des Master-Flip-Flop MF angelegt.
Ebenfalls wird ein Taktimpuls #2 mit einer invertierten Phase bezüglich des die erste Phase aufweisenden Taktimpulses 1 an die Emitter der Injektortransistoren Q1 und Q2 des Slave-Flip-Flop SF angelegt. Die zweiten Drains der FETs Q3 und Q4 ces Master-Flip-Flop MF sind mit den ersten Drains (Gates) der FETs Q3 und Q4 des Slave-Flip-Flop SF über Leitung L1 bzw. L2 verbunden. Die Eingangsgröße der Schieberegisterzelle, beisSielsweise die Ausgangsgröße der Zelle der vorhergehenden Stufe, wird an die ersten Drains (Gates) der FETs Q4 und Q3 des Master-Flip-Flop MF über Leitungen L3 bzw. L4 geliefert. Die Ausgangsgröße der Schieberegisterzelle, d.h. die Ausgangsgrößen der zweiten Drains der FETs Q3 und Q4 des Slave-Flip-Flop SF wird an die Registerzelle einer darauffolgenden Stufe oder an einen anderen Logikkreisabschnitt über Leitungen L5 und L6 geliefert.
Da die Arbeitsweise von Registerzellen dieser Bauart wohlbekannt ist, sei im folgenden nur eine kurze Beschreibung gegeben.
Wenn ein Taktimpuls 61 ankommt, wenn das Potential der Leitung hoch ist und wenn das Potential der Leitung L4 niedrig ist, so werden Träger in das Gate des FET Q4 über den Injektortransistor Q1 des Master-Flip-Flop MF injiziert, so daß dieser FET Q4 eitend gemacht wird. Da die Träger, die durch den Injektortransistor Q2 injiziert werden, durch den FET Q4 absorbiert werden, wird der andere FET Q3 nicht leitend gemacht. Im Falle, daß der Streukondensltor C1 der Leitung L1 vor dem Ankommen des Taktimpulses geladen wird, so wird diese Leitung L1 so wie sie ist alf dem positiven Potential gehalten. Die Streukapazität C2 der anderen Leitung L2 wird entladen, so daß die Leitung L2 auf einem niedrigen Potential gehalten wird. Wenn dann ein Taktimpuls #2 ankommt (wobei zu dieser Zeit kein Taktimpuls #i mehr vorhanden ist), so erkennt man, daß deshalb weil die -eitung L1 auf dem positiven Potential durch die Ladung der Streukapazität C1 gehalten ist, der FET Q4 des Slave-Flip-Flop SF uingeschaltet wird, so daß der Zustand der FETs Q3 und Q4 Ln den Streukapazitäten C5 und C6 der Leitungen L5 und L6 gespeichert wird.
Wie bereits oben erwähnt, werden Master-Flip-Flop MF and Slave-Flip-Flop SF alternatierend in den Betriebszustand gebracht und durch die Clockimpulse oder Taktimpulse 01 und 02 takt;esteuert, so daß die Information, welche den Eingangsleitunaen L3 und L4 der Registerzelle erteilt wird, an den Ausgangsleitungen L5 und L6 der Registerzelle mit einer konstanten Taktsteuerung oder Zeitsteuerung ausgegeben wird.
Wie man in Fig. 9A erkennt, sind erfindungsgemäß die FETs Q3 und Q4 der entsprechenden Flip-Flops MF und SF Sperrschicht-FETs mit einer ersten bzw. zweiten Drain. Die Abmessungen und Störstellenkonzentrationen der entsprechenden Zonen dieser FETTS Q3 und Q4 sind von solcher Art, daß die leitenden Kanäle dieser F3Ts geöffnet und geschlossen werden können durch Veränderung des Potentials der Gates innerhalb des Bereichs von O Volt bis zr eingeprägten Spannung der Gatesperrschicht.
Im folgenden sei unter Bezugnahme auf Fig. 9B der Aufbau der erfindungsgemäßen Flip-Flop MF und SF beschrieben: Das Hal -leiterplättchen (wafer) 50 wird durch Aufwachsen einer N-Halbleiterlage 52 mit einem relativ niedrigen Widerstandswert auf der Oberseite eines N-Halbleitersubstrats 51 mit niedrigem Widerstandswert gebildet. P-Halbleiterzonen 53, 54 und 55 mit niedrigem Widerstandswert werden innerhalb dieser N-Halbleiterlage 52 ausgebildet. In der Figur sind die P-Halbleiterzonen 53 und 55 so ausgedrückt, als ob jede in drei Teile aufgeteilt ist.
Es sei jedoch bemerkt, daß drei jeder Zone integral ausgebildet sind. Die Elektroden 56 , 57 und 58 sind auf der Oberseite der P-Halbleiterzonen 53, 54 und 55 vorgesehen. Die Elektroden 59, 60, 61 und 62 werden auf der Oberseite des Teils der N-Halbleiterlage 52 ausgebildet, der von den P-Halbleiterzonen 53 und 55 umgeben ist. Es ist ebenfalls eine Elektrode 63 auf der Bcdenoberfläche des N-Halbleitersubstrats 51 vorgesehen. Mit dem Bezugszeichen 64 ist ein Oxidfilm zum Zwecke der Passivierung bezeichnet. Wie in den vorhergehenden Beispielen sind vorzugsweise N+-Zonen 152 an den oberen Endteilen der Zone 52 für Elektrodenverbindungen vorgesehen, aber sie sind zur Vereinfachung der Zeichnungen hier weggelassen.
Die folgende Beziehung besteht zwischen Fig. 9B und Fig. 9A.
Die Halbleiterzonen 54 und 55 und derjenige Teil der Halbl~iterlage 52, der sandwichartig zwischen den Halbleiterzonen 54 und 55 angeordnet ist, bilden die Emitterzone bzw. die Collectorzone bzw. die Basiszone eines PNP-Bipolar-Transistors, der als der Injektortransistor Q1 wirkt. Die Halbleiterzonen 53 und 54 und derjenige Teil der Halbleiterlage 52, der sandwichartig zwischen den Halbleiterzonen 53 und 55 angeordnet ist, bilden die Collectorzone bzw. die Emitterzone bzw. die Basis zone eines PNP-Bipolar-Transistors, der als der Injektortransistor Q2 wirkt. Die Halbleiterzone 53 und der Teil der Halbleiterlage 52 (einschließlich des Halbleitersubstrats 51) unterhalb der Zone 53 und derjenige Teil der Halbleiterlage 52, der in der Nähe der Elektroden 59 und 60 angeordnet ist, bilden die Gatezone bzw. die Sourcezone bzw. die Drainzone eines N-Kanal-Sperrschicht-FET, der als der FET Q3 dient. Die Halbleiterzone 55, der Teil der Halbleiterlage 52 <einscnließlich des Halbleitersubstrats 51) unterhalb der Zone 53 und derjenige Teil der Halbleiterlage 52, der in der Nähe der Elektroden 61 und 62 angeordnet i'st, bilden die Gatezone bzw. die Sourcezone bzw.
die Drainzone eines N-Kanal-Sperrschicht-FET, welcher als der (~.?~T Q4 dient.
Wie oben erwähnt, weisen die entsprechenden Flip-Flops MF und SF der Schieberegisterzelle erfindungsgemäß stets Sperrschicht-FETS Q3 bzw. Q4 auf. Demgemäß kann hier von Natur aus ein Abfallen der Schaltgeschwindigkeit infolge des Ladungsträgerspeichereffekts vermieden werden, wie er bei bekannten Registerzellen auftritt.
Als nächstes sei ein konkreteres Beispiel der gemäß der Erfindung ausgebildeten Registerzelle anhand der Fig. lOA bis 10C beschrieben, wobei in Fig. 9A die äquivalente Schaltung dargestellt ist. Fig. 10A ist eine Draufsicht. Die Fig. 10B und 10C sind Schnitte längs der Linien B-B und C-C in Fig. 10A. Das vorliegende Beispiel ist in seinem Aufbau ähnlich wie das in Fig.
9B gezeigte Beispiel, mit der Ausnahme, daß die FETs Q3 und Q4, welche die Flip-Flops MF und SF bilden, parallel angeordnet sind, und daß der Emitter 54 des Injektortransistors Q1 und Q2 auf einer Seite der FETs Q3 und Q4 angeordnet ist. Demgemäß sind die gleichen Bezugszeichen denjenigen Teilen gegeben worden, die denjenigen der Fig. 9B ähneln, wobei deshalb auch eine ins einzelne gehende Beschreibung weggelassen werden kann.
Als nächstes sei ein äquivalentes Schaltbild der Schieberegisterzelle gemäß einem weiteren Ausführungsbeispiel der Erfindung anhand von Fig. 11A beschrieben. Bei diesem Beispiel bestehen die Injektortransistoren Q1 und Q2' welche Träger in die Gatezonen der FETs Q4 und Q3 der entsprechenden Flip-Flops MF und SF injizieren, aus entweder Sperrschicht-FETs oder Gate-isolierten FETs. Takt- oder Clockimpulse ~1 und #2 werden an die Gatezonen der Injektortransistoren Q1 bzw. Q2 der entsprechenden Flip-Flops MF bzw. SF angelegt. Eine Konstantspannung +V wird an die gemeinsame Sourcezone der Injektortransistoren Q1 und Q2 angelegt.
Abgesehen davon ist die äquivalente Schaltung ähnlich der in Fig. 9A aufgebaut.
Ein bauliches Beispiel des Flip-Flop MF oder SF ist in Fig. 11B dargestellt. Dieses vorliegende Beispiel repräsentiert die Anordnung, daß die Injektortransistoren Q1 und Q2 aus P-Kanal-Gateisolierten FETs bestehen. Eine Gateelektrode 65 ist auf der Oberseite der N-Halbleiterlage 52 über einen Gateisolationsfilm 64g vorgesehen. Insbesondere dienen die P-Halbleiterzonen 54 und 55 als die Sourcezone bzw. Drainzone des Injektor-FET Q1- Die P-Halbleiterzonen 54 und 53 dienen als die Sourcezone bzw. die Drainzone des Injektor-FET Q2. Die Kanäle der entsprechenden Injektor-FETs Q1 und Q2 werden unmittelbar unternalb der entsprechenden Gateisolationsfilme 64g ausgebildet und zwar in Verbindung mit den Gatezonen 55 und 53 der FETs Q3 bzw. 04. Die übrige Anordnung ist ähnlich wie in Fig. 9B.
Eine weitere Ausbildung des Flip-Flop MF (oder SF) ist in Fig. 11C gezeigt. Beim vorliegenden Beispiel ist die Anordnung derart getroffen, daß die Injektortransistoren Q1 und Q2 aus P-Kanal-Sperrschicht-FETs bestehen. Insbesondere ist eine P-Halbleiterzone 80, die integral mit der Gatezone der FETs Q3 und Q4 vorgesehen ist, innerhalb der N-Halbleiterlage 52 ausgebildet. Im Mittelteil dieser P-Halbleiterzone 80 sind N-Halbleiterzonen 81, 82 mit einem niedrigen Widerstandswert ausgebildet, die als die Gatezonen der Injektor-FETs dienen. Derjenige Teil der P-Halbleiterzone 80, der links von der N-Halbleiterzone 82 angeordnet ist, dient als die Gatezone des FET Q3 und auch als die Drainzone des Injektor-FET Q2.
Derjenige Teil der P-Halbleiterzone 80, der rechts von der N-Halbleiterzone 81 angeordnet ist, dient als Gatezone des FET Q4 und auch als Drainzone des Injektor-FET Q1- Der andere Aufbau ist ähnlich dem des Beispiels der Fig. 11B.
Die Schieberegisterzelle, die aus solchen Flip-Flops MF und SF besteht, die gemäß den Fig. 11B und 11C aufgebaut sind, kann in einer Planaranordnung aufgebaut sein, wie dies in den Fig. 10A und 10B dargestellt ist.
Die in Fig. 11A bis 11C gezeigten erfindungsgemäßen Schieberegisterzellen besitzen im folgenden zu beschreibende Wirkungen und Vorteile. Transistoren Q3 und Q4 sowie Injektortransistoren und Q2 werden stets durch FETs gebildet. Daher tritt im wesentlichen kein Abfall der Schaltgeschwindigkeit infolge der Trägerspeicherwirkung auf, und man erhält somit eine hohe Betriebsgeschwindigkeit. Auch injizieren die Injektor-FETs Q1 und Q2 Träger direkt in die Gatezonen der FETs Q4 bzw. Q3 durch ihre Kanäle. Demgemäß ist ihr Trägerinjektionswirkungsgrad oc außerordentlich hoch, wie dies in Fig. 12 dargestellt ist. Darüber hinaus wird selbst dann, wenn der Injektionsstrom Ii beträchtlich erhöht wird, kaum irgendein Abfall des Injektionswirkungsgrades auftreten. Es ist demgemäß möglich, eine hinreichende Menge an Trägern an die Gatezonen der FETs 03 und Q4 zu injizieren, so daß diese eine Hochgeschwindigkeitsschaltoperation mit außerordentlich kleiner Verlustleistung vornehmen. Ferner ist es möglich, durch das Anlegen von Spannungsimpulsen 01 und #2 an die Gateelektrode der Injektor-FETs Q1 und Q2 die Taktsteuerung der Schieberegisterzelle vorzunehmen. Auf diese Weise wird die für die Taktsteuerung erforderliche Leistung außerordentlich reduziert. Es sei bemerkt, daß Lagen von niedrigem Widerstandswert an den Elektrodenherausführteilen der jeweiligen oben beschriebenen Beispiele vorgesehen sein können, um nach Erfordernis Ohm'schen Kontakt vorzusehen.
Erfindungsgemäß ist es also möglich, ein monolithisches Schieberegister vorzusehen, welches in der Lage ist, einen Hochgeschwindigkeitsbetrieb auszuführen und welches leicht herzustellen ist und dabei doch auch eine geringe Verlustleistung aufweist, wobei ferner die Taktsteuerung mit einer geringen Leistung durchführbar ist.
Zusammenfassend sieht die Erfindung also eine Halbleitervorrichtung vor, die aus einem Paar von Invertertransistoren und einem Paar von Lasttransistoren besteht, um eine Flip-Flop-Schaltung zu bilden, und zwar ausgebildet in einem monolithischen Halbleitersubstrat; die Invertertransistoren sind N-Kanai-Sperrschicht-FETs mit einer gemeinsamen Sourcezone und mit Gatezonen verdrahtet mit den Drainzonen der anderen jeweiligen Invertertransistoren; die Lasttransistoren sind entweder PNP-Bipolar-Transistoren oder P-Kanal-Sperrschicht-FETs oder Gate-isolierte FETs; im Falle von Bipolar-Transistoren sind die P-Emitterzonen (die Sourcezonen im Falle von FETs) kontinuierlich ausgebildet, um eine gemeinsame einzige Zone zu bilden, und ihre P-Collectorzonen (die Drainzonen im Falle der FETs) sind in die P-Gatezonen der anderen der jeweiligen Invertertransistoren verschmolzen; die Lasttransistoren sind in der Lage, Träger in effizienter Weise in die Gatezonen der Invertertransistoren zu injizieren, und zwar ohne deren Basisbreiten in wesentlicher Weise einzuengen. Somit erreicht man mit der erfindungsgemäßen Halbleitervorrichtung eine hohe Schaltgeschwindigkeit, eine geringe Verlustleistung und darüber hinaus entstehen bei der Herstellung keine Schwierigkeiten. Zur Bildung eines Schieberegisters kann eine Vielzahl derartiger Flip-Flops in Kaskade geschaltet werden.

Claims

anspriiche 9 Halbleitervorrichtung mit mindestens einem Flip-Flep-Kreis in einem Halbleiterkörper, d a d u r c h g e k e n n z e i c h -n e t, daß der Flip-Flop-Kreis folgendes aufweist: einen ersten und einen zweiten Sperrschicht-Feldeffekttrarsistor (Q3, Q4) mit einer gemeinsamen Source,jeweils Gates und jeweils Drains, wobei die Drains des ersten und des zweiten Feldeffekttransistors jeweils nit den Gates des zweiten bzw. ersten Feldeffekttransistors verbunden sind, einen ersten und einen zweiten Bipolar-Transistor (Q1' Q2)' deren jeder einen Emitter, eine Basis und einen Collector aufweist, wobei der Collector des ersten Bipolar-Transistors in das Gcte des ersten Feldeffekttransistors verschmolzen (merged) ist unc der Collector des zweiten Bipolar-Transistors in das Gate des zweiten Feldeffekttransistors verschmolzen (merged) ist, und wobei die Basen der ersten und zweiten Bipolar-Transistoren in die erwähnte gemeinsame Source verschmolzen sind, und wobei ferner die Emitter der ersten und zweiten Bipolar-Transistoren als eine gemeinsame Emitterzone ausgebildet sind.
2. Halbleitervorrichtung mit mindestens einer Flip-Flc?-Schaltung in einem Halbleiterkörper, dadurch gekennzeichnet, daß die Flip-Flop-Schaltung folgendes aufweist: einen ersten und einen zweiten Sperrschicht-Feldeffekttransistor mit einer gemeinsamen Source, entsprechenden Gates und entsprechenden Drains, wobei die Drains der ersten und zweiten Feldeffekttransistoren mit den Gates des zweiten bzw. des ersten Felleffekttransistors in Verbindung stehen, und wobei ferner ein dritter und ein vierter Sperrschicht-Feldeffekttransistor vorgesehen ist, und zwar mit einer gemeinsamen Source, entsprechenden Gates und entsprechenden Drains, wobei die beiden der erwähnten Gates miteinander verbunden sind und die Drains der dritten und vierten Feldeffekttransistoren jeweils in die Gates der ersten und zweiten Feldeftekttransistoren verschmolzen (merged) sind.
3. Halbleitervorrichtung mit mindestens einer Flip-Flop-Schaltung in einem Halbleiterkörper, dadurch gekennzeichnet, daß die Flip-Flop-Schaltung folgendes aufweist: einen ersten und einen zweiten Feldeffekttransistor der Sperrschicht-Bauart mit einer gemeinsamen Source, entsprechenden Gates und entsprechenden Drains, wobei die Drains der ersten und zweiten Feldeffekttransistoren mit den Gates des zweiten bzw. ersten Feldeffekttransistors verbunden sind, und wobei ferner ein dritter und ein vierter Feldeffekttransistor einer Gate-isolierten Bauart eine gemeinsame Source,entsprechende Gates und entsprechende Drains aufweisen, wobei die beiden erwähnten Gates miteinander verbunden sind, während die Drains der dritten und vierten Feldeffekttransistoren in die Gates des zweiten bzw. ersten Feldeffekttransistors verschmolzen (merged) sind, und wobei die dritten und vierten Feldeffekttransistoren ferner entsprechende Kanäle zwischen ihrer gemeinsamen Source und den Drains aufweisen, und zwar kontinuierlich mit der gemeinsamen Source der ersten und zweiten Feldeffekttransistoren 4. Halbleitervorrichtung mit mindestens einer Schieberegisterzellenschaltung, welche folgendes aufweist: eine erste und eine zweite Flip-Flop-Schaltung, wobei jedes Flip-Flop folgendes umfaßt: einen ersten und einen zweiten Sperrschicht-Feldeffekttransistor mit einer gemeinsamen Source, entsprechenden Gates und entsprechenden ersten Drains sowie entsprechenden zweiten Drains, wobei die ersten Drains der ersten und zweiten Feldeffekttransistoren mit den Gates der zweiten bzw. ersten Feldeffekttransistoren verbunden sind, und wobei ferner ein erster und ein zweiter Bipolar-Transistor vorgesehen sind, die einen gemeinsamen Emitter, entsprechende Basen und entsprechende Collectoren aufweisen, und wobei die Collectoren der ersten und zweiten Bipolar-Transistoren in die Gates der ersten bzw.
der zweiten Feldeffekttransistoren verschmolzen sind, und wobei Kopplungsmittel vorgesehen sind, um jeweils die zweiten Drains der ersten bzw. zweiten Feldeffekttransistoren in der ersten Flip-Flop-Schaltung mit den ersten Drains der ersten und zweiten Feldeffekttransistoren in der zweiten Flip-Flop-Schaltung zu koppeln, und wobei ferner eine erste Takt- oder Clock-Klemme für das Anlegen eines ersten Taktsi-gnals vorqesehen ist, um die erste Flip-FIop-Schaltung taktzusteuern, und die n.it dem gemeinsamen Emitter der ersten und zweiten Bipolar-Transistortn in der ersten Flip-Flop-Schaltung verbunden ist, und wobei ferner eine zweite Taktklemme zur Verbindung mit einem zweiten Taktsignal zur Taktsteuerung der zweiten Flip-Flop-Schaltung vorgesehen ist und mit dem gemeinsamen Emitter der ersten uiid zweiten Bipolar-Transistoren in der zweiten Flip-Flop-Schaltung in Verbindung steht, und wobei schließlich die ersten Drains der ersten und zweiten Feldeffekttransistoren in der erwähnten ersten Flip-Flop-Schaltung Eingangsklemmensind, und wobei die zweiten Drains der ersten und zweiten Feldeffekttransistoren in der erwähnten zweiten Flip-Flop-Schaltung Ausgangsklemmen sind.
5. ilalbleitervorrichtung mit mindestens einer Schieberegisterzellt, die erste und zweite Flip-Flop-Schaltungen aufweist, dadurch gekennzeichnet, daß jede Flip-Flop-Schaltung folgendes aufweist: einen ersten und einen zweiten Feldeffekttransistor einer Sperrschicht-Bauart mit einer gemeinsamen Source, entsprechenden Gates, entsprechenden ersten Drains und entsprechenden zweiten Drains, wobei die ersten Drains des ersten und zweiten Feldeffekttransistors mit den Gates des zweiten bzw.

ersten Feldeffekttransistors verbunden sind, einen dritten und einen vierten Feldeffekttransistor mit einer gemeinsamen Source, entsprechenden Gates und entsprechenden Drains, wobei die beiden Gates miteinander verbunden sind, während die Drains des dritten bzw. vierten Feldeffekttransistors in die Gates des ersten bzw. zweiten Feldeffekttransistors verschmolzen sind, Kopplungsmittel zur jeweiligen Kopplung der zweiten Drains des ersten und zweiten Feldeffekttransistors in der ersten t'lip-Flop-Schaltung mit den ersten Drains der ersten und zweiten Feldeffekttransistoren in der erwähnten zweiten Flip-Flop-Schaltung, eine erste Klemme zum Anlegen eines ersten Clocksignals #ur Taktsteuerung der ersten Flip-Flop-Schaltung und verbunden mit der gemeinsamen Source des dritten und vierten Feldeffekttransistors in der ersten Flip-Flop-Schaltung, eine zweite Klemme zum Anlegen eines zweiten Taktsignals zur Taktsteuerung der zweiten Flip-Flop-Schaltung und verbunden mit der gemeinsamen Source der ersten und zweiten Feldeffekttransistoren in der erwähnten zweiten Flip-Flop-Schaltur #, und wobei die ersten Drains der ersten und zweiten Feldeffekttransistoren in der ersten Flip-Flop-Schaltung die Einga1gsklemmen sind, während die zweiten Drains der ersten und zweiten Feldeffekttransistoren in der zweiten Flip-Flop-Schaltung die Ausgangsklemmen sind.
6. Halbleitervorrichtung nach Anspruch 5, dadurch ge.ennzeichnet, daß die dritten und vierten Feideffekttransist ren zur Gate-isolierten Bauart gehören und entsprechende Kam. je zwischen der gemeinsamen Source und den Drains aufweisen und zwar kontinuierlich mit der gemeinsamen Source der erste: und zweiten Feldeffekttransistoren.