DE2644180B2 - Datenverarbeitungssystem - Google Patents

Description

Die Erfindung betrifft ein Datenverarbeitungssystem gemäß Oberbegriff des Anspruchs 1.

Generell werden von einer datenverarbeitenden w Vorrichtung Funktionen wie Serien/Paraüel-Umsetzung, Puffern und Federprüfung (zyklische Redundanzprüfung) von Eingangs/Ausgangsdaten, die Feststellung oder Beurteilung besonderer Marken (Unterscheidungsnummern), mit denen das Eingangs/Ausgangs-Da- r, tenformat versehen ist, deren Erzeugung, die Datenverbindung zwischen dem System und der zentralen Verarbeitungseinheit usw. verlangt.

Um diese Funktionen zu erreichen, sind herkömmliche Datenverarbeitungsvorrichtungen in zwei Baugrup- w> penstrukturtypen eingeteilt, von denen einer eine Individuallogik besitzt und mit einer Gruppe von Individualschaltungen zur Ausführung der erwähnten Funktionen versehen ist, und der andere Matrixaufbau besitzt und mit einer Gruppe von Allgemeinschaltungen h > zur Durchführung der erwähnten Funktionen versehen ist. Beim Typ mit Individuallogik wird exklusi" für jede Funktion eine individuelle Schaltung verwendet. Der Baugruppenaufbau des Typs mit Individuallogik läßt zwar keine besonders effektive Umsetzung in eine integrierte Schaltung zu, er führt aber selbst bei niedrigerer Verarbeitungsgeschwindigkeit zu keinerlei Schwierigkeiten für eine solche Datenverarbeitungsvorrichtung. Beim Matrixtyp besteht die Datenverarbeitungsvorrichtung hauptsächlich aus einer Registergruppe, einem Festwertspeicher (ROM) und einem Speicher mit beliebigem Zugriff (RAM), und er arbeitet entsprechend den Befehlen, die für jeden vorgeschriebenen Maschinenzyklus aus dem ROM ausgelesen werden. Maschinenzyklus bedeutet hier den Intervallabstand, mit dem Befehle nacheinander aus dem ROM ausgelesen werden. Somit wird während des Maschinenzyklus jeder Befehl vom ROM ausgeführt Gewöhnlich wird jeder Befehl innerhalb einer Zeitdauer ausgeführt, die kürzer als der Maschinenzyklus ist, und während eines Teils des Maschinenzyklus wird kein Befehl ausgeführt (bleibt das Rechenwerk also unbenutzt). In diesem Fall sind die Schaltungen in der Datenverarbeitungsvorrichtung (im folgenden Prozessor genannt) in Form einer Matrix angeordnet und lassen sich deshalb leicht in eine integrierte Schaltung umsetzen. Da jede von diesen jedoch allgemein verwendbar ist, sollte der Prozessor seine Operationsverarbeitung mit hoher Geschwindigkeit ausführen. Im Fall des Matrixtyp?· ist es jedoch herkömmlicherweise erforderlich, für diesen Zweck eine Gruppe von Individualschaltungen vorzusehen. Ferner tritt nach Integration dieses matrixartigen Datenprozessors auf einem Chip (Haibleiterplättchen) folgendes Problem auf:

Soll eine größere Anzahl Operationsfunktionen untergebracht werden, sollte dies mit hoher Dichte geschehen. Gleichzeitig muß in dem Fall, in welchem diese mit hochgradiger Integration (LSI) verwirklicht werden, eine Schaltungsintegrationsmethode, die für eine MOS-(Metall-Oxyd-Halbleiter-)Struktur benutzt wird, angewendet werden. Die Venrbeitungsgeschwindigkeit der MOS-Transistorschaltung ist jedoch generell in einem Ausmaß von einer oder zwei Ziffern niedriger als diejenige einer Bipolartransistorschaltung. Um den matrixartigen Prozessor durch Verwendung der MOS-Struktur in eine integrierte Schaltung umzusetzen und ihm die Ausführung der sehr schnellen Verarbeitungsoperation zu erlauben, muß ein geeigneter Schaltungsaufbau des Prozessors überlegt werden.

Man kann davon ausgehen, daß dieser die folgenden beiden Methoden umfaßt.

(i) Eine Methode unter Verwendung einer Individualschaltungsgruppe.

Die existierende MOS/LSI-Technik ermöglicht es, eine MOS/LSI-Schaltung mit einer Frequenz von maximal etwa 2 MHz zu betreiben. In dem Fall beispielsweise, in welchem die Steuerung einer Magnetscheibeneinheit mit einer durchschnittlichen Übertragungsgeschwindigkeit von 250 K Bit/s (200 K Bit/s minimal, 333 K Bit/s maximal) durchgeführt wird, kann die Datenverarbeitung ausreichend bewirkt werden, wenn für jede der verschiedenen vom Datenprozessor verlangten Funktionen eine individuelle oder private Schaltung vorgesehen ist. Eine Ein-Bit-Zelle der Übertragungsdaten ist jedoch gewöhnlich durch eine Zwei-Bit-Information repräsentiert, die auf der Zeitachse in Serie auftreten. In Wirklichkeit muß diese Individualschaltung deshalb mit einer

Datenverarbeitungsgeschwindigkeit fertig werden, die zweimal so groß wie die erwähnte Übertragungsgeschwindigkeit ist Vom Standpunkt des integrierten Schaltungsaufbaus bringt das Vorsehen einer Individualschaltungsgruppe jedoch eine beträchtliche Verringerung hinsichtlich der Integrationseffizienz mit sich und führt insbesondere zu dem Nachteil, daß es dem Aufbau des Prozessors an genereller Verwendbarkeit fehlt.
(b) Methode zur Erhöhung der Datenverarbeitungsgeschwindigkeit des Prozessors bei Verwendung einer Gruppe vielseitig verwendbarer Schaltungen. Um eine Operationseinheit, eine Registergruppe und einen Befehlsspeicher für viele Zwecke verwenden zu können, besitzt der Prozessor eine solche Baugruppenstruktiir, daß er für viele Verwendungszwecke benutzbar ist, und er ist daher durch eine Schaltungsanordnung gebildet, die einen möglichst geringen Anteil an Individualschaltungen aufweist Daher besitzt er eine matrixartige Logikschaltungsstruktur. Gemäß dieser Methode können die folgenden beiden Vorteilt erhalten werden.

(1) Obwohl die matrixartige Logikschaltungsstruktur unvermeidbar eine Logikredundanz aufweist kann sie durch Einsatz von MOS-Transistoren, die pro Transistor relativ wenig Platz beanspruchen, zu einem höheren Integrationsgrad als eine Schaltungsstruktur mit bipolarer Individuallogik führen, wenn man Befehlswörter oder Programmbefehle selbst richtig entwirft.

(2) Man kann einen Prozessor schaffen, dessen Aufbau eine vielseitige Verwendbarkeit ermöglicht.

Die Methode (b) bringt gegenüber der Methode (a) Vorteile, hat jedoch einen Nachteil hinsichtlich der Verarbeitungsgeschwindigkeit. Dieser Nachteil ergibt sich aus der Tatsache, daß die Zykluszeit begrenzt ist. Um die Verarbeitungsgeschwindigkeit des Datenprozessors zu erhöhen, sollte deshalb die minimale Länge der Zykluszeit des Speichers kleingemacht werden. Dieser Verringerung der minimalen Zykluszeitlänge folgt jedoch die zunehmende Notwendigkeit, die Treibfähigkeiten des Wortireibers für den Speiche· ?u erhöhen. Dies bedeutet eine Vergrößerung derjenigen Fläche, die vom Speicher einschließlich der Treiber belegt ist, was zu einer Erhöhung des Integrationsumfangs führt.

Aufgabe der vorliegenden Erfindung ist es deshalb, ein Datenverarbeitutigssystem zu schaffen, das nicht mit Individualschaltungen aufgebaut und allgemein verwendbar ist, aber trotzdem eine hohe Datenverarbuitungsgeschwindigkeit aufweist.
Die Lösung dieser Aufgabe ist im Patentanspruch 1 gelöst und in den Unteransprüchen vorteilhaft weitergebildet.

Das genannte Funktionsregister kann nicht nur die Adresse der Registerreihe während eines der beiden Teilzyklen bestimmen, sondern auch die Funktion der Operationsschaltung, wie die Funktionen einer logischen Operation oder einer arithmetischen Operation. Deshalb kann das System verschiedene Funktionen aufweisen einschließlich einer Schieberegistertunktion, einer Funktion einei zyklischen Redundanzprüfung, oder dergleichen, und als Ergebnis weist es einen Aufbau auf, dessen breite Verwendbarkeit vergrößert ist.

Da jeder Maschinenzyklus des Systems in wenigstens

zwei Teilzyklen unterteilt ist kann überdies die

■j Datenverarbeitungsgeschwindigkeit erhöht werden mit dem Ergebnis, daß das System geeignet wird zur Umsetzung in eine integrierte Schaltung, die auf der Verwendung von Langsamlogikschaltungselementen wie MOS-Elementen basiert Ein solches Datenverar-

ifi beitungssystem läßt sich daher auf einem einzigen LSI-Chip (Haibleiterplättchen) herstellen.

Im folgenden wird die Erfindung an Hand einer Ausführungsform näher erläutert In den Zeichnungen zeigt

F i g. 1 ein Blockschaltbild einer Ausführungsform des erfindungsgemäßen Datenverarbeitungssystems,

Fig.2 eine Registerdatei gemäß Erfindung und die Anordnung der in der Datei adressierten Register, wobei darauf hingewiesen wird, daß diese Figur die :■<) Registerdatei als Adressenanordn>r:g zeigt daß aber tatsächlich die jeweiligen Register an unterschiedlichen Stellen angeordnet sind,

F i g. 3 einen Zeitplan der Zeitsteuerungsimpulse, die von dem in F i g. 1 gezeigten Zeitsteuerungsimpubgenej) rator czeugt worden sind,

F i g. 4 ein Format eines Befehlswortes, das in dem in F i g. 1 gezeigten ROM gespeichert ist,

Fi g.5 ein Format des in Fig. 1 gezeigten Funktionsregisters (G-Registers),

in F i g. 6 ein Beispiel eines Flußbildes einer Datenverarbeitungsoperation des erfindungsgemäßen Systems, wobei es sich bei dem Flußbild um ein solches handelt, das man erhält, wenn der im gewünschten Format eingeschriebene Datenblock durch das System verarr > beitet worden ist und

Fig. 7A, 7B und 7C ein tatsächlich geschriebenes Format einer Magnetscheibe, das zur Erläuterung des Flußbildes der F i g. 6 verwendet wird. F i g. 7A zpigt die Zusammensetzung einer einzelnen Bit-Zelle, Fig. 7B -Ii zeigt die Zusammensetzung einer vorauslaufenden Mf "ke und Fig. 7C zeigt die Zusammensetzung des in die Scheibe geschriebenen Datenblocks.

Fig. 1 ist ein Blockschaltbild zur Darstellung eines Datenverarbeitungssystems entsprechend einer erfinr, dungsgemäßenAusführungsfoim.

Gemäß Fig. 1 umfaßt ein erfindungsgemäßes Datenverarbeitungssystem ein Ein/Ausgabe-Tor (E/A-TOR) 11 zum Empfang eines Befehles und einer Information von einer nicht gezeigten zentralen Verarbeitungsein-■-ifi heit (CPU) oder eines Übertragungsdatums, das zu und von einer Ausgabe-Vorrichtung zu übertragen ist, sowie einen Speicher mit beliebigem Zugriff (RAM) 12 zum Speiebern eines Datenwertes vom E/A-TOR 11 oder des Ergebnisses einer arithmetischen oder logischen v, Operation, ferner ein Rechenwerk 14 zur arithmetischen oder logischen Berechnungsverarbeitung der Information aus dem RAM, einen Festwertspeicher (ROM) 13, in dem Programmbefehle (oder Befehlswör ter) zur Regelung der Ausführung der Operation des Datenverarbeitungssystems gespeichert sind, ein Funktionsregister 15, in dem eine aus dem ROM 13 ausgelesene Befehlsinformation gespeichert ist, um die Adresse des RAM 12 und die Operationsfunktion des Rechenwerks 14 entsprechend der gespeicherten Information zu bestimmen, und eine Gruppe von Flipflops 16 zum Festhalten der seriellen Ein/Ausgabelnformation des Rechenwerks 14 oder zum Bestimmen der Bedingungen, unter denen das Datenverarhiitunns-

system arbeitet. Die erwähnten Elemente sind miteinander durch eine aus 8 Bits zusammengesetzte interne Sammelleitung 17 verbunden. Die Datenübertragung zwischen dem E/A-TOR If und dem Speicher mit beliebigem Zugriff (RAM) 12 wird über diese Sammelleitung 17 vorgenommen.

Die Datenverarbeitungsvorrichtung wird nun an Hand der Fig. 1 ir. weiterer Ausführlichkeit beschrieben. Beim Speicher 12 handelt es sich um ein Register, das aus Lese/Schreib-Speicherzellen in Matrixaufbau zusammengesetzt ist und 16 Register enthält, die je 8 Bits aufweisen. Der Inhalt von zwei (X- und K-Seite) dieser Register wird ausgelesen entsprechend einer aus dem ROM 13 ausgelesenen Befehlsinformation oder dem Inhalt des Funktionsregisters 15, und er wird durch das Rechenwerk 14 verarbeitet. Dem 16-Register-Speicher RAM 12 sind die Adressen von X(O) bis X(7) zugeteilt, wie in in der Adrcssentabelle der in K ι g. 2 dargestellten Registerdatei gezeigt ist. Der RAM 12 speichert einen (Jbergabedatenwert oder das Resultat der Rechenoperation.

Das Rechenwerk 14 ist eine funktionell verknüpfte Schaltung zur Ausführung verschiedener Arten arithmetischer oder logischer Operationen, die zur Datenverarbeitung erforderlich sind. Ferner sind im ROM 13 verschiedene Befehle wie z.B. der in Fig.4 gezeigte Mikrobefehl, gespeichert und im Befehlsregister 18 ist für jeden Maschinenzyklus der aus dem ROM 13 ausgelesene Befehl gespeichert, der sich unter der Adresse befindet, die durch eine Unterseitenadresse (Nl) und eine Oberseitenadresse (NU) bestimmt ist. Der im Befehlsregister 18 gespeicherte Befehl steuert die Adressenauswahl des RAM 12, die Operationsfunktion des Rechenwerks 14, den Zustand ausgewählter Flipflops aus der Gruppe der Flipflops 16, die Adressenauswahl des ROM 13 (Adresse des nächsten Befehls im ROM 13 usw.

Das E/A-TOR 11 umfaßt ein W-Register 19, ein M-Register 20, ein X-Seiten-Pufferregister (BFCX)H, ein K-Seiten-Pufferregister (BFCY)22 und ein Pufferregister (BFD)23. Im W-Register 19 ist Information gespeichert, die den Zustand des Datenverarbeitungssystems über eine aus 4-Bit-Leitungen zusammengesetzte externe Sammelleitung 25a mitteilen soll, und sind Steuerbits gespeichert zum Steuern eines Eingabe/Ausgabe-Mediums (beispielsweise einer Magnetscheibe oder eines Magnetbandes). Das //-Register steuert im Fall beispielsweise einer Magnetscheibensteuerung die relative Position zwischen der Scheibe und einem Magnetkopf (Arm). Das W-Register 19 ist den Adressen X(12), V(13) in der Adressentabelle einer Registerdatei zugewiesen (F i g. 2).

Das A/-Register 20 ist ein 4-Bit-Register zum Speichern der Befehlsinformation, die dem Datenverarbeitungssystem von der CPU über die externe Sammelleitung 25a zugeführt wird und die auf eine Verzweigungs- oder Sprungsteuerschaltung gegeben wird, wie nachstehend beschrieben ist Beim BFCX-Register 21 und beim BFCY-Register 22 handelt es sich je um ein Register, in dem Steuerinformation gespeichert ist, die dem Datenverarbeitungssystem von der CPU über eine aus 8-Bit-Leitungen zusammengesetzte externe Sammelleitung 256 zugeführt wird, beispielsweise um eine Sektoradresse oder eine Spuradresse im Fall einer Magnetscheibensteuerung. Das f?FC%-Register 2f ist den Adressen X(IO), X(11) zugeteilt, während das ÄFCT-Register 22 den Adressen r(10), Y(i 1), je in der Adressentabelle der Registerdatei, zugeteilt ist

Beim BFD-Register 23 handelt es sich um ein Pufferregister zum Vollzug der Datenverbindung mit der CPU. Die in diesem Pufferregister gespeicherte Information wird über die externe Sammelleitung 256 auf die CPU übertragen. Dem Register 23 sind die Adressen V (8), K(9) in der in Fig. 2 gezeigten Adressentabelle zugeordnet.

Das Funktionsregister fG-Regisler) 15 bildet einen Hauptkennzeichnungsteil der Erfindung. Ea handelt sich dabei um ein Register zur Bestimmung der internen Operation des Datenverarbeitungssystems während eines Teilzyklus, wie später beschrieben ist. Dem Funktionsregister 15 sind die Adressen X(12), X(13) in der in Fig. 2 gezeigten Adressentabelle zugewiesen. Das Funktionsregister fC-Register) 15 speichert die in Fig.4 gezeigten Direkt-Daten oder das Resultat des Rechenwerks, um die Adresse des RAM 12 und die Kechenfunktion des Rechenwerks 14 zu bestimmen.

Ein A/fy-Register 26 ist ein aus 3 Bits zusammengesetztes Register. Der ROM 13 hat eine Kapazität von 256 Wörtern. Die Adressenbestimmung des ROM 13 erfordert eine aus 8 Bits zusammengesetzte Adressenbestimmungsinformation. Demzufolge ist das Λ/LZ-Register 26 ein Register zur Bestimmung der 3 höchstwertigen der 8 Adressenbestimmungsinformationsbits. Dem M/-Register 26 sind die Adressen V(14), V(15)inder in F i g. 2 gezeigten Adressentabelle der Registerdatei zugeordnet.

In der in Fig. 2 gezeigten Adressentabelle der Registerdatei befinden sich die der 8. Adresse »8« und den nachfolgenden Adressen zugeordneten Register an der Eingangsseite des Rechenwerks 14. Dieser Registerplatz ist jedoch eine Anordnung der logischen Konstruktion und die Registeranordnung in der resultierenden Schaltung ist von derjenigen der Fig.2 tatsächlich unterschiedlich, wie es Fig. 1 zeigt, so daß für die Rechenoperation unter der Adresse »8« und den nachfolgenden Adressen lediglich die Funktion von TH (X), TH(Y) verfügbar gemacht wird, wie später beschrieben ist.

Ferner wird die Befehlsinformation des Λί-Registers 20 des E/A-TORES 11 auf die Sprungsteuerschaltung 27 (Fig. 1) gegeben. Diese Schaltung 27 dient dazu, die Verzweigungs- oder Sprunginformation zu bestimmen und diese an das niedrigstwertige Bit der zur Bestimmung der Adresse des ROM 13 bestimmten 8-Bit-Adresse zu liefern. Die Sprungsteuerschaltung 27 selektiert und bestimmt entsprechend einem später beschriebenen 5<?-Feld leidglich eine der 16 in Tabelle 4 gezeigten Positionen der Sprunginformation, die vom M-Register 20, den Flipflops 16 usw. kommen. Ein solcher 16-aus-1 -Selektor kann unter Verwendung einer gewöhnlichen Methode leicht hergestellt werden.

Die erwähnte Gruppe der Flipflops f6 setzt sich zusammen aus Flipflops (QN, Z, T, I₀, h, W₀, W₈), die zum Umsetzen oder Verschieben des Ausgangssignals des Rechenwerks 14 von parallelen Daten in serielle Daten dienen oder zum vorübergehenden Festhalten eines seriellen Eingangsdatenwertes, wie es zuvor erwähnt worden ist Die Funktion dieser Flipflops wird deutlich aus der folgenden Erläuterung des Befehlsformats. Im Fall beispielsweise einer Magnetscheibensteuerung empfängt die Flipflopgruppe f6 die seriellen Eingangsdaten von der Magnetscheibe über eine Ein-Bit-Eingangsleitung 28, und sie überträgt über eine Ein-Bit-Ausgangsleitung 29 serielle Ausgangsdaten zur Magnetscheibe. Bei dieser Ausführungsform ist das Datenverarbeitungssystem auf einem einzigen LSI-Chip

gebildet.

Die jeweiligen Aufbauten der Register, Speicher, Sammelleitungen und Flipflops sind nicht auf die speziellen Aufbauten begrenzt, sondern sie können durch eine gewöhnliche Methode in verschiedene Formen abgeändert werden.

D~j Datenverarbeitungssystem umfaßt ferner einen Zeitstrjuerungsimpulsgenerator 30, der beispielsweise einen Basistaktimpuls Φ von der CPU empfängt und Zeitsteuerungsimpulse Φ^Φι,Φυυηά ein Oiskriminatorsignal RC mit zwei während eines Maschinenzyklus erscheinenden Teilzyklen erzeugt. Die Zeitsteuerung, mit welcher die Taktimpulse Φ* Φι. Φ« und das Diskriminatorsignal RC erzeugt werden, ist durch den im D-Register 18 gespeicherten Befehl bestimmt. Der Taktimpuls Φ, wird auch dem RAM 12 zugeführt. Wenn der Taktimpuls Φι den Logikwert »1« aufweist, werden die F.rgehnisse der arithmetisrhen Operation vnm Rechenwerk 14 in den RAM 12 geschrieben. Wenn das im Befehlsregister gespeicherte Bit K (Fig.3 (b)) den Logikwert »0« aufweist, nimmt der Taktimpuls Φ₅ infolge der Ansteuerung des Zeitsteuerungsimpulsgenerators 30 durch das Befehlsregister 18 während des (nachfolgend erläuterten) CO-Zyklus den Logikwert »0« an. Das führt dazu, daß die Übergabe der Ergebnisse der arithmetischen Operation vom Rechenwerk 14 an den RAM 12 gesperrt ist. Der Zeitplan der einzelnen Zeitsteuerungsimpulse des Zeitsteuerungsimpulsgenerators ist in F i g. 3 gezeigt. Im Datenverarbeitungssysterr wird die Datenverarbeitungsoperation durch die Wirkung der Zeitsteuerungsimpulse ausgeführt. Wenn der Basistaktimpuls Φ dem Zeitsteuerungsimpulsgenerator 30 zugeführt wird, bewirkt nämlich gemäß F i g. 3(a) dessen Abfall die Erzeugung der Zeitsteuerungsimpulse Φ* Φι. Mit der Erzeugungszeitsteuerung des Impulses Φ, (F i g. 3(b)) wird das vom Rechenwerk 14 über die interne Sammelleitung gelieferte Operationsergebnis in der erwähnten Registerreihe gespeichert, und gleichzeitig werden die Flipflops C, HO, W₈ der Flipflopgruppe 16 gesetzt. Ferner setzt der in F i g. 3(c) gezeigte Zeitsteuerungsimpuls Φι Flipflops N, Z, Γ der Flipflopgruppe 16. Der in Fig. 3(d) gezeigte Zeitsteuerungsimpuls Φ« bewirkt, daß das aus dem ROM 13 ausgelesene Befehlswort im D-Register 18 gespeichert wird. Das Diskriminatorsignal RC nimmt eine Wellenform an, wie sie in Fig.3(e) gezeigt ist. Dieses Signal RC bezeichnet die beiden während eines einzigen Maschinenzyklus erscheinenden Teilzyklen. Diese Zeitsteuerungsimpulse Φ* Φι und Φια sowie das Signal RCwerden den genannten, in Fig. 1 gezeigten Registern zugeführt.

Im Fall von RC = 0 gibt das Diskriminatorsignal RC den vorangehenden der beiden Teilzyklen an. Während dieses vorangehenden Teilzyklus wird das Datenverarbeitungssystem nur durch das G-Funktionsregister IS gesteuert Demgemäß wird dieser Teilzyklus nachfolgend als »C0-Zyklus« bezeichnet

Im Fall von RC = 1 zeigt das Diskriminatorsignal RC den nachlaufenden der beiden Teilzyklen eines Maschinenzyklus an. Während dieses nachlaufenden Teilzyklus wird das System nur durch das im D-Befehlsregister 18 gespeicherte Befehlswort gesteuert Demzufolge wird dieser Teilzyklus nachfolgend als »Cl-Zyklus« bezeichnet Wie in F i g. 3(f) gezeigt ist, zeigt ferner ein FNC(G) des Inhalts des auf der internen Sammelleitung (17) erscheinenden Signals an, daß das durch das G-Funktionsregister 15 bestimmte Operationsergebnis auf dieser Sammelleitung 17 erscheint Das auf dieser

Leitung 17 erscheinende Operationsergebnis wird mit der Zeitsteuerung von RC ■ Φ, = I in die Registerdatei (Lese/Schreib-Speicher 12) eingegeben. Gleichermaßen zeigt ein FNC(D) des Signals der Fig. 3(f), daß das Operationsergebnis, das durch das im D-Befehlsregister 18 gespeicherte Befehlswort bestimmt ist, auf der internen Sammelleitung 17 erscheint. Dieses Operationsergebnis wird mit der Zeitsteuerung von RC · Φ₅ = 1 in die Registerdatei eingegeben.

Bei dieser Ausführungsform dient der Basistaktimpuls Φ als ein Öffnungsimpuls für die seriellen Eingangsdaten von der Magnetscheibe mit der Zeitsteuerung von Φ = 1. Generell ändert sich die Länge der Zeitdauer, während welcher Φ = 1 ist, mit dem Intervall zwischen den Bits des Eingangsdatenbit. Da dies jedoch für den Gegenstand der vorliegenden Erfindung nicht von Interesse ist, unterbleibt eine entsprechende Erläuterung.

Das Format des im ROM 13 gespeicherten Befehlswortes ist in Fig.4 gezeigt. Gemäß Fig.4 setzt sich dieses Befehlswort aus 24 Bits zusammen, und es ist in 11 Felder logischer Funktion unterteilt. Nachfolgend wird die Funktion der Felder P, K, DA, L, S. SA, FNC, U, V, NLund SQder Reihe nach erläutert.

(1) P(I Bit)

Dies ist ein Bit zur Bestimmung der Operationsart eines jeden Maschinenzyklus. Im Fall von P=O werden das Auslesen von Information aus der Registerdatei und das Einschreiben von Information in die Registerdatei nur hinsichtlich geradzahliger Adressen der Registerdatei durchgeführt. Ferner werden im Fall von P = 1 gleichermaßen das Auslesen von Information aus der Registerdatei und das Einschreiben von Information in diese nur hinsichtlich ungeradzahliger Adressen der Registerdatei ausgeführt. Das Bit des f-Feldes wird als das niedrigstwertige Bit der Leseadresse/Schreibadresse der Registerdatei verwendet. Die Bestimmung des f-Feldes wirkt effektiv auf beide Operationen, die während des CO- und des Cl-Zyklus durchgeführt werden. Wie zuvor erwähnt, sind die der 9. Adresse »9« und den nachfolgenden Adressen der in F i g. 2 gezeigten Registerdateiadressen zugeordneten Register sowohl geradzahligen als auch ungeradzahligen Adressen zugeteilt, und deshalb kann das Register sowohl unter dem Modus P=O als auch dem Modus P = I einem Zugriff ausgesetzt werden.

(2) K(I Bit)

Dies ist ein Bit zur Bestimmung des Operationsmodus eines jeden Maschinenzyklus. Im Fall von K = O werden die Operationen des CO- und des Cl-Zyklus in der erwähnten Reihenfolge ausgeführt, während im Fall von K = 1 die Operation des CO-Zyklus übergangen und nur die Operation des C1 -Zyklus ausgeführt wird.

Die Felder DA, L, S, SA, FNC und U fungieren lediglich im Zusammenhang mit dem Cl-Zyklus.

(3) DA (3 Bits), L(I Bit)

Jedes dieser Felder ist ein Feld zur Bestimmung der Adresse eines Registers der Registerdatei, um in dieser diejenigen Daten zu speichern, die während des Cl-Zyklus auf der internen Sammelleitung 17 erschienen sind. Das ΟΛ-Feld ist dazu bestimmt die drei höchstwertigen Bits einer Bit-Einheit (4 BiU) zur Bestimmung der Adressen 0 bis 15 anzugeben. Das L-FeId ist dazu bestimmt entweder die A"-Seite oder die V-Seite der Registerdatei zu bestimmen. Die durch die

Adressenbestimmungsbits von DA und L gebildete Adresse wird nachfolgend als »Bestimmungsadresse« bezeichnet. Die Stelle dieser Registeradressen in der Registerdatei, die durch die Felder DA, L und P bestimmt sind, ist in Tabelle I gezeigt. Wenn es dementsprechend gemäß Tabelle 1 erwünscht ist, die Adresse beispi Isweise des G-Funktionsregisters 15 zu bestimmen, muß diese Bestimmung lediglich so gemacht werden, daß D/4 = 110, L = 0, und P = 1 oder 0 ist.

Tabelle I

/. M

/. ■■ 1

000	0	V(O)	K(O)
000	I	-V(I)	K(I)
001	0	,V (2)	Y(D
001	1	X (3)	K(3)
010	0	X (4)	K(4)
010	I	-V (5)	K(S)
011	0	X (6)	K(6)
011	1	XP)	K(7)
100	0	XW	K(8)
100	1	X (9)	K(9)
101	0	-V(IO)	K(IO)
101	1	-V(Il)	K(Il)
110	0	X(U)	K(12)
110	1	X(U)	K(13)
111	0	X(U)	K(14)
111	1	X(XS)	K(IS)
		(4) SA (3 Bits)

Dies ist ein Feld zur Bestimmung der Registeradresse der Registerdatei, die zur Ausführung der arithmetischen Operation während des Cl-Zyklus verwendet wird, wobei generell zwei Register bestimmt werden (je ein Register von der X- und der V-Seite bezüglich derselben Adresse). Die durch die Adressenbestimmungsbits des 5/4-Feldes gebildete Adresse wird nachfolgend als »Quellenadresse« bezeichnet Daraus wird folgendes verständlich. Wenn es bei der arithmetischen Logikoperation erwünscht ist, eine exklusive logische Summe der Adressen X(i) und YQ) zu erhalten, kann diese Summe nur erhalten werden, wenn / = /ist, und nicht, wenn / Φ j ist Dieses 5/4-FeId wird gebildet durch die drei höchstwertigen Bits der Quellenadresse. Wenn ein Bit des P-Feldes zu diesem hinzu addiert wird, bestimmt es die Adresse der Registerdatei. Tabelle 2 zeigt die Stelle des durch die Felder A4 und P bestimmten Registers. Durch einen Vergleich der Tabellen 1 und 2 sieht man, daß die durch das DA-FeIa bestimmte Adresse der Registerdatei dieselbe wie die durch das SA-FeId bestimmte Adresse der Registerdatei ist

Tabelle 2	P	XW	Y(O)
SA	0	X(X)	Y(X)
000	1	X (2)	K(2)
000	0	X (3)	K(3)
001	1	λ (4)	K(4)
001	0
010

.V-I	/■	-V (5)	Y(S)	(5) FNCU Bits)
010	I	A-(O)	K(6)
011	0	-V (7)	Y(D
011	I	A-(S)	YW
100	0	-V (9)	K(9)
100	I	,V(IO)	K(IO)
101	0	V(Il)	K(Il)
K)I	I	A'(12)	Κ(12)
no	0	ΑΊΙ3)	-V (13)
110	I	-V (14)	Y(U)
III	0	A(LS)	YdS)
111	I

Dies ist ein Feld zur Bestimmung der Art der während des Cl-Zyklus ausgeführten arithmetischen Logikoperation. Von den in Tabelle 3 gezeigten Funktionen (1) bis (13) wird eine Funktion durch den Informationsinhalt dieses Feldes ausgewählt. In Tabelle 3 repräsentieren 50 bis B 7 8-Bit-Signale auf der internen Sammelleitung 17, wobei SO das höchstwertige Bit und Bl das niedrigstwertige Bit bezeichnet. Ferner repräsentieren die Größen AO bis X 7 je das Ausgangssignal der A"-Seite der Registerdatei. Gleichermaßen repräsentieren die Größen YO bis Y7 das Ausgangssignal der V-Seite der Registerdatei. Ferner bilden die Flipflops la, /ι, Wo, Wg, Cund Nd\e Flipflopgruppe 16. Speziell /ound /ι sind diejenigen Flipflops, die zum Speichern des seriellen Eingangsdatensignals von der Eingangsvorrichtung (Platte) vorgesehen sind. Der Grund, warum zwei Flipflops für diesen Zweck vorgesehen sind, ist der, daß die Einzel-Bit-Zelle des Übertragungsdatums generell aus zwei Datenbits zusammengesetzt ist; und es ist erforderlich, diese beiden Bit-Datenstücke gesondert zu speichern. Beispielsweise im Fall der Magnetscheibe wird ein Frequenzmodulationseinschreibsystem verwendet, und bei diesem System setzt sich jede Bit-Zelle zusammen aus zwei Datenbits »Takt-Bit« und »Daten-Bit«. Das Einspeichern des Datenwertes in das /o-Flipflop wird mit der Zeitsteuerung Φ = 1 des Maschinenzyklus im Modus P — 1 durchgeführt, während das Einspeichern des Datenwertes in das /i-Flipflop mit der Zeitsteuerung Φ = 1 des Maschinenzyklus im Modus P=O ausgeführt wird.

Das TH der Positionen (1), (2) in Tabelle 3 ist eine Übergabefunktion und ist dazu bestimmt, die der Adressenbestimmung entsprechende information der Registerdatei auf die interne Sammelleitung zu übergeben. Das SK der Position (3) ist eine Umdrehfunktion und ist dazu bestimmt, jede Bit-Position in umgekehrter Reihenfolge neu anzuordnen. Das SFJ der Positionen (4), (5) ist eine Schiebefunktion und ist dazu bestimmt ein Hereinnehmen der in der Flipflopgruppe 16 gespeicherten Information über die Sammelleitung 17 zu bewirken. Hinsichtlich des /o-Flipflops wird diese Funktion während des Maschinenzyklus im Modus P=O durchgeführt, während hinsichtlich des /i-Flipflop diese Funktion während des Maschinenzyklus im Modus P_ = 1 ausgeführt wird. Dies ist in Tabelle 3 in Form von P- I₀+ P- /ι-Β7dargestellt

Das SFC der Positionen (6), (7) ist eine Schiebefunktion und ist dazu bestimmt, die im C- Flipflop gespeicherte Information auf die Sammelleitung 17 zu

übergeben. Das XY Y der Position (8) ist eine X und Y

Operationsiunktion und ist zur Berechnung des B

EXKLUSIV-ODER bestimmt. Die A^-* V. X$ Y der k Positionen (9), (10) stellen eine Logikoperationsfunktion dar und werden dazu verwendet, zur Zeit des -, Datenempfangs einen zu den Übertragungsdaten

hinzugefügten zyklischen Redundanzprüfcode zu prüfen —

und gleichzeitig zur Zeit der Übertragung einen den P

Übertragungsdaten hinzuzufügenden zyklischen Re- P dundanzprüfcode zu erzeugen. Bei den X + I, V— 1, m ^ffl

X -Y der Positionen (11), (12), (13) handelt es sich um I, W, N

eine arithmetische Additions-Subtraktions-Funktion. +

In der folgenden Tabelle bedeuten: —

Tabelle 3

die X- bzw. V-Seite der Registerdatei Sammelleitung

(wie auch andere Indices) irgendeines der Bits eines Registers oder einer Sammelleitung

z. B. bedeutet X k das Bit k des Registers A Informationsübertragung Feld/³

Invertiertes Feld P
ErCLUSIVE-ODER Funktion Flipflops der F i g. 1
positives Vorzeichen
negatives Vorzeichen

Bezeichnung

(1) 77/(.V)

(2) 77/(K)
O)SK(Y)

(4) SH(X)

(5) SII(Y)

(β) SFC (X)

(I)SFC(Y)

(8) ,V V Y

O) (10) ,V # K, Λ$ Υ

l-'unktion

.Vj - B_k{k= O bis 7)

Kj · B_k (A = O bis 7)

K, j - B_k (A = O bis 7)

X_kl ι > β* (A = O bis 6); ,V₁₁ ♦ C

Ku ι ► B_k (A = Obis 6); Κι * C C^- - B₁; Λ», ι ► B_k(k = O bis 6); V₁₁ ■- C

C - O₇; Κ», ι - ß* (A = O bis 6); Κι * C

V< +) K, - ßj (A = O bis 7) (Exclusive - ODER)

ICT?/-- ß,;
wenn P= 1 (X_k, ,(T) K,_t ι) · CRI+ Y_kt , ■ CRI - ß_t (A - 0 bis 6)

wenn P-O

,ff) η» ι)' CTfVu ι CRI *B_k(k -Obis 6)

(11) Y + I

(12) Y- 1

(13) ,V-K

dann CRI=

(K) PLUS 1 - ß„_h„ - (Arithmetische Addition)
(K) MINUS 1 - B₁, _{bls 7} (Arithmetische Subtraction)
(A) MINUS (K) - /?„„,..₇ (Arithmetische Subtraction)

(6) U (1 Bit)

ίο

Dies ist ein Bit zur Bestimmung der Operation des N-Flipflops der Flipflopgruppe 16. Im Fall von U= ί wird der Wert des fib im AAFlipflop mit der Taktimpulszeitsteuerung von Φ/=1 gespeichert, während im Fall von LA=O der im N-Flipflop gespeicherte « Dateninhalt keiner Änderung unterzogen wird und der vorausgehende Dateninhalt unverändert bleibt

(7)5(1 Bit)

bO

Dies ist ein Bit zur Regulierung der Operation des Cl-Zyklus. Im Fall von 5=0 wird das Rechenergebnis der Rechenschaltung 14 auf die interne Sammelleitung 17 ausgegeben; die aus insgesamt 8 Bits zusammengesetzte Feldgruppe, das heißt die Felder von 54, FNC b5 und U in den obigen Positionen (4) bis (6) führen ihre jeweiligen Funktionen aus. Im Fall von 5= 1 wird das Rechenergebnis der Rechenschaltung 14 nicht auf dte interne Sammelleitung 17 ausgegeben, und die Felder von SA. FNCund LJführen ihre Funktion nicht aus. Und jene Inhalte der Befehlswörter, die durch die in den Feldern SA, FNCund Uenthaltenen 8 Bits repräsentiert sind, werden als sogenannte »Direktdaten« auf die interne Sammelleitung 17 ausgegeben, wie es in Fig.4 gezeigt ist

(8) V(I Bit)

Dies ist ein Bit zur Bestimmung der Operation desjenigen 7"-Flipflops der Flipflopgruppe 16. das dem seriellen Ausgangsdatenwert entspricht, der während der Cl-Zyklus auf der Serielldatenausgangsleitung 29 erscheint

Wenn V= 1 ist wird die Operation zur Eingabe oder Verschiebung des Inhalts des MFIipflops in das Γ-Flipflop durchgeführt und zwar mit der Impulszeitsteuerung von Φ{= 1. Wenn V-O ist wird die Operation zur Eingabe von »1« in das Γ-Flipflop mit der Impulszeitsteuerung von <&r= 1 ausgeführt

(9) Λ/Ζ. (4 Bits)

Dies ist ein Feld zur Bestimmung einiger Bits der Adresseninformation des ROM, in dem die Befehlswörter gespeichert sind, mit denen die Verarbeitungsoperation dieses Systems während des nächsten Maschinenzyklus ausgeführt werden soll. Und so wie es steht, erscheint dieses Feld als eine Adressenbiteinheit, di sich zusammensetzt aus 4 Bits, die den 3 Bits de Adresse folgen, die durch die Information de erwähnten NU-Registers 26 bestimmt ist

(10)S<?(4Bits)

Dies ist ein Feld zur Bestimmung des niedrigstwertigen Bits der Adresse des ROM, unter der die Befehlswörter gespeichert sind, mit denen die Operation während des nächsten Maschinenzyklus ausgeführt wird. Dieses Feld spielt die Rolle, zum niedrigstwertigen Bit einer ROM-bestimmenden Adresse ein Signal hinzuzufügen, das bewirkt, daß dieses niedrigstwertigi Bit die in Tabelle 4 gezeigte Verzweigungs- ode Sprungoperation durchführt Das heißt, aus J 6 Sprung informationsstücken in Tabelle 4 wird ein bedingte Sprungsignal ausgewählt, das der durch die 4 Bits de SQ-Feldes angegebenen Information entspricht

Tabelle 4	iniing	Unbedingter	(Zeichen 1)	Funktion
Be/eic		Sprung		0 - Das in der Reihen
(1)				folge niedrigste Bit
				des ROM 13
		bedingter (Zeichen 2)	1 — desgl.
(2)	M11= 1	Sprung (Zeichen 3)
(3)	M1= 1	(Zeichen 4)
(4) (5)	Λ/, = 1
(6)	C= 1		M(, - desgl.
(7)	/V= 1	(Zeichen 5)	M- — desgl. M2 - desgl.
(8)	Z= 1		AZ1 — desgl.
(9)	77VD= 1		C - desgl.
(10)	BSY= I		/V- desgl.
(Π)	IX= 1		Z- desgl.
(12)	Sn= 1	77VD - desgl.
(13)	S1 = 1	ßSK- desgl.
(14)	S= ι
(15)	Si = 1
(16)
IX - desgl.
•Si, - desgl.
S1 - desgl.
S2 - desgl.
Si · dcsul.

In Tabelle 4 sind Sprunginformationen (I) bis (16) und deren jeweilige Funktionen gezeigt. In Tabelle 4 zeigt ein (Zeichen 1) ein Ausgangssignal des M-Registers 20. Ein (Zeichen 2) bezeichnet ein Flipflop der Flipflopgrup- pp. 16. Das Ein-Bit-Register wird für jeden Maschinenzyklus (C \ -Zyklus) geändert mit der Information betreffend die Frage, ob die Informationsinhalte der aus 8 Bits zusammengesetzten internen Sammelleitung 17 alle ein Logikwert »0« sind oder nicht.

(wenn

I).

Ein (Zeichen 3) zeigt, daß ein »Datenübertragungs-Unterbrechungs-Kennzeichnungssignal« von der CPU übertragen wird. Ein (Zeichen 4) zeigt, daß ein Flipflop jedesmal gesetzt wird, wenn die CPU einen neuen Teil der Befehlsinformation in das Af-Register 20 schreibt. Ein (Zeichen 5) repräsentiert ein die Zustandsinformation eines Ein-/Ausgabe-Mediums angebenden Signals, das von einer Ein-/Ausgabe-Mediumsteuervorrichtung übertragen wird. Man beachte, daß die Art dei Sprungbedingungen in Tabelle 4 nicht verschiedenartig modifiziert werden kann.

Als nächstes wird eine Erläuterung des G-Funktionsregisters 15 als ein internes Funktionsregister gegeben Dieses Register dient zur Steuerung der Operation de; Systems während des CO-Zyklus, wie es zuvor erwähni worden ist. Die Bit-Zusammensetzung oder -Konfiguration dieses Registers 15 ist in F i g. 5 dargestellt. Die Bit« 0 bis 2 des G-Funktionsrcgisters (Cn bis Ch) werden zui Bestimmung sowohl der »Quellenadresse« (oder »Lieferadresse«) als auch der »Bestimmungsadresse« während des CO-Zyklus verwendet. Bei dieser Ausführungsform sollten nämlich die »Quellenadresse« und die »Bestimmungsadresse« im CO-Zyklus identisch sein Die Bits G 3 bis G 6 sind dazu bestimmt, die arithmetische und logische Operationsfunklion während des CO-Zyklus zu bestimmen. Die Adresse entweder der X- oder der V-Seite der Registerdatei als eine Bestimmungsadresse ist durch das Bit G 7 des

G-Funktionsregisters bezeichnet. In Tabelle 5 ist der Registerdateiplau sowohl der »Quellenadresse« als auch der »Bestimmungsadresse« gezeigt, die durch die G₀, Gi, Gi, Gi und das zuvor erwähnte P-Feld-Bit

bezeichnet werden soll. Wie Tabelle 5 zeigt, ist die Registerstelle der Registerdatei, die der durch die 4 Bits (G₀, G], Gi und P) bezeichneten Adresse entspricht, dieser zugeordnet gezeigt

Tabelle 5

G₂

Quelle

Bestimmung

G₁ = O G₁ = 1

O O	O	O
O O	O	1
O O	1	O
O O	1	1
O 1	O	O
O 1	O	I
O 1	I	O
O I	1	I
I O	O	O
1 O	O	I
1 O	I	O
I O	I	1
I I	O	O
I I	O	I
I 1	I	O
I I	I	I

X (»),	K(O)	Af(O)	K(O)
A-(I),	K(I)	A-(I)	K(I)
X (2),	K (2)	X(D	K(2)
X (3),	K (3)	XQ)	K(3)
A" (4),	K (4)	X (4)	K(4)
X (S),	K (5)	X(S)	K(5)
X (6),	K (6)	X (6)	K (6)
A1 (7),	K (7)	A" (7)	K(7)
-V (8),	K (8)	.V (8)	K(8)
Af (9),	K (9)	A'(9)	K (9)
.V(IO),	K(IO)	.V(IO)	ΚΠ0)
.V(Il),	K(Il)	.V(Il)	K(Il)
A-(12),	K(12)	X (12)	K(12)
Af (13),	K(13)	A-(13)	K(13)
A'(14),	K(14)	A-(14)	K(14)
A(IS),	K(IS)	A-(IS)	K(15)

Aus der vorausgehenden Beschreibung wird folgendes klar.

(a) Die »Quellenadresse« der Registerdatei ist während des C0-Zyklus durch die Bits Go, Gi und G? des G-Funktionsregisters 15 und das P-FeId (Bit) und während des Cl-Zyklus durch das in Fig.4 gezeigte SA- und P-FeId bestimmt.

Die »Quellenadresse«, die der Registerdatei gemäß F i g. 2 zugeführt wird, wird durch eine generelle Formel repräsentiert, wobei das vorausgehende in Betracht gezogen ist. Es sei nun angenommen, daß das »Quellenadressen«-Auswahlsignal, das aus 4 Bits zusammengesetzt ist, die der Registerdatei zugeführt werden, unter Betrachtung der Schaltung des Systems, wieder in der Biteinheit von der höchstwertigen zur niedrigstwertigen Ziffer durch SRC₀, SRC₁, SRC₂ und SRCi repräsentiert ist. Dann werden diese durch die folgende Formel ausgedrückt.

Quellenadrcsscnauswahlsignal:

SRC,, = RC -C₁, ι RC-SA₁, SRC, = RV-C₁ t RC SA₁ SRC₂ = RC C₂ ♦ RC SA₂ SRC_x = P

In Formel (1) repräsentiert RC ein Signal zur Unterscheidung zwischen den Teilzyklen Co und Ci, und die SAo bis SA2 repräsentieren das 5/1-FeId in der ßiteinhcit von der höchstwertigen bis zur niedrigstwertigen Ziffer.

(b) Die Bestimmungsadresse während des CO-Zyklus wird durch die Bits Gn, Gi und G₂ des G-Funktionsregisters und das P-FeId bestimmt, und während des C1-Zyklus durch das DA-FeId und das P-FeId, wie es in Tabelle I gezeigt ist.

Es sei nun wie im Fall der Quellenadresse angenommen, daß das »Bestimmungsadressenw-Auswahlsignal, das im Hinblick auf die Schaltung des Systems aus 4 Bits zusammengesetzt ist, die der Registerdatei zugeführt werden, wieder durch DSTo, DST_h DST₂ und DST₃ repräsentiert ist. Dann werden diese durch die folgende Formel ausgedrückt.

Bcslimmungsadrcsscnauswahlsignal:
DST₁, = RC C₁, f RC ■ DA₀ DSl] = RC C, + RC ■ DA, DST₂ = /TC C₁ + RC DA₇ DST, = P

(c) Das X- und K-Seiten-Auswahlbit, das einen Teil der »Bestimmungsadresse« bildet, wird während des CO-Zyklus durch das Bit Gl des G-Funktionsregisters 15 und während des C1-Zyklus durch das /.-Feld bestimmt.

Wenn nun angenommen wird, daß ähnlich dem Obigen / wieder das X- und K-Seiten-Auswahlbit repräsentiert, das der Registerdatei zugeführt wird, dann wird /folgendermaßen ausgedrückt.

V- >-Scitcniuisw;ihlsignal: ./ RC C- I KC

(d) Die 4 BiIs Gj bis Gf, des Funktionsrceisters 15

bestimmen die während des CO-Zyklus verwendete Arithmetik- und Logikoperationsfunktion, und die Art dieser Bestimmung ist vollständig die gleiche wie diejenige zur Bestimmung der Operationsfunktion durch das FWC-FeId während des Cl-Zyklus. Der 4-Bit-Code, der jeder der in Tabelle 3 gezeigten Funktionen (1) bis (3) entspricht, braucht nämlich nur in die 4 Bits G₃ bis G₆ des Funktionsregisters 15 eingeschrieben zu werden.

Wenn nun angenommen wird, daß das Funktionsauswahlsignal, das aus 4 Bits zusammengesetzt ist, die der Operationsschaltung zugeführt werden, wieder durch GNQ, bis GAZC₃ repräsentiert wird, dann werden unter Betrachtung der logischen Schaltung GNC₀ bis GNC₃ ausgedrückt durch folgende logische Formel.

Funktionsauswahlsignal:

GNC₀ = RC G₃ + RC- FNC₀ GNC₁ = RC Gt + RC- FNC₁ GNC₂ = RC-G₅ + RC- FNC₂ GNC₁ = RC-G₆ + RC- FNC,

(4)

Die unter den vorausgehenden Punkten (a) bis (d) gegebene Beschreibung ist von großer Wichtigkeit hinsichtlich der Hardware des erfindungsgemäßen Datenverarbeitungssystems. Speziell die zuvor aufgezählten logischen Formeln (T) bis (4) sind vom Standpunkt der Hardwaretechnik aus gesehen Gegenstand des erfindungsgemäßen Systems. Die für die Erfindung wichtigsten Elemente sind nämlich das Funktionsregis'.er 15 und eine durch die Logikformeln (1) bis (4) repräsentierte Selektorschaltung.

Man beachte, daß bei diese· Ausführungsform ein einzelner Maschinenzyklus in zwei Teilzyklen unterteilt ist, daß aber der einzelne Maschh.enzyklus generell in η Teilzyklen unterteilt werden kann. In diesem Fall ist es erforderlich, das Funktionsregister (n— l)-mal vorzusehen.

Die Hardwarestruktur des erfindungsgemäßen Datenverarbeitungssystems ist im vorausgehenden ausführlich erläutert worden. Nachfolgend wird eine ausführliche Operation des Systems anhand des in F i g. 6 gezeigten Verarbeitungsflußplans gezeigt. Dieser Verarbeitungsflußplan ist ein Beispiel, bei dem eine spezifische 8-Bit-Vorausmarke und ein dieser Vorausmarke folgender Datenblock aus 128 Bytes, wobei sowohl die Vorausmarke als auch der Datenblock zuvor in eine magnetische Platte eingeschrieben worden sind, eingegeben und in einen zentralen Prozessor übertragen werden. Vor einer ausführlichen Beschreibung des Arbeitsflußablaufs der F i g. 6 werden zunächst die mit dem Verarbeitungsflußablauf verbundenen Besonderheiten erläutert. In Fig.6 werden die während eines Maschinenzyklus des Datenverarbeitungssystems verwendeten Verarbeitungsfunktionen in einem einzigen rechteckigen oder sechseckigen »Block« empfangen. Dieser »Block« weist eine drei Zeilen ((a), (b), (c) in Fig.6) einnehmende Beschreibung von Angaben auf und der Beschreibungsinhalt jeder Zeile ist folgender.

(a) Erste Zeile: Die während des CO-Zyklus verwendete Verarbeitungsfunktionen ist in diese Zeile in Form der folgenden Gleichung(5) geschrieben:

Ί<

(5)

an der Stelle befindet, die durch die BiU Go bis G₂ und G₁ des G-Funktionsregisters bestimmt ist Man beachte: Wenn das K-FeId des in F i g. 4 gezeigten instruktionswortes ein Logikwert 1 ist, wenn nämlich der CO-Zyklus übersprungen ist, ist die erste Zeile (a) leer.

(b) Zweite Zeile: Es ist die während des Cl-Zyklus verwendete Verarbeitungsfunktion beschrieben. Wenn 5=0 ist, wird diese Funktion in dieser Zeile in derselben Form beschrieben, wie in der ersten Zeile (a), nämlich in Form der obigen Gleichung (5). Wenn S= 1 ist, ist die Funktion in Form der folgenden Gleichung (6) beschrieben:

Dabei repräsentiert γ das in Fig.4 gezeigte Direktdatenmuster. Man beachte: Wenn das Wort »Null« in die Position β geschrieben ist, so bedeutet dies, daß kein Operationsergebnis in irgendein Register eingegeben wird. Die Adresse (beispielsweise eine durch DA₀= \, DAi = h DAi= \ und L=Q repräsentierte Adresse, die in F i g. 2 durch Schräglinien gezeigt ist) des Registers, welche die Operation des Systems gegenwärtig unwirksam macht, entspricht demjenigen numerischen Wert, der repräsentiert ist durch die Bits DA₀ bis DA₂ des DA-Feldes und das L-Feld-Bit, das dem Wort »Null« entspricht.

(c) Dritte Zeile: Wenn der zuvor erwähnte bedingte Sprung ausgeführt wird, ist in dieser Zeile die Sprungfunktion entsprechend der in Tabelle 4 gezeigten Kennzeichnung beschrieben.

Fig.7 betrifft ein Datenformat der Magnetscheibe. F i g. 7A zeigt die Zusammensetzung einer einzigen Bitzelle, die in die magnetische Scheibe geschrieben ist. Die Bitzelle umfaßt ein Taktbit und ein auf das Taktbit folgendes Datenbit, und in die Taktbits ist mit Ausnahme einer vorangehenden Marke je ein Logikwert »1« geschrieben. Fig.7B zeigt die Zusammensetzung der vorangehenden Markt. Die vorangehende Marke setzt sich aus 8 Bitzellen zusammen. Die Taktbits weisen vom vordersten bis hintersten Bit die Logikwerte 1,0,1,0,1,0,1,0 auf. Die Datenbits weisen Logikwerte 0, 1, 0, 1, 0,1, 0,1 vom vordersten bis zum hintersten Bit auf. In Fig.7C ist die Zusammensetzung eines Datenblocks gezeigt. Der Datenblock ist nämlich zwischen zwei Synchronzonen gebettet, in die je Logikwerte »0« geschrieben sind (im Synchronbereich haben die Taktbits je einen Logikwert »1«), und er setzt sich zusammen aus einer vorangehenden Marke aus einem Byte, einem Datum aus 128 Bytes und einem zyklischen Redundanzprüfcode aus 2 Bytes.

Die im Operationsflußplan der F i g. 6 verwendeten Register haben je die Funktion, wie sie in der unten stehenden Tabelle 6 gezeigt sind.

Tabelle 6

Register

Funktion

Dabei bedeutet λ die Funktion des Rechenwerks und β repräsentiert ein Register der Registerdatü, das sich

Register zum Speichern des Musters
der vorangehenden Marke (Taktbit)
Taktbiteingabc-PulTcrregistcr
Register zum Speichern des Musters
der vorangehenden Marke (Datenbit)
Datenbiteingabc-PufTerregistcr

Fortsetzung

Register

Funktion

Y(D, Y (3) Y (4), Y(S)

Register zum Speichern der Funktionsformel des den zyklischen
Redundanzprüfcode erzeugenden
multinominellen Ausdrucks
Register für die zyklische
Redundanzprüfoperation
Bitzähler
Wortzähler (Bytezähler)

Im Operationsflußplan-Beispiel der Fig.6 werden der Maschinenzyklus beim Modus P=O und der Maschinenzyklus beim Modus P= 1 abwechselnd ausgeführt, und ersterer Maschinenzyklus wird zur Eingabe der Taktbits verwendet, während letzterer für die Eingabe der Datenbits benutz', wird. Es sei nun angenommen, daß in die Adresse von X (2) und X (3) der Registerdatei die Funktionsformel des den zyklischen Redundanzprüfcode erzeugenden Multinominalausdrucks gespeichert ist und daß in die Adresse von X(6) ein dezimalnumerischer Wert von 128 geschrieben ist. Wenn der Multinominalausdruck X^]t + X^² + X⁵+\ ist, dann ist in den Platz X (2) ein Wert »10001000« geschrieben, während in den Platz X (3) ein Wert von »00010001« geschrieben ist (W^b repräsentiei t das Bit der höchstwertigen Ziffer der Registerdatei).

Die Schritte des in Tabelle 6 gezeigten Verarbeitungsflußplans werden nun ausführlich erläutert, wobei die zur Tabelle 6 gehörigen Besonderheiten in Betracht gezogen sind.

In den Zeilen (a) und (b) der Fig.6 sind dieselben Symbole verwendet wie in den Positionen (1) bis (13) der Tabelle 3. »Null« bedeutet, was bezüglich Zeile (b) erwähnt ist. »Z= 1« in Zeile (c) in F i g. 6 bezeichnet den bedingten Sprung, der in Position (9) in Tabelle 4 gezeigt ist. Der Pfeif in Fig.6 bedeutet »Informationsübertragung«.

Schritt 111: Dieser ist ein Einschreibschritt, um es zu ermöglichen, während des CO-Zyklus, im Schritt 112 und in den nachfolgenden Schritten die Funktionen auszuführen, die repräsentiert sind durch die Forme!

SF/[V(I)]

V(O)(P = 0)
K(I)(P= I)

Schritt 113: In diesem Schritt werden die Datenbits, die entsprechend der Formel (7) während des CO-Zyklus eingegeben worden sind, aus der Magnetscheibe ausgelesen und über die Flipflopgruppe 16 und die interne Sammelleitung 17 in dem der Adresse K(¹) entsprechenden Register gespeichert Während des Cl-Zyklus wird ein hexadezimaler Wert »55« (eir. Datenbitmuster der vorangehenden Marke) als das unmittelbare Datenmuster in das der Adresse X(\) des Speichers 12 S= 1) entsprechende Register eingeschrieben.

Schritt 114: In diesem Schritt werden während des CO-Zyklus die Taktbits in das der Adresse K (0) des Speichers 12 entsprechende Register gemäß der Formel i'i (7) eingegeben. Während des Cl-Zyklus wird beurteilt, ob der in der Adresse K (0) des Speichers 12 gespeicherte Inhalt identisch ist mit dem in der Adresse X(O) gespeicherten Inhalt Wenn dieses Beurteilungsresultat anzeigt, daß beide identisch sind, wird die Verarbekungsoperation zum nächsten Schritt 115 vorgerückt Sind die beiden als niet identisch beurteilt worden, wird die Verarbeitungsoperatkjn zurückgeführt zum vorausgehenden Schritt 113, und die Dateneingabe von der Magnetscheibe wird wiederholt ausgeführt.

Schritt 115: Die Datenbits werden während des CO-Zjklus von der Magnetscheibe in die Adresse K(I) des Speichers 12 entsprechend der Formel (7) eingegeben. Während des Cl-Zyklus wird beurteilt, ob der in der Adresse K(I) gespeicherte Inhalt identisch ist mit dem in der Adresse X (1) gespeicherten Inhalt. Wenn das Beurteilungsresultat zeigt, daß beide identisch sind, bedeutet dies, daß die Existenz einer vorangehenden Marke sowohl durch das Taktbit als auch das Datenbit bestätigt worden ist, und die Verarbeitungsoperation wird zum nächsten Schritt 116 weitergerückt Wurde beurteilt, daß der Inhalt der Adresse K(I) mit dem Inhalt der Adresse X(I) nicht identisch ist, wird die Verarbeitungsoperation in den Operationsflußablauf Ρϊ getragen, und der Verarbeitungsdatenwert wird in diesem als ein Formatfehler verarbeitet.

.schritt 116: In diesem Schritt wird zu dem Zweck, zu veranlassen, daß die folgenden Funktionen während des CO-Zyklus im Schritt 117 und den nachfolgenden Schritten durchgeführt werden, ein Befehlswort aus dem ROM 13 ausgelesen und in die Adresse des Funktionsregisters 15 entsprechend der Stelle X (12) geschrieben.

In diesem Schritt wird das aus dem ROM 13 ausgelesene Befehlswort eingeschrieben in das Funktionsregister 15, das durch die Stelle X (13) (in diesem Fall 5=1) repräsentiert ist. Die Formel (7) ist dazu bestimmt, die Operation des Eingebens und Speicherns des Taktbits aus der Scheibe in das Register der Adresse K(O) und das Eingeben und Speichern des Datenbits in das Register der Adresse K(I) durchzuführen.

Schritt 112: Im Schritt 112 bis 115 wird die Funktion der Formel (7) während des C0-Zyklus ausgeführt. Ein hexadezimaler Wert »AA« (ein Taktbitmuster der vorangehenden Marke) wird während des Cl-Zyklus aus dem ROM 12 ausgelesen und als das in Fig.4 gezeigte Direktdatenmuster in dasjenige Register eingeschrieben, welches der Adresse X(O) des Speichers 12 (S=I) entspricht.

XO) # V(3)
X(2)# YiI)

V(3)(P = 1)
Y(D (P = 0)

Die durch die Formel (8) dargestellte Funktion ist dazu bestimmt, die- zyklische Redundanzprüfung durchzuführen, und, wie in Tabelle 6 gezeigt ist, sie führt die arithmetische und logische Operation eines in den Adressen X (2) und X (3) gespeicherten funktioneilen Ausdrucks aus, um zu bewirken, daß der resultierende Prüfcode in den Registern der Adressen K(2) und K(3) gespeichert wird.

Schritt 117: In diesem Schritt wird während des C0-Zyklus eine zyklische Redundanzprüfung entsprechend der Forme¹ (8) durchgeführt. Während des Cl-Zyklus wird das Datenbit von der Magnetscheibe in die Adresse K(I) des Speichers 12 eingegeben.

Schritt 118: In diesem Schritt wirH währr>nri a*>c

CO-Zyklus die zyklische Redundanzprüfung entsprechend der Formel (8) durchgeführt. Während des Cl-Zyklus wird ein anfangs eingestellter numerischer Wert »6« aus dem ROM 13 in das als Bitzähler wirkende Register entsprechend der Adresse Y(A) des Speichers 12 fS= ^eingeschrieben.

Schritt 119: In diesem Schritt wird dieselbe Operation wie im Schritt 117 durchgeführt.

Schritt 120: In diesem Schritt wird während des CO Zyklus die zyklische Redundanzprüfung entsprechend der Formel (8) durchgeführt. Während des Cl-Zyklus wird ein numerischer Wert 1 subtrahiert vom Registerinhalt der Adresse Y (A), in der der numerische Bit-Zählwert gespeichert ist, und es wird beurteilt, ob das Subtraktionsresultat Null ist oder nicht. Wenn dieses Beurteilungsresultat Null ist, wird die Verarbeitungsoperation zum nächsten Schritt 121 weitergerückt, und wenn es nicht Null ist, wird die Verarbeitungsoperation zum Schritt 119 zurückgeführt und dieselbe Verarbeitung wird wiederholt ausgeführt.

Schritt i2i: in diesem Schritt wird während des CO-Zyklus die zyklische Redundanzprüfung entsprechend der Formel (8) ausgeführt. Während des Cl-Zyklus wird gewöhnlich die Eingabe der Datenbits aus der Magnetscheibe in das System bewirkt. In diesem Schritt ist jedoch die Eingabe der Byte-Einheit vervollständigt, und deshalb wird das eingegebene Resultat in das SFD-Register 23 an der Stelle V(9) der Registerdatei geschrieben, um in die CPU übertragen zu werden.

Schritt 122: In diesem Schritt wird während des CO-Zyklus ein numerischer Wert 1 subtrahiert vom Dateninhalt des Registers, das unter der Adresse Y(6) angeordnet ist und als ein Byte-Zähler verwendet wird, und es wird beurteilt, ob das Sublraktionsresultat Null ist oder nicht. Ist das Resultat als Null beurteilt worden, wird die Verarbeitungsoperation zum nächsten Schritt 123 weitergerückt. Ist dieses Ergebnis nicht Null, wird die Verarbeitungsoperation zum Schritt 117 zurückgeführt und dieselbe Verarbeitung wird wiederholt durchgeführt.

Schritt 123: In diesem Schritt wird während des CO-Zyklus die zyklische Redundanzprüfung durchgeführt entsprechend der Formel (8). Während des Cl-Zyklus wird der numerische Dezimalwert »15« in das als Bit-Zähler wirkende Register entsprechend der Adresse K (5) des Speichers 12 geschrieben. In diesem Schrit! ist die Eingabe lediglich der in F i g. 7C gezeigten Daten bereits beendet, und deshalb wird die im zuvor erwähnten Schritt 117 gezeigte Eingabeoperation nicht ausgeführt.

Schritt 124: In diesem Schritt wird die zyklische Redundanzprüfung entsprechend der Formel (8) durchgeführt. Während des Cl-Zyklus wird keine Verarbeitungsoperation ausgeführt

Schritt 125: In diesem Schritt wird während des CO-Zyklus die zyklische Redundanzprüfung entsprechend der Formel (8) ausgeführt Während des Cl-Zyklus wird ein numerischer Wert »1« subtrahiert von demjenigen Register der Adresse Y(S), in dem ein Bit-Zählwert gespeichert ist, und es wird beurteilt, ob das Subtraktionsresultat Null ist oder nicht Ergibt die Beurteilung, daß das Subtraktionsresultat Null ist, wird die Verarbeitungsoperation zum nächsten Schritt 126 weitergerückt Wenn dieses Resultat nicht Null ist, wird die Verarbeitungsoperation zurückgeführt zum vorausgehenden Schritt 124.

Schritt 126: In diesem Schritt wird während des

CO-Zyklus die zyklische Redundanzprüfung entspre chend der Formel (8) durchgeführt. In diesem Schrit wird die Verarbeitungsoperation entsprechend dei Formel (8) vervollständigt. Während des Ci-Zyklu; wird beurteilt, ob das Endresultat (der endgültig erzeugte Code) der zyklischen Redundanzprüfung, da; in der Adresse V (2) des Speichers 12 gespeichert ist Null ist. Ergibt die Beurteilung, daß das Endergebni« Null ist, wird die Verarbeitungsoperation zum nächster Schritt 127 weitergerückt. Wenn dieses Ergebnis nichi Null ist, wird der Verarbeitungsdatenwert in der Operationsfluß Pj getragen und dort als ein irrtümlichei Übertragungsfehler behandelt. Im Fluß P] ist der in dei Adresse X (2) gespeicherte redundan/.prüfcodeerzeu gende Multinominalausdruck deshalb unwirksam ge macht.

Schritt 127: In diesem Schritt wird während de< CO-Zyklus nichts verarbeitet. Während des Cl-Zyklu; (in diesem Fall Feld K=\) wird beurteilt, ob da; Endergebnis der zyklischen Redundanzprüfung, da< unter der Adresse V(3) des Speichers 12 gespeichert ist Null ist. Ergibt diese Beurteilung, daß das Endergebni; Null ist. tritt die Verarbeitungsoperation in der Operationsfluß A ein und wird als korrekter Übertragungsdatenwert behandelt. Wenn dieses Ergebnis nichi Null ist, wird der Verarbeitungsdatenwert in der Operationsfluß Pt gebracht und dort als ein fehlerhafter Übertragungsdatenwert behandelt. Die genannten Bezugsbezeichnungen Pi bis Pt haben keine spezielle Bedeutung und können einfach als eine Markierung betrachtet werden.

Gemäß Flußplan der F i g. 6 erzeugt die Verwendung der Schritte 111' bis 116 dieselbe Wirkung, wie sie erhältlich ist durch Vorsehen eines unabhängigen Schieberegisters, und die Verwendung der Schritte 117 bis 126 erzeugt dieselbe Wirkung, wie sie erhältlich ist durch Vorsehen einer unabhängigen Schaltung zur zyklischen Redundanzprüfung.

Unter Beachtung der Tatsache, daß die von einem Datenverarbeitungssystem verlangte Funktion hauptsächlich dazu bestimmt ist, eine Datenverarbeitungsoperation wiederholt auszuführen, ist das erfindungsgemäße Datenverarbeitungssystem so aufgebaut, daß das Funktionsregister durch Ausnutzung dieser Tatsache hohe Funktionen auszuführen vermag. Demgemäß weist das erfindungsgemäße Datenverarbeitungssystem eine Hardwarestruktur auf, die Flexibilität hinsichtlich des Aufbaus aufweist, keine Individualeigenschaften wie eine individuell zugeschnittene Schaltung benötigt, auf kleinem Raum integriert werden kann, keine hochschnellen Eigenschaften wie ein Logikelement benötigt und als Resultat als Datenverarbeitungssystem auf einem einzigen LSI-Chip hergestellt werden kann.

Die vorausgehende Ausführungsform bezog sich zwar auf den Fall, in welchem das Datenverarbeitungssystem hauptsächlich zur Magnetscheibensteuerung verwendet wurde, die Erfindung kann aber natürlich für andere Steuerungsarten verwendet werden, wie eine Magnetbandsteuerung, eine Nachrichtenanschlußsteuerung usw. Das erfindungsgemäße Datenverarbeitungssystem zeigt seine Wirkung vornehmlich insbesondere in dem Fall, in welchem zwei oder mehr Arten von Verarbeitungsflossen (Hintergrund- und Vordergrundaufgabe) erforderlich sind.

Indem das Datenverarbeitungssystem mit einem Programmzähler verwendet wird, kann es ferner so ausgelegt werden, daß es die Datenverarbeitung ausführt, während die im ROM 13 gespeicherten

2 3 24

Befehle überwacht werden. Ferner kann bei dem durch das P-FeId gesteuerten Registers sein, d. h., des

Daienverarbeitungssystem das M/Register weggclas Adressenregisters der Registerdatei, das irgendeine

sen werden und es kann so aufgebaut werden, daß das bestimmte ungeradzahlige oder geradzahlige Ordnung

im /V(/Register gespeicherte Adressenbit zu der in der aufweist. Ferner kann das erfindungsgemäße Datenver-

Reihenfolpe an unterster Stelle stehenden Biteinheit , arbeitungssystem so aufgebaut werden, daß eine

oder der M.Biteinheit hinzugefügt wird. Ferner kann Erhöhung des Arbeitsbereichs (Kapazität) des Spei-

das Datenverarbeitungssystem flexibler hinsichtlich des _chers 12 bewirkt wird.

11 if r/u 5 Bkitt /.c

Claims (3)

Patentansprüche:

1. Datenverarbeitungssystem mit einer Speichervorrichtung zur Speicherung von je mehrere Felder s enthaltenden Befehlen, mit einem Befehlsregister zum Speichern je eines während jeweils eines Maschinenzyklus aus der Speichervorrichtung ausgelesenen Befehls, mit einem Rechenwerk zur Verarbeitung der Daten gemäß dem im Befehlsregister gespeicherten Befehl während desselben Maschinenzyklus, und mit einer Registergruppe (Registerdatei) zum Speichern der Daten und der Ausgabe des Rechenwerks, dadurch gekennzeichnet, daß der Registergruppe wenigstens ein ansteuerbares Funktionsregister (15) zum Speichern eines Befehls zugeordnet ist, daß eine den Maschinenzyklus in wenigstens zwei Teilzyklen (CO, Ci) unterteilende Schaltung vorgesehen ist und daß das Rechenwerk (14) während des einen Teilzyklus (CO) durch den im Funktionsregister (15) gespeicherten Befehl und während des anderen Teilzyklus (Cl) durch den im Befehlsregister (18) gespeicherten Befehl betreibbar ist

2. Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß eine die Registergruppe, das Funktionsregister (15) und das Befehlsregister (18) verbindende Sammelleitung (17) vorgesehen ist, ferner eine Steuervorrichtung (18,30), die in Abhängigkeit davon, ob ein bestimmtes Datenfeld (S-FeId) des im Befehlsregister gespeicherten Befehls einen ersten oder einen zweiten speziellen Datenwert aufweist, dne flt-τ die Sammelleitung (17) geführte Datenübertragung zwischen der Registergruppe, dem Funktion» gister (15) und dem r> Befehlsregister (18) bzw. eine über die Sammelleitung (17) geführte Übertragung dieses Datenfeldes zum Funktionsregister (15) bewirkt

3. Datenverarbeitungssystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine Vorrichtung vorgesehen ist, die eine Operation des Rechenwerks (14) während des einen Teilzyklus (CO) verhindert