DE2608983C2 - Logische Flip-Flop-Schaltungsanordnung in I↑2↑L-Technik - Google Patents
Logische Flip-Flop-Schaltungsanordnung in I↑2↑L-TechnikInfo
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- DE2608983C2 DE2608983C2 DE2608983A DE2608983A DE2608983C2 DE 2608983 C2 DE2608983 C2 DE 2608983C2 DE 2608983 A DE2608983 A DE 2608983A DE 2608983 A DE2608983 A DE 2608983A DE 2608983 C2 DE2608983 C2 DE 2608983C2
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Description
Fig.5 zeigt ein Taktdiagramm, für die Flip-Flop-Schaltungen
der F i g. 3 und 4.
Fig.6 zeigt eine Flip-Flop-Schaltung vom Typ D
lach der Erfindung, die Tore mit Vierfacheingängen und lincm einzelnen Ausgang verwendet.
Fig.7 zeigt ein Taktdiagramm für die Flip-Flop-Schaltung
nach F i g. b.
Fig.8 zeigt eine 12L-Haupt-Neben-Flip-Flop-Schaltung
nach der Erfindung.
Integrierte Injektionsiogik (I2L) ist ferner als Mischtransistor-Logik
(MTL) und die Schaltung eines !-L-Invcrsionstores,
das die Basis der 12L-Flip-Flop-Schaltungen
bildet ist in F i g. 1 dargestellt.
Wie diese Figur zeigt, umfaßt das Tor einen Transistor
TI, dessen Emitter an eine elektrische Speiseklemme 10 und dessen Kollektor an eine Eingangsklemme 12
und an die Basis eines Transistors T2 mit Mehrfachkollektor abgeschlossen ist und dessen Basis mit dem Emitter
des Transistors 72 und mit einer negativen Speiseklemme 12a verbunden ist. Die Kollektoren des Transistors
T2 sind jeweils getrennt mit einer einer Anzahl von Ausgangsklemmen 13 verbunden.
Das Tor nach Fig. 1 arbeitet in bekannter Weise, um
an jeder der Ausgangsklemmen 13 den inversen Wert des Signales zu liefern, das an die Eingangsklemme 12
angelegt wird, wobei die Vorderflanke von jedem der Ausgangssignale zeitlich mit Bezug auf die Vorderflanke
des Eingangssignales verzögert ist. Diese Zeitverzögerung wird nachfolgend als Torverzögerung bezeichnet.
Das Symbol für das Tor nach Fig. 1 ist in Fig.2
dargestellt und es wird bemerkt, daß das PL-lnversionstor
jede Anzahl von Ausgängen haben kann, wobei jeder Ausgang getrennt mit einem der Kollektoren des
Transistors 7"2 von F i g. 1 verbunden ist.
Der logische Injektions-Flip-Flop ist in F i g. 3 dargestellt,
wobei sieben Tore des Flip-Flops entsprechend mil den Bezugszeichen 1 bis 7 bezeichnet sind. Jedes der
Tore hat die in F i g. 1 gezeigte Form und wird durch das Symbol nLjh F i g. 2 dargestellt. Die Eingangsklemme
des Tores 5 ist mit 14, die Eingangsklemmc des Toren 1 mit 15 und die zweiten Ausgangsklemmen der Tore 6
und 7 sind entsprechend mit 16 und 17 bezeichnet.
Zum Zwecke der Darstellung des Betriebes des Flip-Flops
nach Fig. 1 wird angenommen, daß die Ausgangskleinme
17 mit der Eingang:,klemme 14 vorhanden ist, wie durch die gestrichelte Linie 20 gezeigt ist.
Die Taktdiagramme der Fig.5a bis 5h geben den
Zustand der Ausgänge der Tore 1 bis 7 von F i g. 3 an, wobei eine einzelne Zeitverzögerung durch das Bez.ugszeichen
18 bezeichnet ist. In F i g. 5 stellt die Wellenform A die Taktimpulse und die Wellenformen B bis H entsprechend
die Ausgänge der Tore 1, 5, 2, 4, 3, 6 und 7 dar.
Wenn somit die Taktimpulse A an die Klemme 15 gelegt werden, wird die negativ gehende Trigger-Flanke
19 eines Impulses A an das Tor 1 gelegt, d. h. der Eingang des Tores 1 geht herab. Dies führ! dazu, wie durch
die Wellenform B gezeigt, daß die Ausgänge des Tores 1 um eine Torverzögerung später hinaufgehen.
Zum Zeitpunkt des Anlegens der Schaltflanke 19 des
Impulses A gehen die Ausgänge des Tores 5. wie die Wellenform Czeigt, ebenfalls herab als Folge eines vorherigen
Wechsels des Zustandes am Ausgang des Tores 2 (siehe Wellenform D). Es wird jedoch betont, daß der
Wechsel des Zustandes der Ausgänge der Tore I und 2 nicht notwendigerweise zur gleichen Zeit auftreten
muß, die wirkliche Zeit, in der die Ausgänge des Tores 5 von einem hohen zu einem tiefen Zustand wechseln, is!
von der Periode der Taktimpulse abhängig. Bei der dargestellten Schaltung ist die Periode der Taktimpuls
derart, daß die Flip-Flop-Schaltung mit maximaler Geschwindigkeit
arbeilet. Der Wechsel des Zustandes der Ausgänge des Tores 5 würde somit bei langsameren
Arbeitsbedingungen erfolgen, ehe der Ausgang des Tores 1 von einem tiefen zu einem hohen Zustand wechseln.
ίο Der Wechsel des Zustandes der Ausgänge des Tores
5 hat zur Folge, daß, wie die Wellenform E zeigt, der Ausgang des Tores 4 um eine Torverzögerung später
hochgeht. Bei der dargestellten Anordnung der Schaltimpulse gehen somit die Ausgänge der Tore 1 und 4
gleichzeitig hoch. Wenn jedoch die Taktimpulsperiode langer ist als sechs Torverzögerungen, gehen die Ausgänge
der Tore 1 und 4 nicht gleichzeitig hoch.
Der Wechsel des Zustandes der Ausgänge der Tore 1 und 4 hat zur Folge, wie die Wellenform Fzeigt, daß die
Ausgänge des Tores 3 um eine Torverzögerung später herabgehen. Als Folge davon, da£ die Ausgänge des
Tores 3 herabgehen, gehen die Ausgänge des Tores 6 hoch, und zwar um eine Torverzögerung später, wie die
Wellenform C zeigt. Die Ausgänge der Tore ? und 4 werden nicht beeinflußt vom Wechsel des Zustandes
des Ausganges des Tores 3, weil sie bereits in einem hohen oder oberen Zustand sind.
Als Folge davon, daß das Tor 6 nach oben geht, gehen die Ausgänge des Tores 7. wie die Wellenform H zeigt,
herab.
Die positiv gehende Schaltflanke 21 des Impulses A tritt zur selben Zeil auf, wie der Wechsel des Zustandes
des Ausganges des Tores 6 und dies hat zur Folge, wie die Wellenform B zeigt, daß die Ausgänge des Tores 1
um eine Torverzögerung später herabgehen und zwar zur selben Zeit, wie die Ausgänge des Tores 7 herabgehen.
Als Folge davon, daß die Ausgänge des Tores 7 herabgchcn,
gehen die Ausgänge des Tores 5 hoch, (siehe
4» Wellenform C) und zwar um eine Torverzögerung später,
während als Folge davon, daß die Ausgänge des Tores 1 hcrabgehen. die Ausgänge des Tores 7 um eine
Torverzögerung später hochgehen, wie die Wellenform /"zeigt.
4") Der Wechsel des Zustandes der Ausgänge der Tore 3
und 5 hat zur Folge, daß die Ausgänge des Tores 4 herabgehen, wie Wellenform £ zeigt, und zwar um eine
Torverzögerung später und dieser Wechsel des Zustandes tritt zur selben Zeit auf, wie die nächste negativ
so gehende Schaltflanke 24 des Impulses A an das Tor 1 angelegt wird.
Die Ausgänge des Tores 6 werden nicht beeinflußt vom Wechsel des Zustandes der Ausgänge des Tores 3.
weil der tiefe Zustand der Ausgänge des Tores 7 verhindert, daß der Einging des Tores 6 hochgeh'..
Die Triggerflanke 24 veranlaßt, wie F i g 5 zeigt, daß die Ausgänge des Tores 1 um eine Zeitverzögerung
später hochgehen und dieser Wechsel des Zustandes der Ausgänge des T .,res 2 veranlaßt die Ausgänge des To-
bo res 7 nach einer weiteren Torverzögerung nach oben zu
gehen.
Als Folge davon, daß die Ausgänge des Tores 7 hochgehen, gehen die Ausgänge des Tores 6, wie die Wellenform
G zeigt, herab.
hr> Aus F i g. 5 erglüh sich somit, daß eine Verteilungsverzögerung
22 zwischen einer negativ gehenden Schaltflankc eines Impulses A und dem positiv gehenden Ausgang
die Lange von drei Torverzögerungen hat und daß
eine Verteilungsverzögerung 23 zwischen einer negativ gehenden Schaltflanke eines Taktimpulses A und dem
negativ gehenden Ausgang die Länge von vier Torverzögerungen hat.
in Abwesenheit der Verbindungsleitung 20 dauert es ι
somit drei Torverzögerungen nach dem Anlegen eines hohen Eingangs an die Quelle 14. ehe der Ausgang an
der Klemme 16 hochgeht und vier Torverzögerungen, ehe der Ausgang an der Klemme 17 herabgeht. Wenn
der Eingang tief ist. dauert es vier Torver/.ögerungcn, in bis der Ausgang an der Klemme 16 herabgehl und drei
Torverzögerungen, bis der Ausgang an der Klemme 17 heraufgeht. Alle Verzögerungen sind, wie oben erwähnt,
von der negativ gehenden Schaltflankc des Takiimpulses
aus gemessen. r>
Bei der I2L-Flip-Flop-Schaltung nach der Erfindung,
die in F i g. 4 in Form eines Blockdiagramms dargestellt ist. ist die Verteilungsverzögerung für die negativ gehenden
Ausgänge von vier auf /wei Torverzögerungen
reduziert, durch Zusammenfassen eines Ausganges von _>» jedem der Tore 2 und 6 und durch Zusammenfassen
eines Ausganges von jedem der Tore 3 und 7. um logische UN D-Funktionen zu erzeugen.
Die Reduzierung der Verteilungsver/.ögerung wird bewirkt, indem ein dritter Ausgang 25 für das Tor 2 2*>
vorgesehen und dieser Ausgang mil der Ausgangsklcmme
16 verbunden wird und indem ein vierter Ausgang 26 für das Tor 3 vorgesehen und dieser Ausgang mit der
Ausgangsklemme 17 verbunden wird.
Die Taktdiagramme der Fig. 51 und 5) zeigen entsprechend
die Wellenformen für die Ausgänge der Tore 2 und 6 sowie für die Tore 3 und 7 und wie sich aus
diesen Wellenformen ergibt, hat eine Verteilungsverzögerung 28 für die negativ gehenden Ausgänge die Dauer
von zwei Torverzögerungen, gemessen von der negativ r> gehenden Schaltflanke der Taktimpulsc aus. wobei die
Ausgänge 16 und 17 nach Fig.4 entsprechend dem Wechsel der Zustände der Tore 2 und 3 folgen. Im Betrieb
zwingt somit der Ausgang des Tores 2 (3) wenn er nach unten geht, den Ausgang des Tores 7 (6). nach oben
zu gehen, wodurch andererseits der Ausgang des Tores 6 (7) veranlaßt wird, abwärts zu gehen. Immer wenn
daher der Ausgang des Tores 6 (7) herabgeht, ist es deswegen, weil zwei Torverzögerungen früher der Ausgang
des Tores 2 (3) abwärts ging. Aus den F i g. 51 und 5) ergibt sich somit, daß durch eine Verbindung der
Tore 2 und 6 (3 und 7) in der in F i g. 4 gezeigten Weise, der Ausgang der Flip-Flop-Schahung herabgeht, wenn
der Ausgang des Steuertores 2 (3) herabgehl, d. h. nur
zwei Torverzögerungen nach dem Erscheinen der >o Schaltflanke des iaktimpulses A und er wird in einem
tiefen Zustand durch das Tor 6 (7) gehalten, das mit dem Tor 7 (6) gekoppelt ist.
Wenn die langsameren Verteilungsverzögerungen ebenfalls erforderlich sind, können die Tore 6 und 7
entsprechend mit weiteren Ausgängen 29 und 30 versehen sein, die entsprechend mit den Ausgangsklemmen
31 und 32 verbunden sind.
Die PL-Flip-Flop-Schaltung nach der Erfindung kann jede Kombination von schnellen und langsamen Aus- t>o
gangen aufweisen, wobei die besondere Ausbildung jeweils
von dem speziellen Anwendungsfall abhängt.
Wenn zusätzliche schnellere Ausgänge erforderlich sind bei irgendeiner der oben genannten Kombinationen.
50 kann dies erreicht werden, indem das geeignete *5
der Tore 2 und 3 mit einem weiteren Ausgang für jeden zusätzlich gewünschten Ausgang versehen wird, wobei
das zugeordnete Tor der Tore 6 und 7 mit einer entsprechenden Anzahl von zusätzlichen Ausgängen ausgestattet
wird und der oder jeder weitere Ausgang der Tore 2 und 3 separat mit einem der zusätzlichen Ausgänge der
Tore 6 und 7 verbunden wird.
Somit können die Tore 2 und 6 und/oder die Tore 3 und 7 mit einem oder mehreren schnellen Ausgängen
ausgestaltet werden, und. wenn erwünscht, können auch einer oder mehrere langsamere Ausgänge wenigstens
für eines der Tore 6 oder 7 vorgesehen werden.
Die logische UND-Funklion, die durch die I2L-FUp-Flop-Schaltung
geschaffen wird, die vorstehend beschrieben wurde, kann ebenfalls vorgesehen werden,
wie in F i g. b dargestellt ist, in einer Flip-Flop-Schaluing
vom Typ D. die Tore mit Vielfacheingängcn und einem Ein/.clausgang verwenden.
Wie F i g. b zeigt, umfaßt die Flip-Flop-Schaltung vom
Typ Deine Anzahl von miteinander verbundenen Toren 8 bis 15. wobei die Tore 8 bis 13 NAND-Tore sind, die in
bekannter Weise zusammenjieschaliet sind, um einen
üblichen Fhp-Flop-Schaltkreis vom Typ D zu bilden und
wobei jedes in bekannter Weise arbeitet, um an seinem Ausgang ein Signal mit hohem Pegel abzugeben, wenn
wenigstens einer seiner Eingänge auf einem niedrigen Pegel ist. während ein Ausgangssignnl mit niedrigcrem
Pegel abgegeben wird, wenn alle seine Eingänge auf einem hohen Pegel sind. Die Tore 14 und 15 sind UND-Torc
uikI dienen dazu, die oben genannte logische
UND-Fur·!'tion zu schaffen, d.h. die Eingänge des
UND-Torcs 14 sind mit den Ausgängen des NAND-Tores
9 verbunden, das benutzt wird, um das NAND-Tor
13 anzusteuern, und das NAND-Tor 12, während die Eingänge des UND-Torcs 15 mit den Ausgängen des
NAND-Tores 11. das zum Ansteuern des NAND-Tores
12 benutzt wird, und des NAND-Tores 13 verbunden sind.
Die Takldiagrammc der Fig. 71 bis 7Q zeigen den
Zustand der Ausgänge der Tore 8 bis 15 nach Fig. b,
wobei eine Torverzögerung durch das Bezugszeichen 33 bezeichnet ist. In Fig. 7 gibt die Wellenform /die
Taktimpulsc an und die Wellenformcn / bis Q stellen entsprechend die Ausgänge der Tore 8 bis 15 dar.
Zum Zwecke der Beschreibung des Betriebs des Flip-Flops nach Fig. b wird angenommen, daß eine seiner
Ausgangsklemmen 34 mit seiner Eingangsklemme 35 verbunden ist. wie durch die gestrichelte Linie 36 gezeigt
ist.
Wenn somit die Taktimpulse / an eine Klemme 37 gelegt werden, wird die positiv gehende Schaltflanke 38
eines Taklimpulses / an einen Eingang von jedem der Tore 9 und 11 gelegt, wobei im Zeitpunkt des Anlegens
der Schaltflanke 38 der Ausgang des Tores 10 hoc! jcht.
wie die Wellenform L zeigt und zwar aufgrund des Ausganges des Tores 8, der mit einem Eingang des Tores 10
und einem Eingang des Tores 9 verbunden ist und um eine Torver/.ögerung früher hcrabgeht. Unter diesen
Bedingungen sind alle Eingänge zum Tor 11 hoch, weshalb
dieses Tor. wie die Wellenform M zeigt, um eine Torverzögerung nach dem Anlegen der Schaltflanke 38
herabgeht- Der Ausgang des Tores 9 bleibt, wie die Wellenform K zeigt, hoch, weil einer seiner Eingänge,
d. h. derjenige vom Tor 8. tief ist.
Die Änderung des Zustandcs des Ausganges des Tores 11 hai zur Folge, daß ein Signal mit niedrigem Pegel
an einen Eingang des Tores 12 und an einen Eingang des Tores 15 gelegt wird, wodurch der Ausgang des Tores
12 (Wellenform N) veranlaßt wird, um eine Torverzögerung später nach oben zu gehen, und der Ausgang des
Tores 15 (Wellenform CV geht um eine Torverzögerung
später nach unten.
Der Wechsel des Zuslandes des Ausgangs des Tores 12 hat zur Folge, daß ein Signal mit hohem Pegel an
einen Eingang drs Tores 13 und an einen Hingang des Tores 14 gelegt wird, wodurch der Ausgang des Tores ι
1.3 (Wellenform O) veranlaßt wird, um eine Torverzögerung später herabzugehen und der Ausgang des Tores
14 (Wellenform P) wird veranlaßt, um eine Torverzögerung
spater hochzugehen.
Der Wechsel des Zuslandes des Ausganges des Tores in
13, der zum gleichen Zeitpunkt auftritt, wb eine negativ
gehende Schaltflankc 39 des Taktimpulses 10, veranlaßt den Ausgang des Tores 8 (Wellenform )) um eine Torverzögerung
später hochzugehen, da an einem seiner Hingänge das Ausgangssignal des Tores 13, das einen r,
niedrigen Pegel hat, liegt. Die .Schaltflankc 39 veranlaßt,
wie die Wellenform M zeigt, den Ausgang des Tores 11
um eine Torverzögerung später hochzugehen.
Somit wprrlrn dir Ausgange der Tore 8 und 11. die
gleichzeitig hochgehen, an die Eingänge des Tores 10 >n «ι gelegt und veranlassen, wie die Wellenform /. zeigt, den
Ausgang des Tores 10 um eine Torverzögerung später hochzugehen.
Die nächste positiv gehende Schallflanke 40 des Taklimpulses / wird an einen Eingang von jedem der Tore 9 r>
und 11 gelegt und da alle Eingänge zum Tor 9 hoch sind,
wird der Ausgang des Tores 9 (Wellenform K) veranlaßt, um eine Torverzögerung später herabzugehen.
Der Ausgang des Tores 11, der lief ist, wird nicht beeinflußt,
weil der vom Tor angelegte Eingang tief ist. so
Γ jr Wechsel des Zustandes des Ausganges des Tores
9 hat daher zur Folge, daß ein Signal mit tiefem Pegel an einen Eingang von jedem der Tore 8, 13 und 14 gelegt
wird. Dieses tiefe Signal veranlaßt den Ausgang des Tores 13 (Wellenform O) um eine Torverzögerung spä- J5
ter hochzugehen und den Ausgang des Tores 14 (Wellenform P) um eine Torverzögerung später tiefzugehen.
Der Ausgang des Tores 8 bleibt im oberen oder hohen Zustand, weil beide Eingänge dieses Tores tief bzw. unten
sind.
Das Ausgangssignal mit tiefem Pegel des Tores 13 wird an einen Eingang von jedem der Tore 12 und 15
gelegt, wobei der Ausgang des Tores 12 (Wellenform N)
veranlaßt wird, um eine Torverzögerung später nach unten zu gehen, während der Ausgang des Tores 15
(Wellenform Q) veranlaßt wird, um eine Torverzögerung später nach oben zu gehen.
Aus F i g. 7 ergibt sich somit, daß bei den NAND-Toren
12 und 13 eine Verteilungsverzögerung 41 zwischen einer negativ gehenden Schaltflanke eines Taklimpulses
/ und dem positiv gehenden Ausgang zwei Torvcrzögerungen lang ist und eine Verteilungsverzögerung 42
zwischen einer negativ gehenden Schaltflankc eines Taktimpulses / und dem negativ gehenden Ausgang die
Dauer von drei Torverzögerungen hat. Bei den UND-Toren 14 und 15 ergeben sich Verteilungsverzögerungen
43 und 44 entsprechend mit drei bzw. zwei Torverzögerungen zwischen einer negativ gehenden Schaltflanke
des Taktimpulses 10 und entsprechend den positiv und negativ gehenden Ausgängen. ω
Aus dem Vorhergehenden ergibt sich, daß kein Geschwindigkeitsgewinn
erreicht wird durch Verwendung der Ausgänge der Tore 14 und 15, ein wichtiges Merkmal
der Schaltung nach F i g. 6 ist jedoch darin zu sehen, daß der Ausgang von einem der Tore 14 und 15 immer
um eine Torverzögerung eher nach unten geht, ehe der Ausgang des anderen Tores nach oben geht, während
die Ausgänge der Tore 12 und 13 das Gegenteil tun.d. h.
ein Ausgang gehl immer um eine Torverzögerung eher
nach oben, ehe der andere Ausgang nach unten gehl.
Die Ausgänge der Tore 12 und 13 können somit entsprechend
mil den Ausgängen der Tore 14 und 15 beniiizl
werden, um wahre und inverse Ausgänge zu erzeugen, die gleichzeitig wechseln und diese Betriebsweise
kann in bestimmten Anwendungsfällen beträchtliche Vorteile bieten. Durch Verwendung der Ausgänge der
Tore 12 und 15 oder der Ausgänge der Tore 13 und 14 ist es ferner möglich, zu wählen, ob das Minimum von
zwei Torverzögerurigen erreicht wird, wenn Q nach oben oder nach unten geht.
Die logische UND-Funklion, die in jedem der integrierten
logischen Flip-Flop-Schaltungen, die vorstehend beschrieben wurden, erreicht wird, durch Kombinieren
eines Ausganges des Steuer-Tores, das mit einem der Ausgarigs-Tore verbunden ist. mil einem Ausgang
des anderen der Ausgangs-Tore, und/oder durch Kombinieren eines Ausgangs des Steuertores, das mit dem
anderen der Ausgangs-Tore verbunden ist, mit einem Ausgang dieses einen der Ausgangs-Tore, kann auch bei
einfachen Verknüpfungsschaltungen oder komplexeren Flip-Flop-Schaltungen, die auf Verknüpfungen basieren,
angewandt werden.
Beispielsweise können die l-'L-lnversions-Tore 16 bis
23 eines bekannten I-L-Haupt-Neben-Flip-Flop-Schaltkreises
in spezifischer Weise geschaltet werden, wie Fig.8 zeigt, um eine logische UND-Funktion und dadurch
einen schnellen Ausgang zu erzeugen, der es ermöglicht, daß der Flip-Flop mit vier Torverzögerungen
betrieben wird, anstelle der üblichen sechs Torverzögerungen. Die Tore 16 und 17 sind die Steuer-Tore für die
Ausgangs-Torc 18 und 19 von einem Teil der Schaltung und die Tore 20 und 21 sind die Steuer-Tore für die
Ausgangs-Tore 22 und 23 des anderen Teils der Schaltung. Die Betriebsweise und die Art und Weise wie die
Torverzögerungen erreicht werden, geht aus der Schaltung nach F i g. 8 in Verbindung mit den beschriebenen
Betriebsweisen der Flip-Flop-Schaltungen der Fig.4 und 6 hervor.
Während eine logische UND-Funktion vorstehend für jede der Schaltungen beschrieben wurde, wird bemerkt,
daß auch andere logische Funktionen, beispielsweise NAND-,ODER- oder NOR-Funktionen. möglich
sind.
Dies kann in der Flip-Flop-Schaliung nach F i g. 6 erreicht
werden durch Verwendung eines NAND-, eines ODER- oder eines NOR-Tores für eines oder beide der
UND-Torc 14 und 15. wobei die besondere Art des
Tores von den speziellen Betriebsanforderungen der F-Hp-Flop-Schaltung abhängt.
Mit der Schaltung nach Fig.6 können weitere Ausgänge
erhalten werden, indem weitere Tore des gewünschten Typs vorgesehen und die Eingänge dieser
Tore mit den Ausgängen der Tore 11 und 13 und/oder der Tore 9 und 12 verbunden werden.
Während die logische UND-Funktion in den logischen 12L-Schaltungen ohne Verwendung weiterer Tore
erreicht wird, ist es für logische NAND-, ODER-, und NOR-Funktionen erforderlich, bei diesen Schaltungen
besondere Tore des erforderlichen Typs vorzusehen, die mit den jeweiligen entsprechenden Ausgängen der
Sieuertore und der Ausgangs-Tore verbunden werden.
Die logische Flip-Flop-Schaltung nach der Erfindung, insbesondere die 12L-Schaltung, können in jeder logischen
Schaltung verwendet werden, die I2L-Technik und sequenzielle Logik verwendet und sie können insbesondere
bei programmierbaren Vier-Dekaden-Zäh-
ΔΌ WO
10
;';i lern verwendet werden.
In den meisten der logischen Flip-Flop-Schallungen
;: nach der Erfindung ist ein besonderes Tor vorgesehen,
ü um eine gewünschte logische Funktion zu realisieren.
Ji Bei Verwendung von 12L-Logik, kann jedoch eine logi-
if sehe UND-Funktion ohne ein besonderes Tor erreicht
''-J1 werden. In ähnlicher Weise können andere logische
U Techniken, beispielsweise ECL, SFL, DCTL und RTL in
|i einer logischen F'ip-Flop-Schallung nach der Erfindung
verwendet werden, um eine logische UND-Funktion in der beschriebenen Weise ohne Verwendung eines weiteren
Tores zu erreichen.
Hierzu 4 Blatt Zeichnungen
I')
$ 2(l
25
•15
55
bO
Claims (7)
1 2
verbunden ist, um eine logische Funktion zu bilden.
Patentansprüche: 8. Schahungsanordnung nach Anspruch 6, da
durch gekennzeichnet, daß wenigstens dieses eine
1 Logische Flip-Flop-Schaltungsanordnung in weitere Tor (z. B. 14) ein UND-Tor, eine NAND-PL-Technik
mit zwei in Rückkopplungskreisen lic- 5 Tor. ein ODER-Tor oder ein NOR-Tor ist.
genden Steuer-Toren (3,2) und zwei von ihnen angesteuerten Ausgangs-Toren (6, 7), deren Eingang je-
weils mit einem ersten Ausgang des zugehörigen
Steuer-Tores (3, 2) verbunden ist, und bei der ein .„,._, .·„-■· u ^- in c u ι
erster Ausgang jedes Ausgangs-Tores (6,7) mit dem m D.e Erfindung betrifft eine logische Flip-Flop-S;hal-Eingang
des jeweils anderen Ausgangs-Tores (7, 6) tungsanordnung in i^L-Techn.k mit zwei in Ruckverbunden
ist dadurch gekennzeichnet, kopplungskreisen liegenden Steuer-Toren und zwe. von
daß bei jedem Ausgangs-Tor (6,7) ein weiterer Aus- ihnen angesteuerten Ausgangs-Toren, deren Eingang
gang mit einer Ausgangsklemme (16,17) verbunden jeweils mit einem ersten Ausgang des zugehörigen
ist und daß bei wenigstens einem der Ausgangs-To- .5 Sieuer-Tores verbunden ist, und bei der ein erster Ausre'iz.
B 6) dieser weitere Ausgang mit einem weite- ga=ig jedes Ausgangs-Tores mit dem Eingang des jeren
Auseane von demjenigen der Steuer-Tore (2) weils anderen Ausgangs-Tores verbunden ist.
"erbindÄdans Sem anderen Ausgangs-Tor In der Zeitschrift Electronics. Februar 6. 1975. Se,
(7) verbunden ist. um eine logische Funktion zu bil- te 87 ist ein konventionelles PL-Flip-Flop vom Typ D
V 20 dargestellt. Es ist definiert als ein Flip-Flop, bei dem eine
2. Schaltungsanordnung nach Anspruch 1, da- Mehrzahl von PL-Inversions-Toren miteinander verdurch
^kennzeichnet, daß bei jedem der Ausgangs- banden sind, wobei bei einem ersten Tor em erster AusTore (6 7) der weitere Ausgang mit dem weiteren gang mit dem Eingang eines zweiten Tores und einem
Ausgang von dem demjenigen der Steuer-Tore (2,3) ersten Ausgang eines dritten Tores verbunden ist ein
verbunden ist. das mit dem anderen Ausgangs-Tor 25 zweiter Ausgang dieses Tores mit dem Eingang des dnt-(7
6) verbunden ist. um eine logische UND-Funktion ten Tores verbunden ist, der ferner mit dem Ausgang
u bilden e'nes v'erlcn Tores verbunden ist, wobei dessen bin-
3 Schaltungsanordnung nach Anspruch 1 oder 2. gang mit einer Quelle für Taktimpulse verbindbar ist.
dadurch gekennzeichnet, daß wenigstens bei einem wobei der Eingang eines fünften Tores mit einer Emder
Ausgangs-Torc h B. 6) wenigstens ein weiterer 30 gangsklemme und einem ersten Ausgang des zweiten
Ausgang (29) an eine Ausgangsklemme (31) ange- Tores verbunden ist, während ein erster Ausgang des
schlossen ist fünften Tores mit dem Eingang des zweiten Tores und
4 Schaltungsanordnung nach Einern der vorherge- ein zweiter Ausgang mil dem Eingang des vierten Tores
henden Ansprüche dadi-rch gekennzeichnet, daß verbunden ist, das ferner mil einem zweiten Ausgang
wenigstens eines der Ausgavigstc? (z. B. 6) eine An- j5 des dritten Tores verbunden ist. wobei cm dritter Auszahl weiterer Ausgänge aufweist, von denen jeder gang des drillen Tores mit dem Eingang eines sechsten
separat mit einer separaten Ausgangsklemme vcr- Tores und einem ersten Ausgang eines siebten Tores
bunden ist und daß wenigstens einer der weiteren verbunden ist, wobei ferner ein zweiter Ausgang des
Ausgänge wenigstens dieses einen Ausgangs-Torcs zweiten Tores mit dem Eingang des SIebten Tores und
(6) mit einem weiteren Ausgang von demjenigen der 40 einem ersten Ausgang des sechsten Tor« verbunden ist.
Steuer-Tore (z B 2) zusammengefaßt ist. das mil während ein /weiter Ausgang des sechsten Tores mit
dem anderen Ausgangs-Tor (7) verbunden ist. um einer ersten Ausgangsklcmmc verbunden ist und wobei
eine logische Funktion zu bilden. schließlich ein zweiter Ausgang des siebten Tores mit
5 Schaltungsanordnung nach Anspruch 1 oder 4. einer zweiten Ausgangsklemme verbunden ist.
dadurch gekennzeichnet, daß dadurch eine logische 4-, Nachteilig bei diesen bekannten Flip-Flop-Schal-UND-Funktion
gebildet wird, daß dieser eine weile- tungsanordnungen ist es. daß die Laut verzögerung, d. n.
re Ausgan» von wenigstens diesem einen Ausgangs- die Zeitspanne zwischen dem Triggern des Flip-Flops
Tor (z B 6) mit diesem weiteren Ausgang dieses und dem Erscheinendes Ausganges relativ lang ist
einen der Steuer-Tore (z. B. 2) verbunden ist. Aufgabe der Erfindung ist es daher, eine Flip-Flop-
6 Schaltungsanordnung nach Anspruch 2, da- w Schaltungsanordnung der eingangs genannten Art dcrdurch
gekennzeichnet, daß sie zwei der Flip-Flop- art weiterzubilden, daß diese Verzögerung reduziert
Schaltungen nach Anspruch 2 aufweist, daß ferner wird. .
bei den Steuer-Toren (16, 17 bzw. 20, 21) von jeder Nach der Erfindung wird dies dadurch erreicht, dall
der beiden Flip-Flop-Schaltungen jeweils der Ein- bei jedem Ausgangs-Tor ein weiterer Ausgang mit einer
gang an eine Eingangsklemme gelegt ist, und daß bei 55 Ausgangsklcmmc verbunden ist, und daß bei wenigstens
den Ausgangs-Toren (7. B. 18, 19) von einer der bei- einem der Ausgangs-Torc dieser weitere Ausgang mit
den Flip-Flop-Schaltungen jeweils der weitere Aus- einem weiteren Ausgang von demjenigen der Steuerto-
gang separat mit dem Eingang von jeweils einem der re verbunden ist. das mit dem anderen Ausgangs-Tor
Steuer-Tore (z B 20, 21) der anderen der beiden verbunden ist. um cmc logsichc Funktion zu bilden.
Flip-Flop-Schaitungen verbunden ist. ou Beispielsweise Ausführungsformen der Erf.ndung
7. Schaltungsanordnung nach Anspruch I. wobei werden nachfolgend anhand der Zeichnung erläutert, in
die Tore (8—13) NAND-Torc sind, dadurch gekenn- der . _ .
zeichnet daß der Ausgang von wenigstens dem ei- F i g. I die Schaltung eines WL-Invcrsions-Torcs zeigt,
nen der Ausgangs-Tore (z. B. 12) mit einem Eingang F i g. 2 zeigt das Symbol des Tores nach Fi g. I.
von wenigstens einem weiteren Tor (/.. B. 14) ver- M F i g. J /cig! einen konventionellen I-L-Flip-Flop vom
bunden ist. und daß der Ausgang von wenigstens Typ Dm Form eines Blockdiagrammcs.
einem der Steuer-Tore (z. B. 9) mit dem weiteren F i g. 4 zeigt eine I'L-Flip-Flop-Schaltung nach der
Eingang wenigstens dieses einen weiteren Tores (14) Erfindung in Form eines Blockdiagrumms.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB9964/75A GB1543716A (en) | 1975-03-11 | 1975-03-11 | Injection logic arrangements |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2608983A1 DE2608983A1 (de) | 1976-09-30 |
DE2608983C2 true DE2608983C2 (de) | 1984-08-02 |
Family
ID=9882036
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2608983A Expired DE2608983C2 (de) | 1975-03-11 | 1976-03-04 | Logische Flip-Flop-Schaltungsanordnung in I↑2↑L-Technik |
Country Status (7)
Country | Link |
---|---|
US (1) | US4056736A (de) |
JP (1) | JPS6020928B2 (de) |
DE (1) | DE2608983C2 (de) |
FR (1) | FR2304220A1 (de) |
GB (1) | GB1543716A (de) |
IT (1) | IT1057003B (de) |
NL (1) | NL7602117A (de) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL7606193A (nl) * | 1976-06-09 | 1977-12-13 | Philips Nv | Geintegreerde schakeling. |
FR2356314A1 (fr) * | 1976-06-22 | 1978-01-20 | Radiotechnique Compelec | Circuit integre logique a effet de seuil avec hysteresis |
US4331893A (en) * | 1976-09-24 | 1982-05-25 | Giddings & Lewis, Inc. | Boolean logic processor without accumulator output feedback |
NL7612222A (nl) * | 1976-11-04 | 1978-05-08 | Philips Nv | Geintegreerde schakeling. |
JPS5811134B2 (ja) * | 1976-12-14 | 1983-03-01 | 株式会社東芝 | 分周回路 |
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Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
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US3321639A (en) * | 1962-12-03 | 1967-05-23 | Gen Electric | Direct coupled, current mode logic |
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-
1975
- 1975-03-11 GB GB9964/75A patent/GB1543716A/en not_active Expired
-
1976
- 1976-02-27 US US05/662,273 patent/US4056736A/en not_active Expired - Lifetime
- 1976-03-01 NL NL7602117A patent/NL7602117A/xx not_active Application Discontinuation
- 1976-03-04 DE DE2608983A patent/DE2608983C2/de not_active Expired
- 1976-03-09 FR FR7606686A patent/FR2304220A1/fr active Granted
- 1976-03-10 JP JP51025998A patent/JPS6020928B2/ja not_active Expired
- 1976-03-10 IT IT21052/76A patent/IT1057003B/it active
Also Published As
Publication number | Publication date |
---|---|
NL7602117A (nl) | 1976-09-14 |
FR2304220A1 (fr) | 1976-10-08 |
JPS6020928B2 (ja) | 1985-05-24 |
US4056736A (en) | 1977-11-01 |
GB1543716A (en) | 1979-04-04 |
DE2608983A1 (de) | 1976-09-30 |
IT1057003B (it) | 1982-03-10 |
JPS51135349A (en) | 1976-11-24 |
FR2304220B1 (de) | 1980-12-05 |
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8127 | New person/name/address of the applicant |
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8128 | New person/name/address of the agent |
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|
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8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
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|
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