DE2607304C3

DE2607304C3 - Schaltungsanordnung zum Erzeugen von Analogsignalen mit veränderbarer Folgefrequenz

Info

Publication number: DE2607304C3
Application number: DE19762607304
Authority: DE
Inventors: Helmut 8000 Muenchen Zimmermann
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1976-02-23
Filing date: 1976-02-23
Publication date: 1980-09-11
Also published as: DE2607304B2; DE2607304A1

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Erzeugen von Analogsignalen mit einer veränderbaren Folgefrequenz, bei der ein Rechenwerk vorgesehen ist, dem von einem Taktgeber erzeugte Taktimpulse und die Folgefrequenz der Analogsignale bestimmende, binär codierte Eingabesijnale zugeführt werden und das binär codierte Datensignale abgibt, die den Momentanwerten der Analogsignale zu vorgegebenen Zeitpunkten zugeordnet sind und bei der ein Digital-Analogwandler vorgesehen ist, dem die Datensignale zugeführt werden und der an seinem Ausgang die Analogsignale abgibt

Aus der Zeitschrift »Elektronik«, Heft 4 (1973) Seite 137 und 138 ist eine derartige Schaltungsanordnung bereits bekannt. Diese Schaltungsanordnung enthält ein

ίο Rechenwerk, dem an einem ersten Eingang in einem quarzgesteuerten Taktgeber erzeugte Taktimpulse zugeführt werden. An einem zweiten Eingang liegen Eingabesignale an, die die Folgefrequenz der am Ausgang der Schaltungsanordnung abgegebenen Analogsignale bestimmen. An seinem Ausgang gibt das Rechenwerk durch Datensignale dargestellte Dualzahlen ab, die mit Hilfe eines Digital-Analogwandlers in Analogsignale umgesetzt werden. Das Rechenwerk berechnet in konstanten, quarzgenauen Abständen den jeweiligen Momtntanwert, den das zu erzeugende Analogsignal zu diesem Zeitpunkt gerade haben muß. Dieser Momentanwert wird als Dualzahl durch die Datensignale dargestellt und an den Digital-Analogwandler abgegeben. Am Ausgang des Digital-Analogwandle π entsteht kein kontinuierlich verlaufendes, sondern ein stufenförmiges Analogsignal. Dem Digital-Analogwandler wird daher ein Filter nachgeschaltet, das nicht erwünschte Störfrequenzen anssiebt, so daß danach das gewünschte Analogsignal zur Verfügung

to steht. Der Aufbau des Rechenwerkes ist jedoch dieser Literaturstelle nicht zu entnehmen. Weiterhin ist nicht ersichtlich, ob die Folgefrequenz der Analogsignale proportional oder umgekehrt proportional zur Folgefrequenz der Taktimpulse ist.

Der Erfindung liegt die Aufgabe zugrunde eine Schaltungsanordnung zum Erzeugen von Analogsignalen mit veränderbarer Folgefrequenz anzugeben, bei der die Folgefrequenz der Analogsignale bei einer vorgegebenen Folgefrequenz der Taktimpulse direkt proportional ist einem durch binär codierte Eingangssignale dargestellten Eingabewert.

Erfirdungsgemäß wird die Aufgabe bei der Schaltungsanordnung der eingangs genannten Art dadurch gelöst, daß das Rechenwerk einen Addierer, an dessen ersten Eingängen die Eingabesignale anliegen und ein Register enthält, dessen Eingänge mit den Ausgängen des Addierers verbunden sind, dessen Takteingang die Taktimpulse zugeführt werden und das an seinen Ausgängen binär codierte Signale einerseits an die zweiten Eingänge des Addierers und andererseits an einen Festwertspeicher abgibt, der den binär codierten Signalen die Datensignale zuordnet und diese an seinen Ausgängen abgibt.

Die Schaltungsanordnung gemäß der Erfindung hat den Vorteil, daß sie einen geringen Aufwand erfordert und unter Verwendung von hochintetgrierten Bauteilen preiswert herstellbar ist. Die Folgefrequenz der Analogsignale wird auf einfache Weise mit Hilfe der Eingabesignale eingestellt und mit großer Genauigkeit erzeugt. Um die Folgefrequenz der Ausgangssignale in dezimaler Form eingeben zu können, ist lediglich ein einfacher Umsetzer erforderlich, der die entsprechende Dualzahl in eine BCD-Zahl oder eine Dualzahl umsetzt, je nachdem, ob die Addierer als BCD-Addierer oder Dualaddierer ausgebildet sind. Bei einer geeigneten Wahl der Folgefrequenz der Taktimpulse stimmt die Folgefrequenz der Ausgangssignale jeweils mit dem durch die Dezimalzahlen eingestellten Wert überein.

Die Eingabesignale können auch mit Hilfe einer Datenverarbeitungsanlage erzeugt werden. Bei einer Änderung der Eingabesignale ändert sich auch die Folgefrequenz der Analogsignale sehr schnell und über einen gesamten vorgegebenen Frequenzbereich erfolgt die Änderung der Analogsignale phasenkohörent

Um einen möglichst großen Bereich, in dem die Folgefrequenz des Ausgangssignals veränderbar ist, zu erhalten ist es von Vorteil, wenn der Arbeitsbereich des Addierers größer ist als der größte mögliche, durch die binär codierten Eingabesignale darstellbare Wei t und wenn din· Eingänge des Festwertspeichers mit den höchstwertigen Ausgängen des Registers verbunden sind. Eine besonders einfache Einstellung der Folgefrequenz wird erreicht, wenn die Folgefrequenz der Taktimpulse derart gewählt wird, daß sie gleich ist (Z + 1) · 10^mHz, wobei Z den Arbeitsbereich des Addierers angibt und m gleich ist einer positiven oder negativen ganzen Zahl.

Eine besonders einfache Zuordnung der Datensignale zu den binär codierten Signalen wird dadurch erreicht, daß die Datensignale derart den an den Eingängen des Festwertspeichers anliegenden Signalen zugeordnet sind, daß jeweils die Zeitdauer zwischen den Zeitpunkten, zu denen der Addierer einen Arbeitsbereich überschreitet, einer Periodendauer der Analogsignale entspricht

Die Schaltungsanordnung erfordert einen besonders geringen Aufwand, wenn der Addierer als Dualaddierer ausgebildet ist und wenn die binär codierten Eingabesignale eine Dualzahl darstellen.

Mit Hilfe der Schaltungsanordnung kann eine Vielzahl von Analogsignalen dargestellt werden. Ein sinusförmiger Verlauf der Analogsignale wird beispielsweise erreicht, wenn die Datensignale Momentanverte Ji einer Sinusschwingung in Abhängigkeit vom Phasenwinkel darstellen.

Im folgenden wird ein Ausführungsbeispiel der Schaltungsanordnung anhand von Zeichnungen beschrieben. Es zeigt F i g. 1 ein Blockschaltbild der Schaltungsanordnung, F i g. 2 ein Blockschaltbild eines Rechenwerkes,

F i g. 3 ein Schaltbild des Rechenwerkes,

F i g. 4 Zeitdiagramme von Signalen an verschiedenen Punkten des Rechenwerkes.

Das in F i g. 1 dargestellte Blockschaltbild der Schaltungsanordnung zum Erzeugen von Analogsignalen mit veränderbarer Folgefrequenz zeigt ein Rechenwerk RW, dessen erstem Eingang von einem quarzgesteuerten Taktgeber TG abgegebene Tzktimpulse T zugeführt werden. Einem zweiten Eingang des Rechenwerkes RWwerden Eingabesignale Ezugeführt, die von einer Eingabeeinheit EC abgegeben werden. Mit Hilfe der Eingabeeinheit EG wird die Folgefrequenz der Analogsignale eingestellt. Die Einstellung erfolgt beispielsweise mit Hilfe von mehrstufigen Drehschaltern, an deren Ausgänge die Eingangssignale EaIs binär codierte Signale abgegeben werden. Als Eingabeeinheit EG kann aber auch beispielsweise eine Datenverarbeitungsanlage dienen, die Dualzahlen oder BCD-Zahlen darstellende Eingabesignale E erzeugt. Das Rechenwerk R Wgibt Datensignale D 1 ab, die den Momentanwerten der Ausgangssig· >!■_■ i-j vorgegebenen Zeitpunkten zugeordnet sind. Diese Datensignale Di werden einem Digital-Analogwandler DA zugeführt, t>5 der an seinem Ausgang Analogsignale S 1 abgibt, deren Momentanwerte durch die Datensignale D 1 angegeben werden. Das Analogsignal 5 t hat einen treppenförmigen Verlauf, und der Momentanwert ändert sich jeweils mit dem Auftreten eines Taktimpulses T. Zum Beseitigen von unerv/ünschten Störfrequenzen kann dem Digital-Analogwandler ein Filter FR, beispielsweise ein Tiefpaßfilter oder ein Bandpaßfilter nachgeschaltet werden. Am Ausgang des Filters FR werden dann von diesen Störfrequenzen befreite Analogsignale 52 abgegeben.

Das in F i g. 2 dargestellte Schaltbild des Rechenwerkes R W zeigt einen Addierer AD, ein Register RG und einen Festwertspeicher FS. Einem ersten Eingang A werden die Eingabesignale £Tzugeführt Der Ausgang R des Addierers AD ist mit einem Eingang G des Registers RG verbunden. Das Register RG hat neben dem Eingang G einen Takteingang TE, an dem die Taktimpulse Γ anliegen. Wenn der Taktimpuls Feinen ersten Binärwert, beispielsweise den Binärwert 1 annimmt, werden die den Signalen am Eingang G des Registers RG zugeordneten Binärwerte in das Register RG eingespeichert. Der Ausgang H des Registers RG ist einerseits mit einem zweiten Eingang B des Addierers AD und andererseits mit dem Eingang des Festwertspeichers FS verbunden. Am Ausgang des Festwertspeichers FS werden die binär codierten Datensignale D 1 abgegeben.

Für die Beschreibung der Arbeitsweise des Rechen Werkes RW wird angenommen, daß der Addierer AD als Dualaddierer ausgebildet ist und daß die Eingabesignale feine Dualzahl darstellen. Der Addierer AD hat beispielsweise zwölf Stellen und damit einen Arbeitsbereich von 0 bis 4095. Nach dem Überschreiten dieses Arbeitsbereich wird jeweils wieder der Arbeitsbereich des Addierers AD von neuem durchlaufen. Es wird weiterhin angenommen, daß die Eingabesignale E aus acht Binärsignalen bestehen, die an den niederwertigen Eingängen des Addierers AD anliegen. Mit Hilfe dieser Eingabesignale E kann die Folgefrequenz der Analogsignale 5 1 um die Faktoren 0 bis 255 verändert werden. Falls die Folgefrequenz der Analogsignale im Bereich von (0 bis 255) · 10^m Hz veränderbar sein soll, wobei m gleich ist einer ganzen positiven oder negativen Zahl, so wird die Folgefrequenz der Taktimpulse so gewählt, daß sie gleich ist (Z+ 1) · 10"'Hz, wobei Z gleich ist dem Arbeitsbereich des Addierers AD. Falls beispielsweise die Folgefrequenz der Analogsignale im Bereich von 0 bis 255 Hz veränderbar sein sollen, haben die Taktimpulse Teine Folgefrequenz von 4096 Hz.

Der Addierer AD bildet zusammen mit dem Register RG einen Zähler, der jeweils um den durch die Eingabesignale E eingestellten Wert solange aufwärtsgezählt wird, bis der Arbeitsbereich des Addierers AD überschritten wird. Anschließend wird der Zähler wieder zurückgesetzt und erneut solange aufwärtsgezählt, bis wieder der Arbeitsbereich des Addierers AD überschritten wird. Am Ausgang des Zählers, der dem Ausgang des Registers RG entspricht, werden die binär codierten Signale D 2 abgegeben, die in einer analogen Darstellung einer Treppenkurve entsprechen würden. Die Unterschiede zwischen den einzelnen Stufen der Treppenkurve hängen davon ab, wieviele Ausgänge des Registers RG, beginnend mit den höchstwertigen Ausgängen zur Bildung der binär codierten Signale D 2 herangezogen werden. Falls alle Ausgänge H des Registers RG herangezogen werden, ist die Höhe der Stufen der Treppenkurve gleich dem durch die Emgabesignale E dargestellten Wert. Die Zeitdauer, in der der Arbeitsbereich Zdes Addierers AD überschritten wird, ist umgekehrt proportional dem durch die

Eingabesignale E dargestellten Wert. Auf diese Weise wird erreicht, daß, im Gegensatz zu bekannten Schaltungsanordnungen, die mit einer Frequenzteilung arbeiten, die Folgefrequenz der Analogsignale 51 direkt propotional ist dem eingegebenen Wert.

Falls durch die Schaltungsanordnung sinusförmige Analogsignv. ie Si erzeugt werden sollen, werden in dem Festwertspeicher FS die Momentanwerte einer Periode einer Sinusschwingung in Abhängigkeit vom Phasenwinkel gespeichert und der Phasenwinkel wird den binär codierten Signalen D 2 derart zugeordnet, daß eine Periodendauer der Sinusschwingung dem Arbeitsbereich Z des Addierers AD entspricht. Während der Periodendauer einer durch die binär codierten Signale D 2 gebildeten sägezahnförmigen Schwingung werden somit Momentanwerte der Sinusschwingung aus dem Festwertspeicher FS ausgelesen und in Form der Datensignale D 1 an den Digital-Analogwandler DA abgegeben. Der Digital-Analogwandler DA setzt die Momentanwerte in die Analogsignale 51 um. Da aus dem Festwertspeicher FS jeweils nur einzelne Werte der Sinusschwingung ausgelesen werden, wird das Analogsignal 51 am Ausgang des Digital-Analogwandlers DA stufenförmig dargestellt. Dem Digital-Analogwandler DA wird daher das Filter FR nachgeschaltet und am Ausgang dieses Filters FR wird das Analogsignal als stetiges Signal 52 abgegeben.

Das in F i g. 3 dargestellte Schaltbild des Rechenwerkes R Wzeigt einen aus drei Addierstufen AD 1 bis AD 3 gebildeten Addierer AD, ein aus drei Registerstufen RGi bis RG 3 gebildetes Register RG und den Festwertspeicher FS. Die Addierstufen ADi bis AD3 sind beispielsweise im Handel erhältliche 4-Bit-DuaIaddierer. Der Arbeitsbereich des Addierers AD reicht somit von 0 bis 4095. Es wird angenommen, daß die Folgefrequenz der Analogsignale um einen Faktor zwischen 0 und 255 veränderbar sein soll. Die Eingabesignale E bestehen aus acht Binärsignalen mit den Wertigkeiten 2° bis 2⁷. Die Eingabesignale mit den Wertigkeiten 2° bis 2³. werden Eingängen A 1 der Addierstufe ADi und die Eingabesignale mit den Wertigkeiten 2⁴ bis 2⁷ werden Eingängen A 2 der Addierstufe AD 2 zugeführt. Die entsprechenden Eingänge A3 der Addierstufe AD3 sind mit einem Punkt verbunden, an dem ein Bezugspotential von beispielsweise OV anliegt. Dieses Bezugspotential entspricht der Dualzahl 0. An einem Eingang Cl für einen einlaufenden Übertrag des Addierers AD 1 liegt ebenfalls eine Bezugsspannung von OV an. Die Ausgänge SU1 für die Summe und der Ausgang CA 1 der Addierstufe AD 1 für einen auslaufenden Übertrag sind mit Eingangen Gl der Registerstufe AG 1 verbunden. In ähnlicher Weise sind Ausgänge SU2 und CA 2 bzw. 5L'3 der Addierstufen AD2 bzw. AD3 mit Eingängen G 2 und G 3 der Registerstufen RG 2 und RG 3 verbunden. An Takteingängen TEi bis TE 3 der Registerstufen RGi bis RG 3 liegen außerdem die Taktimpulse Fan. Die Registerstufen RGi bis AG3 sind beispielsweise im Handel erhältliche 5-Bit-Registerbausteine mit parallelem Eingang und parallelem Ausgang. Die der Summe SU1 zugeordneten Ausgänge H1 der Registerstufe -RG1 sind mit Eingängen B 1 der Addierstufe A Di verbunden. Der dem auslaufenden Übertrag CA 1 zugeordnete Ausgang des Registers RG1 ist mit dem Eingang für den einlaufenden Übertrag C2 der Addierstufe AD 2 verbunden. In ähnlicher Weise sind die Ausgänge H 2 der Registerstufe RG2 mit den Eingängen B2 der Addierstufe AD2 und die Ausgänge H 3 der Registerstufe RG 3 mit den Eingängen B3 der Addierstufe AD3 verbunden. Außerdem ist der dem auslaufenden Übertrag CA 2 zugeordnete Ausgang des Registers RG 2 mit dem Eingang C3 der Addierstufe AD 3 verbunden.

Aus Aufwandsgründen sind nicht alle Ausgänge der Registerstufen RGi bis RG 3, die der Summe zugeordnet sind mit den Eingängen des Festwertspeichers FS verbunden. Auf diese Weise wird erreicht, daß ein Festwertspeicher FS mit kleiner Speicherkapazität verwendet werden kann. Allerdings wird damit die Genauigkeit der Momentanwerte der Analogsignale 51 verringert. Bei dem ausgeführten Beispiel wird angenommen, daß der Festwertspeicher FS256 Datenworte enthält. Die Eingänge des Festwertspeichers FS sind damit nur mit den Ausgängen Hl und H3 der Registerstufen RG 2 und RG 3 verbunden. Jedes Datenwort besteht aus acht Binärwerten, die jeweils die Momentanwerte einer Sinusschwingung darstellen. Die aus dem Festwertspeicher FS gelesenen Datenworte werden durch die Signale D1 dargestellt.

Es wird angenommen, daß die Folgefrequenz der Ausgangssignale gleich sein soll 233 Hz. Die Folgefrequenz der Taktimpulse T beträgt 4096 Hz. Durch die

2"> Eingabesignale wird die Dezimalzahl 233 als Dualzahl 11101001 dargestellt. Nach jedem Auftreten eines Taktimpulses T wird die Summe am Ausgang des Registers RG um 233 erhöht. Wenn die Zahl 4095 am Ausgang des Addierers AD überschritten wird, wird der Addierer AD auf einen Wert zurückgesetzt, der sich aus der bei der Überschreitung ergebenden Summe abzüglich des Wertes 4096 ergibt. Anschließend wird die Summe am Ausgang des Registers RG wieder nach jedem Auftreten eines Taktimpulses Turn den Wert 233 erhöht. Weitere Einzelheiten werden zusammen mit den in F i g. 4 dargestellten Zeitdiagrammen beschrieben.

Bei den in F i g. 4 dargestellten Zeitdiagrammen sind in Abszissenrichtung die Zeit t und in Ordinate nrichtung die Momentanwerte von Signalen an verschiedenen Punkten der Schaltungsanordnung dargestellt. Aus Gründen der Anschaulichkeit wurde die binär codierten Signale D 2, die am Ausgang des Registers RG abgegeben werden, nicht als Dualzahlen, sondern als Analogsignale dargestellt, wie sie beispielsweise an einem Ausgang eines an dieser Stelle angeschalteten Digital-Analogwandlers abgegeben werden würden.

Zum Zeitpunkt f0 wird angenommen, daß das Register RG gelöscht ist. Die Signale D 2 stellen damit die Dualzahl 0 dar und am Ausgang des Festwertspeichers FS werden, da die Sinusfunktion beim Phasenwinkel Oden Wert 0 hat auch Datensignale abgegeben, die den Wert 0 darstellen. Die Analogsignale 51 und 52 am Ausgang des Digital-Analogwandlers DA bzw. des Filters FR haben damit ebenfalls den Wert 0. Am Eingang B des Addierers AD liegt damit ebenfalls die Dualzahl 0 an. Am Eingang A des Addierers liegt die als Dualzahl dargestellte Dezimalzahl 233 an und der Addierer AD bildet die Summe aus beiden Zahlen. Am Ausgang des Addierers AD wird somit ebenfalls die Dezimalzahl 233 als Dualzahl abgegeben. Zum Zeitpunkt 11 ändert der Taktimpuls Tseinen Binärwert von 0 auf 1 und die am Ausgang des Addierers AC abgegebenen Dualzahl wird in das Register RG eingespeichert An den Ausgängen der Registerstufen RG1 bis AG 3 wird damit ebenfalls die Dezimalzahl 233 als Dualzahl abgegeben. Dem Festwertspeicher FS werden jedoch nur diejenigen Signale D 2 zugeführt, die den höchstwertigen Stellen dieser Dualzahl zugeordnet

sind. In diesem Fall stellen die Signale D 2 die Dualzahl 00 001 110 dar, die der Dezimalzahl 14 entspricht. Aus dem Festwertspeicher FS wird unter der Adresse 14 ein Datenwort ausgelesen, das den Wert der Sinusfunktion, beginnend zum Zeitpunkt 11 darstellt.

Durch die Signale D 2 können die Zahlen 0' bis 255 dargestellt werden. Die Zuordnung der Momentanwerte der Sinusschwingung zu den Phasenwinkeln wird dadurch erreicht, daß eine Periode von 360° durch den durch die Signale D 2 größten darstellbaren Wert 256 geteilt wird. Die durch die Signale D 2 darstellbare kleinste Änderung der Dualzahl entspricht damit einem Phasenwinkel von ungefähr 1,4°. Der Phasenwinkel zum Zeitpunkt 11 entspricht damit etwa 20°. Der Wert der Sinusfunktion bei einem Phasenwinkel von 20° entspricht etwa 034. Dieser Wert 0,34 wird durch die Datensignale D 1 dargestellt.

Am Eingang ßdes Addierers AD liegt jetzt die Zahl 233 an. Die durch die Eingabesignale ^dargestellte Zahl 233 am Eingang A des Addierers AD bleibt unverändert. Am Ausgang des Addierers AD wird damit die Zahl 466 als Dualzahl abgegeben. Zum Zeitpunkt ti ändert wieder der Taktimpuls Tseinen Binärwert von 0 nach 1 und die Zahl 466 wird in das Register RG eingespeichert. Die durch die Datensignale Dl dargestellte Dualzahl nimmt jetzt den Wert 00 011 101 an, der der Dizimalzahl 29 zugeordnet ist. Aus dem Festwertspeicher FS wird damit ein Datenwort ausgelesen, das den Wert der Sinusfunktion, beginnend mit dem Zeitpunkt 11 darstellt. Dieser Vorgang wiederholt sich solange, bis zum Zeitpunkt f3 der Arbeitsbereich Z des Addierers A D überschritten wird.

Kurz vor dem Zeitpunkt /3 hat die Summe am Ausgang des Addierers AD und des Registers RG den Wert 3961. Dieser Wert liegt am Eingang B des Addierers AD an. Am Ausgang des Addierers AD würde unter Berücksichtigung des auslaufenden Übertrags an der Addierstufe AD3 der Wert 4194 abgegeben werden. Da jedoch der auslaufende Übertrag an der Addierstufe ADZ nicht berücksichtigt wird, wird durch die Signale an den Ausgängen SUi bis 5t/3 der Addierstufen AD 1 bis AD3 die Zahl 98 als Dualzahl dargestellt. Wenn der Taktimpuls T zum Zeitpunkt r3 seinen Binärwert von 0 nach 1 ändert, wird dieser Wert 98 in das Register RG eingeschrieben. Durch die Signale D 2 wird damit die Dualzahl 00 001 110 dargestellt, die der Dezimalzahl 6 zugeordnet ist. Zum Zeitpunkt i3 ist damit die erste Periodendauer der Sinusschwingung beendet und die nächste Periodendauer beginnt, in ähnlicher Weise wie zwischen den Zeitpunkten fO und r3 wird die Summe am Ausgang des Addierers AD solange erhöht, bis wieder der Arbeitsbereich Z des Addierers überschritten wird. Entsprechend den Werten am Ausgang des Addierers AD werden wieder die Momentanwerte der Sinusschwingung aus dem Festwertspeicher FS ausgelesen.

Falls durch die Schaltungsanordnung andere Analogsignale, wie beispielsweise dreieckförmige Analogsignale erzeugt werden sollen, werden die Werte dieser Funktionen in ähnlicher Weise wie die Werte der Sinusfunktion in Abhängigkeit vom Phasenwinkel in dem Festwertspeicher FS gespeichert und mittels der binär codierten Signale 5 2 ausgelesen.

Hierzu 3 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltungsanordnung zum Erzeugen von Analogsignalen mit veränderbarer Folgefrequenz, bei der ein Rechenwerk vorgesehen ist, dem von einem Taktgeber erzeugte Taktimpulse und die Folgefrequenz der Analogsignale bestimmende binär codierte Eingabesignale zugeführt werden und das binär codierte Datensignale abgibt, die den Momentanwerten der Analogsignale zu vorgegebenen Zeitpunkten zugeordnet sind und bei der ein Digital-Analogwandler vorgesehen ist, dem die Datensignale zugeführt werden und der an seinem Ausgang die Analogsignale abgibt, dadurch gekennzeichnet, daß das Rechenwerk (RW) einen Addierer (AD), an dessen ersten Eingängen (A) die Eingabesignale f£? anliegen und ein Register (RG) enthält, dessen Eingänge (G) mit den Ausgängen (R) des Addierers (AD) verbunden sind, dessen Takteingang (TE) die Taktimpulse (T) zugeführt werden und das an seinen Ausgängen (H) binär codierte Signale (D2) einerseits an die zweiten Eingänge (B) des Addierers (AD) und andererseits an einen Festwertspeicher (FS) abgibt, der diesen Signalen (D2) die Datensignale (Di) zugeordnet und diese an seinen Ausgängen abgibt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Arbeitsbereich des Addierers (AD) größer ist als der größte mögliche, durch die binär codierten Eingabesignale (E) darstellbare Wert und daß die Eingänge des Festwertspeichers (FS) mit den höchstwertigen Ausgängen (H 2, H3) des Registers (RG) verbunden sind.

3. Schaltungsanordnung nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß die Folgefrequenz der Taktimpulse (T) derart gewählt wird, daß sie gleich ist (Z + 1 · 10™ Hz, wobei Zden Arbeitsbereich des Addierers (AD) angibt und m gleich ist einer positiven oder negativen ganzen Zahl.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Datensignale (D 1) derart den an den Eingängen des Festwertspeichers (FS) anliegenden Signalen (D 2) zugeordnet sind, daß jeweils die Zeitdauer zwischen den Zeitpunkten, zu denen der Addierer (AD)se\nen Arbeitsbereich (Z^ überschreitet, einer Periodendauer der Analogsignale (S 1) entspricht.

5. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Addierer (A D) ah Dualaddierer ausgebildet und daß die binär codierten Eingabesignale (E) eine Dualzahl darstellen.

6. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Datensignale (Di) Momentanwerte einer Sinusschwingung in Abhängigkeit vom Phasenwinkel darstellen.