DE2547447A1 - Verfahren zum anbringen eines leiterschichtmusters mit in geringem gegenseitigen abstand liegenden teilen, insbesondere bei der herstellung von halbleiteranordnungen - Google Patents

Verfahren zum anbringen eines leiterschichtmusters mit in geringem gegenseitigen abstand liegenden teilen, insbesondere bei der herstellung von halbleiteranordnungen

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DE2547447A1
DE2547447A1 DE19752547447 DE2547447A DE2547447A1 DE 2547447 A1 DE2547447 A1 DE 2547447A1 DE 19752547447 DE19752547447 DE 19752547447 DE 2547447 A DE2547447 A DE 2547447A DE 2547447 A1 DE2547447 A1 DE 2547447A1
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Philips Gloeilampenfabrieken NV
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Description

GÜNTHER: M. DAVID - - , n , ,
Ρ*1:π*:.,.«ογ 254/44/
τ.=^: fJ.y. P^lyo1 ULOSiLAMPENFABRlEKEN,
PHN-7768
Va/RJ
16.10.75
Verfahren zum Anbringen eines Leiterschichtmusters mit in geringem gegenseitigen Abstand liegenden Teilen, insbesondere bei der Herstellung von Halbleiteranordnungen" .
Die Erfindung betrifft ein Verfahren zum Anbringen eines Leiterschiciatmusters mit Teilen, die wenigstens' örtlich in geringem gegenseitigem Abstand liegen auf einer Substratoberfläche mit Hilfe einer in einiger Entfernung über der Substratoberfläche angeordneten Maske mit Öffnungen und unter gerichteter Ablagerung des Materials oder der Materialien des Leiterschichtmusters in verschieden gewählten Rieh-
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tungen in bezug auf die Substratoberfläche; weiterhin betrifft die Erfindung durch dieses Verfahren herge·* stellte Gegenstände.
Ein derartiges Verfahren ist z.B. in der Halbleitertechnik bekannt, u.a. zum Nebeneinanderanbringen eines Emitter- und eines Basiskontakts eines Mesatransistors. Dabei wird in einiger Entfernung über dem Halbleiterkörper eine Maske mit einer spaltförmigen Öffnung angeordnet und die Anbringung der Teile für den Emitter und den Basiskontakt erfolgt durch Uberdampfen im Vakuum in verschiedenen". Richtungen über eine öffnung in der Maske. Der Abstand der Maske von der Halbleitersubstratoberfläche ist in bezug auf die Breite der spaltförmigen Öffnung genügend gross und die Uberdampfrichtungen sind genügend verschieden, damit der über diese öffnung auf dem Substrat abgelagerte eine Teil in einiger Entfernung von dem über dieselbe öffnung abgelagerten anderen Teil zu liegen kommt. Bei der Herstellung der Metallablagerungen in sehr geringen Abständen (z.B. 10 ,um oder weniger) mit reproduzierbar hoher Genauigkeit kann dieses Verfahren Schwierigkeiten ergeben. Eine Schwierigkeit ist, dass der Abstand zwischen den beiden Ablagerungen von der Breite der verwendeten öffnung in der Maske abhängt, wobei diese Breite entsprechend der gewünschten Breite der bei-
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den Metallablagerungen gewählt werden soll. Wenn es z.B. erwünscht ist, diese Breite im Verhältnis zu dem gewünschten Abstand zwischen den beiden Ablagerungen verhältnismässig gross zu halten, sollen die Winkel der Auf dampf l'ichtungen zur Normalen auf dem Substrat und/oder der Abstand der Maske von dem" Substrat verhältnismässig gross gewählt werden, wodurch die Begrenzungen der Ablagerungen weniger genau definieret sind.
In den Fällen, in denen grossere Genauigkeiten erforderlich sind, insbesondere in der Halbleitertechnik, ist statt einer Ablagerung durch Aufdampfen über eine Metallmaske-wenigstens zum Definieren sehr genauer Begrenzungen - eine Ablagerung durch photolithographische Verfahren unter Verwendung einer Photolackschicht, in der ein gewisses Muster gebildet ist, vorzuziehen. Auch in diesem Falle muss eine untere Grenze in den Mindestabmessungen einer anzubringenden Offnang in der Photolackschicht oder eines zwischen zwei - Offnungen aufrechtzuerhaltenden Teiles der Photolackschicht berücksichtigt werden. Mit-einem derartigen Lackmuster hat es sich noch als möglich erwiesen, Metallschichtteile in einem kleinen genau definierten gegenseitigen Abstand von nur 3 /um herzustellen.
Der Erfindung liegt die J;Aufgäbei> zugrunde,
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ein Verfahren zu schaffen, bei dem es möglich ist, durch gerichtete Ablagerung zwei nebeneinander liegende Leiterschichtteile anzubringen, wobei die Möglichkeit geboten wird, einen viel geringeren gegenseitigen Abstand als bei den bekannten Verfahren zu erhalten.
Diese Aufgabe wird erfindungsgemäss dadurch gelöst, dass die Maske eben über der Substratoberfläche angeordnet wird, wobei in der Maske nebeneinander liegende Offnungen gebildet sind, die wenigstens örtlich durch einen schmalen Maskenteil voneinander getrennt sind und wobei die gerichtete Ablagerung über die öffnungen in mindestens zwei verschieden gewählten Richtungen stattfindet, derart, dass die durch Ablagerung über die nebeneinander liegenden Offnungen gebildeten, in situ voneinander getrennten Leiterschichtteile auf der Substratoberfläche einen gegenseitigen Abstand auf Aireisen, der die Breite des zwischen den Offnungen liegenden schmalen Maskenteiles unterschreitet und kleiner als 10 /um ist.
Das Verfahren nach der Erfindung ermöglicht es, einen Mindestabstand zwischen den nebeneinander liegenden Leiterschichtteilen zu erzielen, der kleiner als die Breiten der zum Anbringen dieser Schixhtteile verwendeten öffnungen in der Maske ist. Vor-
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zugsweise wix*d der schmale Maskenteil zwischen diesen Öffnungen sehr schmal gewählt, vorzugsweise sogar schmaler als die betreffenden Öffnungen selber. Indem dieser Maskenteil sehr schmal gewählt wird, können die Winkel der Aufdampfrichtungen zur Normalen auf der Substratoberfläche und/oder kann der Abstand zwischen der Maske und der Substratoberfläche verhältnismässig klein gehalten werden, \vodurch die Genauigkeit vergrössert wird.
Dadurch, dass bei der Ausübung des erfindungsgemässen Verfahrens ein verhältnismässig kleiner Abstand zwischen der Maske und der Substratoberfläche genügend ist, kann nach einer bevorzugten Ausführungsform eine erste Schicht auf der Substratoberfläche angebracht werden, deren Dicke für den gewünschten Abstand zwischen der Substratoberfläche und der Maske entscheidend ist, wonach das Material der Maske in Form einer zweiten Schicht angebracht werden kann und dann zur Bildung der Maske die öffnungen in dieser zweiten Schicht angebracht werden können, wonach das Material der ersten nachstehend auch als Zwischenschicht bezeichneten Schicht selektiv geätzt werden kann, wobei durch Unterätzung genügend Raum unter den öffnungen zum Anbringen der Leiterschichtteile erhalten wird, wobei jedoch Teile der Zwischenschicht beibelialJei·, werden, die als Ab-
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Stützung der Maske und als Distanzglleder zwischen der Maske und der Substratoberf läclae dienen, wonach die gerichtete Ablagerung durchgeführt werden kann. Die Dicke der Zwischenschicht ist vorzugsweise kleiner als 5/um.
Insbesondere wenn örtlich ein sehr kleiner Abstand zwischen den Leiterschichtteilen eingehalten werden muss, kann ein abstützender Teil der Zwischenschicht unter dem schmalen Maskenteil zwischen den öffnungen störend sein. Vorzugsweise wird daher mit der angewandten Unterätzung das Material der Zwischenschicht unter den schmalen Maskenteilen völlig weggeätzt, wobei Teile der Zwischenschicht unter- breiteren Teilen der Maske beibehalten werden.
Nach dem Anbringen der Leiterschichtteile kann die Maske einfach dadurch entfernt werden, dass die verbleibenden Teile der Zwischenschicht gelöst werden.
Die Erfindung schafft die Möglichkeit, Leiterschichtteile in einem gegenseitigen Abstand von weniger als 2 /um, z.B. höchstens 1 /um, anzubringen. Die,Breite des schmalen Maskenteiles zwischen den Offnungen in der Maske braucht dabei nicht extrem klein gewählt zu werden und kann z.B. 3/um oder mehr betragen. Weiter schafft das Verfahren nach der Erfindung, bei dem zwei nebeneinander liegende Off-
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nungen in der Maske zum Anbringen je eines der beiden in einem kleinen gegenseitigen Abstand liegenden Leiterschichtteile dienen die Möglichkeit, mehr als zwei Leiterschichtteile anzubringen, dadurch, dass eine Reihe in einem geringen gegenseitigen Abstand liegender öffnungen in der Maske angebracht wird, wobei eine Reihe von Leiterschichtteilen erhalten wird, von der jeder Leiterschichtteil in sehr geringem Abstand von dem benachbarten Leiterschichtteil oder den benachbarten Leiterschichtteilen liegt.
Dadurch, dass die Erfindung die Möglichkeit schafft, Leiterschichtteile in sehr kleinen gegenseitigen Abständen zu erhalten, ist die Erfindung für die Herstellung von Halbleiteranordnungen von besonderer Bedeutung. Daher ist nach einem weiteren Aspekt der Erfindung ein Verfahren zur Herstellung von Halbleiteranordnungen mit mindestens zwei in einem sehr kleinen gegenseitigen Abstand liegenden Leiterschichtteilen dadurch gekennzeichnet, dass es einen Schritt umfasst, bei dem diese Leiterschichtteile auf einer Oberfläche eines Substrats, das Halbleitermaterial enthält, auf die oben angegebene Weise nach der Erfindung angebracht werden. Vorzugsweise wird dabei ein Substratteil aus Halbleitermaterial vor der Anbringung der Leiterschichtteile auf der Seite der Substratoberfläche mit einer
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den Halbleiterteil wenigstens teilweise bedeckenden Isolierschicht versehen, die z.B. Siliziumdioxid, Siliziumnitrid und/oder Aluminiumoxid enthält, wobei mindestens einer der Leiterschichtteile wenigstens teilweise auf dieser Isolierschicht angebracht wird. Dabei ist es möglich, dass ein solcher Leiterschichtteil auch noch teilweise einen Teil der Halbleiteroberfläche z.B. in einem in der Isolierschicht angebrachten Fenster bedeckt.
Auch ist es möglich, den Leiterschichtteil auf der Isolierschicht als Elektrode in einer Leiter-Isolator-Halbleiter (MIS)-Struktur z.B. als Torelektrode (Gate) eines Feldeffekttransistors mit isolierter Gate-Elektrode (IGFET) oder als Elektrode eines Kondensators, insbesondere mit spannungsabhängiger Kapazität, zu verwenden.
Insbesondere ist die Erfindung vorteilhaft bei der Herstellung von Ladungsübertragungsanordnungen (charge transfer device, CTD), Eimerkettenspeichern (bucket brigades) oder ladungsgekoppelten Anordnungen (charge-coupled devices, CCD). Es ist bekannt, in solchen Ladungsübertragungsanordnungen zwei oder mehr nebeneinander liegende Leiterschichtteile in Form von Streifen zu verwenden, die durch eine dünne Isolierschicht von einem darunterliegenden Halbleitersteil getrennt sind und als Gate-
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Elektroden dieser Ladungsübertragungsanordnung wirken. Elese Gate-Elektroden bilden mit dem unterliegenden Halbleitermaterial Kapazitäten, über die Ladung gesammelt werden kann. Mit Hilfe sogenannter "Taktimpulse" kann diese Ladung auf ein Halbleitergebiet unter einer benachbarten Elektrode übetragen werden. Auf diese Veise kann Ladung, die unter der ersten Gate-Elektrode gesammelt ist, von aufeinanderfolgenden Taktimpulsen an mit aufeinanderfolgenden Gate-Elektroden gekoppelte Gebiete weitergeleitet werden. Dabei ist es wichtig, den Verlustfaktor beim Weiterleiten der Ladung (sog. "Transport inefficiency") niedrig und über die ganze Anordnung möglichst gleichmässig zu halten. Dazu ist es wichtig, dass möglichst kleine und vorzugsweise gleichmässig Abstände zwischen jedem Satz nebeneinander liegender Gate-Elektroden angestrebt werden, ohne dass.Durchschlag von der einen zu der anderen Gate-Elektrode auftritt. Nach der Erfindung können insbesondere solche kleinen gleichmässigen Abstände erzielt werden.
Die gerichtete Ablagerung erfolgt vorzugsweise durch Uberdampgen im Vakuum, aber kann auch auf andere Weise, z.B. durch Kathodenzerstäubung erfolgen, insbesondere falls schwer verdampfbare Metalle, wie Wolfram, Molybdän oder Tantal für die
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Leiterschichtteile verwendet werden. In der Halbleiter te^hnik kann dann das für Leiter und Kontakte übliche Aluminium verwendet werden, das vorzugsweise durch Uberdampfen angebracht wird. Auch Gold und Silber können auf diese Weise abgelagert werdent-
Auch ist es möglich, Silizium, z.B. in polykristalliner Form, für die Leiterschichtteile zu verwenden. Silizium kann grundsätzlich auch durch Uberdampfen oder Kathodenzerstäubung aufgebracht werden. Diesem Silizium kann erwunschtenfalls während oder nach seiner Anbringung ein Dotierungsmaterial zugesetzt werden.
Die Erfindung betrifft weiter Erzeugnisse, insbesondere Halbleiteranordnungen, die durch das erfindungsgemässe Verfahren hergestellt sind.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher erläutert. Es zeigen:
Fig. 1 schomatisch ein Detail einer Draufsicht auf eine Substratoberfläche mit darauf angebrachter Maske mit Offnungen für eine gerichtete Ablagerung von Leiter schicht teilen auf der Substx'atoberflache,
Fig. 2 schematisch einen senkrechten Schnitt längs der Linie II - II der Fig. 1 nach der Ablagerung, Fig. 3 das in Fig.. 1 dargestellte Detail der
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Draufsicht nach, der Ablagerung der Loiterschichtteilo und nach Entfernung der Maske, und
Fig. h schematisch eine Anordnung des Substrats und der Verdampfungsquellen während der Ablagerung der in Fig. 2 dargestellten Leiterschichtteile.
Für die Herstellung einer ladungsgekoppelten Anordnung (charge-coupled device, CCD) wird auf einer Halbleiterscheibe 1, von der mindestens eine Oberflächenschicht aus einkristallinem P-leitendem Silizium mit einem spezifischen Widerstand von z.B. 10 Xi .cm besteht, eine Ziliciumoxidschicht 2 mit einer Dicke von 0.2 /um gebildet (siehe Fig. 2). Das aus der Siliziumscheibe 1 und der Oxidschicht 2 bestehende Ganze bildet ein Substrat, wobei auf der Oberfläche auf der Seite, auf der die Oxidschicht 2 liegt, Reihen von Leiterbahnen angebracht werden, die mittels der dünnen Oxidschicht 2 kapazitiv mit dem darunterliegenden Halbleitermaterial gekoppelt sind. Zum Anbringen dieser z.B. aus Aluminium bestehenden Leiterbahnen wird nun ein gerichteter Ablagerungsprozess über eine Maske mit öffnungen durchgeführt .
Zum Anbringen dieser Maske in einem genau bestimmten Abstand von der Substratobeirflache 3» in diesem Beispiel von 2/um, wird eine erste Schicht
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aus Molybdän mit einer Dicke von 2 /um z.B. durch Kathodenzerstäubung angebracht, wobei aus dieser ersten Schicht das Distanzglied für die zu verwendende Maske zum Anbringen der Leiterschichtteile gebildet werden muss. Darauf wird das Material für die Maske in Form einer zweiten Schicht, z.B,. ebenfalls durch Kathodenzerstäubungι angebracht, die nun aus Gold besteht, um eine Goldschicht mit einer Dicke von 1 /um zu bilden. Die Maske 10 wird darin mit Hilfe eines an sich bekannten photolithographischen Ätzvorgangs unter Verwendung eines 'an sich bekannten Ätzbades für Gold auf Basis von Dyanid gebildet.
Die erhaltenen nebeneinander liegenden langgestreckten öffnungen 12 der Maske 10 weisen eine Länge von z.B. 20 /um und eine Breite von 6 /um auf (siehe Figuren 1 und 2). Die in ihren Breitenrichtungen nebeneinander liegenden Offnungen 12 sind voneinander durch schmale balkenförmige Maskenteile 13 mit Breiten von ^/um getrennt. Die Offnungen 12
sind auch in ihren Längsrichtungen in Reihen angeordnet und die in jeder dieser Reihen liegenden öffnungen 12 sind miteinander durch schmale durch die Dicke der Schicht hindurchgehende Nuten 15 mit z.B. Längen von etwa 10 /um und Breiten von etwa 3/um verbunden. Die Nuten sind voneinander durch Maskenteile lh mit Breiten von etwa 7/um getrennt, wobei
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diese Breiten also viel grosser als dxe der Maskenteilo 13 sind.
Die Goldmaske 10 wird nun zunächst als Ätzmaske zur Entfernung des Molybdäns von denjenigen Stellen der Substratoberfläche, an denen de Ablagerung stattfinden soll, verwendet. Da die auf der Substratoberfläche 3 anzubringenden Leiterschichtteile eine grössere Oberfläche als die öffnungen 12 in der Maske erhalten sollen, durch die die gerichtete Ablagerung durchgeführt werden muss, wird das Wegätzen des Molybdäns z.B. mit Salpetersäure solange fortgesetzt, bis eine erhebliche Unterätzung unter der Goldinaske auftritt, und zwar in der Weise, dass alles Molybdän unter den schmalen Maskenteilen 13 entfernt ist. Der Vorgang wird jedoch rechtzeitig genug beendet, um unter den breiten Maskenteilen 14 noch zwischen der Maske 10 und der Substratoberfläche 3 Distanzglieder 11, die zugleich zur Abstützung der Maske 10 dienen, beizubehalten.
Dann wird die Ablagerung der anzubringenden LeiterschLbltfcifceile durchgeführt. Im vorliegenden Beispiel wird dazu durch Uberdampfen im Vakuum Aluminium aufgebracht. Dabei werden zwei Verdampfungsquellen und das Substrat mit Maske gegeneinander verschoben, wie schematiscrh in Fig. h dargestellt ist. Das Substrat mit Maske ist schematisch mit dem
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Rechteck 20 bezeichnet, dessen Seite 23 die - wenigstens makroskopisch, gesehen - ebene Oberflächo. mit der Maske schematisch zeigt. Die Stellen der zwei Verdampf ungs quell en sind schematisch mit den Kreuzchcii 21 und 22 angedeutet. Sie liegen praktisch in gleicher Entfernung über der Oberfläche 23; ihre Fusspunkte auf dieser Fläche sind mit Zh bzw. 25 bezeichnet und liegen an den Kreuzungen der die Fortsetzung der Oberfläche 23 angebenden gestrichelten Linien mit den darauf von 21 bzw. 22 aus gefällten mit gestrichelten Linien angegebenen Senkrechten'26 bzw. 27·
Im vorliegenden Fall werden für die Verdampfungsquellen 21 und 22 des Aluminiums schraubenlinienförmige Drahtwendel aus Wolfram verwendet, die mit ihren geraden Achsen ..zueinander parallel in einer Richtung senkrecht zu der Zeichnungsebene der Fig. k angeordnet werden, während das Substrat mit Maske 20 derart angeordnet wird5 dass die Oberfläche 23 und auch die Längsrichtung der schmalen Maskenteile 13 (sLehe Fig. 1) parallel zu den Achsen der Verdampfungsdrahtwendel zu liegen kommen. Im vorliegenden Beispiel sind die Abstände 26 und 27 nach einer bevorzugten Ausführungsform einander gleich. Die Wolframdrahtwendel werden mit Reitern versehen, die aus dem zu verdampfenden Aluminium bestehen. Das Uberdampfen erfolgt in einem evakuierten Raum durch
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Stromdurchgang durch, die beiden Wolframdrahtwendel, wodurch das Aluminium zunächst schmilzt, Λ^,robei es sich über die VoIframdrahtoberflache ausbreitet, und dann verdampft. Die verdampften Aluminiumteilchen verbreiten sich in dem Vakuum gemäss geraden Bahnen von den beiden Veixlampfungsquellen her. Ein Punkt 28 auf. der Fläche 23 fängt Aluminiumteilchen in zwei Richtungen auf, und zwar in einer mit dem Pfeil 31 angegebenen Richtung von der Aufdampfquelle 21 aus und in einer mit dem Pfeil 32 angegebenen Richtung von der Aufdampfquelle 22 aus. Dio&e Richtungen schliessen Winkel CX. bzw. /j> mit der Normalen auf der Oberfläche 23 ein. ,. tg C\ wird durch den Ολτο-tienton des Abstandes des Punktes 28 von dem Fusspunkt 24 und der Länge der Linie 26 bestimmt, während tg /p durch den Quotienten des Abstandes des Punktes 28 von dem Fusspunkt 25 und der Länge der Linie 27» die in diesem Falle gleich der Länge der Linie 26 ist, bestimmt wird.
Durch das TJberdampfen in den beiden Richtungen längs der Pfeile 31 und 32 werden über die Öffnungen 12 in der Maske 10 Aluminiumschichtteile 16 niedergeschlagen, die breiter als die Öffnungen 12 sind und einen Zwischenraum 17 aufweisen, dessen Breite a geringer als die Breite b des schmalen Maskenteiles 13 ist (siehe Figuren 2 und 3)· Die
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Begrenzung 45 dieses Zwischenraums 17 wird durch die Begrenzung 41 des Maskenteiles 13 und die Aufdampfrichtung 31 bestimmt, wobei der Abstand dieser Begrenzung 45 von dem Fusspunkt 43 der Begrenzung 41 auf der Substratoberfläche 3 gleich d.tg (X ist, wobei d der Abstand zwischen der Maske und der Substratoberfläche ist. Die Begrenzung 46 des Zwischenraumes 17 wii"d durch die Begrenzung 42 des Maskenteiles 13 und die Aufdampfrichtung 32 bestimmt, wobei der Abstand dieser Begrenzung 46 von dem Fusspunkt 44 der Begrenzung 42 auf der "Substratoberfläche 3 gleich d.tg /$ ist. Aus dieser Berechnung folgjj, dass die Breite a des schmalen Zwischenraumes 17 zwischen nebeneinander liegenden Leiterschichtteilen 16 durch die Formel a = b-d(tgö^ + tg/5 ) gegeben wird. Wie aus Fig. 4 ersichtlich ist, ist der Wert des Faktors (tgj^ + tg / ) gleich dem Quotienten, der dadurch erhalten wird, dass die Summe der Abstände jedes der Fusspunkte 24 und 25 von dem Punkt 28 auf der Oberfläche 23 durch den Abstand 26 geteilt wird, der ja gleich dem Abstand 27 ist. Für die letztere Summe kann der Gesamtabstand zwischen den Fusspunkten 24 und 25 genommen werden, der wieder gleich dem Abstand zwischen den Aufdampfquellen 21 und 22 ist. Aus dieser Berechnung geht hervor, dass die Grosse (tg {X + tg/3 ) von der gewählten
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Stelle auf der Oberfläche 23 unabhängig ist. Daraus folgt, dass eine wichtige Bedingung erfüllt ist, um bei gleicher Breite aller schmalen Maskenteile 13 über dem Substz^at die Breiten der Zwischenräume 17 über die Scheibe gleich machen zu können (siehe Fig. 2).
Im vorliegenden Beispiel betragen die Abstände 26 und 27 12 cm und der Abstand zwischen den Verdampfungsque1len 21 und 22 beträgt 21 cm. (vgl.
Fig. 2O-
Bei einem Abstand d zwischen der Maske 10 und der Substratoberfläche 3 von 2 /um und Breiten b der schmalen Maskenteile 13 von k /um folgt, dass die Breite a der Zwischenräume 17 zwischen den Leiterschichtteilen 16 nach der obenstehenden Formel
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h /um -2 χ Tr /um = 0,5 /um beträgt. Die Breite der streifenförmigen Leiterteile 16 beträgt 9>5 /um bei einer Breite der Offnungen 12 in der Maske 10 von 6 /um.
Die Maske 10 kann nun durch das Wegätzen der aus Molybdän bestehenden Abstützungen 11, wpdurch sich die Maske von dem Substi'at ablöst, entfernt werden. Eine Draufsicht auf einen Teil der Substratoberfläche 3 mit den Leiterschichtteilen 16, die durch einen sehr kleinen Zwischenraum 17 voneinander getrennt sind, ist in Fig. 3 dargestellt. Für die Herstellung von ladungsgekoppelten Anordnungen (CCD)
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sind fluchtende Leiterscliichtteile 16 mitteinander durch Metallstreifen 18 verbunden, die durch Ablagerung über die Nuten 15 in der Maske 10 gebildet werden (vgl. Fig. 1). Die Breite dieser Streifen 18 und ihre genaue Lage sind weniger kritisch, wenn diese Breite erheblich, kleiner als die der Leiterscliichtteile 16 gewählt wird.
Dabei sei bemerkt, dass es bekannt ist, in einer Ladungsübertragungsanordnung (CTD) eine Anzahl Reihen von MIS-Kapazitäten anzuwenden, wobei über jede dieser Reihen Ladungstransport stattfinden kann, und wobei Ladungsübertragung über den Halbleiter von einer Reihe auf eine andere Reihe z.B. durch Anwendung kanalunterbrechender Zonen oder einer örtlich dickeren Oxidationsschicht, die.gegebenenfalls in den Halbleiter versenkt sein kann, oder auf andere Weise gehemmt wird. Im vorliegenden Falle, in dem breitere Leiterschichtteile 16 mit sehr kleinen gegenseitigen Abständen 17 und schmalere Verbindungsstreifen 18 mit einem grösseren nichtkritischen gegenseitigen Abstand gebildet sind, kann diese Struktur vorteilhaft dadurch benutzt werden, dass die kleinen sehr kritischen Zwischenräume 17 und die zugehörigen breiteren Leiterschicht.teile 16 auf die Stellen beschränkt werden, an denen diese für die Wirkung der Ladungsübertragungsanordnung in einer Richtung quer
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zu der Längsrichtung der Literschichtteile 16 wesentlich sind, während an Stellen, an denen die Ladungsübertragung von einer Reihe von Kapazitäten auf eine parallele Reihe gehemmt wird und an denen ein solcher kleiner Zwischenraum nicht erforderlich ist, die Metallstreifen 18 in dem grössoren gegenseitigen nichtkritischen Abstand verwendet werden. Derartige Strukturen mit nebeneinander liegenden Leiterbahnen mit kleinen gegenseitigen Abständen an den für Ladungsübertragung wirksamen Stellen und mit grösseren gegenseitigen Abständen an zwischen den Ladungs— Übertragungsreihen liegenden Stellen, an denen diese kleinen Zwischenräume nicht nützlich sind, weisen den Vorteil auf, dass die Gesamtlänge der schmalen Zwischenräume beschränkt und damit die Möglichkeit von Kurzschluss zwischen nebeneinander liegenden Leitern infolge eines lokalen Formfehlers in bezug auf die entsprechenden CTD-Struktüren vom bekannten Typ mit einer Anzahl nebeneinander liegender Reihen von Kapazitäten für Ladungsübertragung herabgesetzt wird, wobei quer zu diesen Reihen angebrachte Leiterbahnen über ihre ganze Länge durch schmale kritische Zwischenräume voneinander getrennt sind. Dieser Vorteil, der mit der Struktur nebeneinander liegender Leiterbahnen einer Ladungsübertragungsanordnung mit einer Anzahl paralleler Reihen von MIS-Kapazitäten
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für Ladungsübertragung zusammenhängt, gilt auch, wenn die Leiterbahnen mit abwechselnd kleineren und grösseren gegenseitigen Abständen auf eine andere als die obenbeschriebene Weise angebracht sind.
Das obenstehende Beispiel bezieht sich auf eine Konfiguration von Leiterschichtteilen auf einem Substrat, das einen Halbleiter enthält, der mit einer Isolierschicht überzogen ist, wobei diese Konfiguration in einer ladungsgekoppelten Anordnung Anwendung finden kann. Obwohl die Erfindung insbesondere für die Herstellung einer solchen ladungsgekoppelten Anordnung geeignet ist, beschränkt sie sich nicht darauf. So kann sie auch für die Herstellung anderer Halbleiteranordnungen verwendet werden, insbesondere in den Fällen, in denen ein geringer Abstand zwischen den Metallschichtteilen erwünscht ist, wie in anderen MIS-Konfigurationen, in Bipolartransistoren und photoempfindlichen Vorrichtungen. So ist es möglich, kammförmige ineinander eingreifende in sehr ger ir., gen gegenseitigen Abständen liegende Elektroden mit einem mäanderförmigen Zwischenraum zur gegenseitigen Trennung der beiden Leiter anzubringen. Dabei können erwünschtenfalls örtliche Verbreiterungen in diesen Zwischenräumen verwendet werden, um mit Hilfe einer Zwischenschicht Abstützungen für die anzuwendende Maske mit Offnungen zu erhalten.
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In geringer Entfernung voneinander auf dem Substrat angebrachte Lexterschichtteile können auch für andere Zwecke verwendet werden, die sich nicht auf die Herstellung von Halbleiteranordnungen zu beschränken brauchen. Z.B. kann der Zwischenraum als optischer Spalt benutzt werden. Auch können die Leiterschichtteile selber als Maske für Bearbeitungen des Substrats längs eines sehr engen Spaltes, z.B. als Ätzmaske, als Diffusions- oder lonenimplantationsmaske in der Halbleitertechnik, u.dgl., dienen.
Weiter ist die Anwendung der Erfindung in · den Fällen möglich, in denen es wünschenswert ist, die Leiterschichtteile zwar örtlich in einem geringen gegenseitigen Abstand anzubringen, aber an anderen Stellen miteinander zu verbinden.
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Claims (1)

  1. -ZZ-
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    Patentansprüche:
    1. ) Verfahren zum Anbringen eines Leiterschichtmusters mit Teilen, die wenigstens örtlich in geringem gegenseitigen Abstand liegen auf einer Substratoberfläche mit Hilfe einer in einiger Entfernung über dear* Substratoberflache angeordneten Maske mit öffnungen und unter gerichteter Ablagerung des Materials oder der Materialien des Leiterschichtmusters in verschiedenen gewählten Richtungen in bezug auf die Substratoberfläche, dadurch gekennzeichnet, dass die Maske eben über der Substratoberfläche angeordnet wird, wobei in der Maske nebeneinander liegende öffnungen gebildet sind, wie wenigstens örtlich durch einen schmalen Maskenteil voneinander getrennt sind, und wobei die gerichtete Ablagerung über die öffnungen in mindestens zwei verschiedenen gewählten Richtungen stattfindet, derart, dass die durch Ablagerung über die nebeneinander liegenden öffnungen gebildeten in situ voneinander getrennten Leiterschichtteile auf der Substratoberfläche einen gegenseitigen Abstand aufweisen, der die Breite des zwischen den öffnungen liegenden schmalen Maskenteiles unterschreitet und kleiner als 10 ,tun ist.
    2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Leiter schicht teile durch die gerichtete Ablagerung in einem minimalen gegenseitigen
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    Abstand voneinander angebracht werden, der kleiner als die Breiten der für die Anbringung dieser Schichtteile verwendeten Öffnungen in der Maske ist. 3· Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass der schinale Maskenteil zwischen den Öffnungen schmaler als diese Öffnungen in situ ausgeführt wird.
    h, Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass dem schmalen Maskenteil eine Breite von zumindest 3/um gegeben wird.
    5· Verfahx-en nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Leiterschichtteile in einem gegenseitigen Abstand von weniger als 2/um angebracht werden.
    6. Verfahren nach Anspruch 5 > dadurch gekennzeichnet, dass die Leiterschichtteile in einem gegenseitigen Abstand von höchstens 1 /um angebracht werden.
    7· Verfahren nach einem der vorstehenden Ansprüche, bei dem die Substratoberflache, wenigstens makroskopisch gesehen, in einer flachen Ebene liegt, dadurch gekennzeichnet, dass das gerichtete Aufbringen des Materials für die Leiterschichtteile geradlinig von mindestens zwei in einiger Entfernung voneinander liegenden Quellen aus vorgenommen wird,
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    die in gleichem Abstand von der flachen Ebene liegen.
    8. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die gerichtete Ablagerung durch Uberdampfen im Vakuum bewirkt wird.
    9. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass auf der Substratoberfläche eine erste Schicht angebracht wird, deren Dicke für den gewünschten Abstand zwischen der Substratoberfläehßiund der Maske entscheidend ist; dass dann das Material für die Maske in Form einer zweiten Schicht angebracht wird, wonach zur Bildung der Maske die Öffnungen in dieser zweiten Schicht angebracht werden, und dass anschliessend das Material der ersten Schicht (weiter auch als "Zwischenschicht" bezeichnet) selektiv geätzt wird, wobei durch Unterätzung genügend Raum unter den Offnungen für das Anbringen der Leiterschichtteile erhalten wird, wobei jedoch Teile der Zwischenschicht beibehalten werden, die als Abstützung der Maske und als Distanzglieder zwischen der Maske und dem Substrat wirken, während dann die gerichtete Ablagerung durchgeführt wird.
    10. Verfahren nach Anspruch 9» dadurch gekennzeichnet, dass das Material der Zwischenschicht durch die Unterätzung unter den schmalen Maskenteilen völlig lieggeätzt wird und die Maske breitere
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    Teile, enthält, unter denen ^eile der Zwischenschicht erhalten bleiben.
    11. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass der Zwischenschicht eine Dicke von weniger als 5/um gegeben wird.
    12. Verfahren nach einem der vorstehenden' Ansprüche , dadurch gekennzeichnet, dass mehr als zwei in einer Reihe in kleinen gegenseitigen Abständen liegende Leiterschichtteile auf der Substratoberfläche !durch die gerichtete Ablagerung gebildet werden, wobei die Maske eine Reihe von mehr als zwei öffnungen enthält, die wenigstens örtlich durch schmale Maskenteile voneinander getrennt sind.
    13· - Verfahren zur Herstellung von Halbleiteranordnungen mit mindestens zwei in sehr geringen gegenseitigen Abständen liegenden Leiterschichtteilen, das den Schritt umfasst, bei dem diese Leiterschichtteile auf einer Oberfläche eines Substrats mit Halbleitermaterial angebracht werden, dadurch gekennzeichnet, dass diese Anbringung durch Anwendung eines Verfahrens nach einem der vorstehenden Ansprüche erfolgt.
    14. Verfahren nach Anspruch 13» dadurch gekennzeichnet, dass ein Substrat verwendet wird, von dem ein Subs trat teil aus Halbleitermaterial vcatv der Anbringung der Leiter schicht teile auf der Seite der·
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    Substratoberfläche mit einer den Halbleiterteil wenigstens teilweise bedeckenden Isolierschicht- versehen wird, und dass mindestens einer der Leiterschichtteile wenigstens teilweise auf dieser· Isolierschicht angebracht wird.
    15· Verfahren nach Anspruch ~\h, dadurch gekennzeichnet, dass mindestens einer der auf der Isoliex1-schicht angebrachten Leiterschichtteile als Elektrode in einer Leiter-Isolator-Halbleiter-(MIS)-Struktur
    verwendet wird.
    16.. Verfahren nach Anspruch 15» dadurch gekennzeichnet, dass die herzustellenden Halbleiteranordnungen Ladungsübertragungsanordnungen (charge transfer devices, CTD's) sind, zu welchen Zweck zwei oder mehr nebeneinander in kleinen gegenseitigen Abständen liegende Leiterschichtteile auf der Isolierschicht angebracht werden, um eine Reihe mit den kapazitiv
    miteinander gekoppelten Torelektroden (gates) dieser Anordnung zu bilden.
    17· Durch Anwendung eines Verfahrens nach einem der Ansprüche 1 bis 12 erhaltenes Erzeugnis.
    18. Halbleiteranordnung, bestehend aus einem
    Erzeugnis nach Anspruch 17, das durch Anwendung eines Verfahrens nach einem der Ansprüche 13 bis 16 hergestellt ist.
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DE19752547447 1974-10-25 1975-10-23 Verfahren zum anbringen eines leiterschichtmusters mit in geringem gegenseitigen abstand liegenden teilen, insbesondere bei der herstellung von halbleiteranordnungen Withdrawn DE2547447A1 (de)

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DD136670A1 (de) * 1976-02-04 1979-07-18 Rudolf Sacher Verfahren und vorrichtung zur herstellung von halbleiterstrukturen
US4469719A (en) * 1981-12-21 1984-09-04 Applied Magnetics-Magnetic Head Divison Corporation Method for controlling the edge gradient of a layer of deposition material
US4691434A (en) * 1982-02-19 1987-09-08 Lasarray Holding Ag Method of making electrically conductive regions in monolithic semiconductor devices as applied to a semiconductor device
GB2131624B (en) * 1982-12-09 1986-07-09 Standard Telephones Cables Ltd Thick film circuits
PH23907A (en) * 1983-09-28 1989-12-18 Rohm & Haas Catalytic process and systems
US6667215B2 (en) * 2002-05-02 2003-12-23 3M Innovative Properties Method of making transistors
KR100950133B1 (ko) * 2002-12-27 2010-03-30 엘지디스플레이 주식회사 인쇄방식에 의한 패턴형성방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL294779A (de) * 1962-07-20
US3700510A (en) * 1970-03-09 1972-10-24 Hughes Aircraft Co Masking techniques for use in fabricating microelectronic components
GB1447866A (en) * 1972-11-10 1976-09-02 Nat Res Dev Charge coupled devices and methods of fabricating them

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