DE2547120C3 - Bild-zu-Bild-Vergleich-Kodiersystem - Google Patents

Description

Die Erfindung betrifft ein Bild-zu-Bild-Vergleich-Kodiersystem zur Übertragung eines Signals, wie eines Fernsehsignals, das eine relativ hohe Bild-zu-Bild-Korrelation aufweist, unter Komprimierung der Bandbreite des Signals. Mit Bild ist hier grundsätzlich ein Vollbild (oder Halbbild) auf einem Fernsehsichtgerät, beispielsweise einem Fernsehempfänger, gemeint. Dabei bezieht sich die Erfindung auf ein Bild-zu-Bild-Vergleich-Kodiersystem gemäß dem Oberbegriff des Hauptanspruchs.

Ein Bild-zu-Bild-Vergleich-Kodiersystem, für das im englischsprachigen Raum der Ausdruck interframe coding system verwendet wird, stellt eine Vorrichtung zur Verringerung der Übertragungs- Bit- Rate dar. Bei dieser Vorrichtung wird ein Differenz zwischen den Signalen aufeinander folgender Bilder zur Erzeugung eines kennzeichnenden Differenzsignals verwendet, wenn immer die Differenz einen gegebenen Schwellenwert überschreitet, und alleine das kennzeichnende Differenzsignal wird codiert und auf einen Pufferspeicher gegeben, um mit gleichförmiger Bitfolgegeschwindigkeit oder Bitrate übertragen zu werden. Beispielsweise kann ein Eingangsvideosignal in die Digitalform beispielsweise eines 8-Bit-PCM-Codes gebracht werden. Das in Digitalform gebrachte Signal wird einem Bild-Subtrahierer zugeführt, in welchem die Differenz zwischen dem Wert des zugeführten Signals und dem Wert eines Bildelementes der entsprechenden Position eines in einem Bildspeicher gespeicherten vorausgehenden Bildes erzeugt wird. Das resultierende Differenzsignal wird auf eine Schwellenwertschaltung gegeben, in welcher oberhalb eines gegebenen Schwellenwertes ein Signal als kennzeichnendes Differenzsignal abgeleitet wird, das in einem Quantisierer beispielsweise in einen 4-Bit-Code umgewandelt wird. Der erhaltene Code wird sequentiell in den Pufferspeicher eingeschrieben und

bn dort mit gleichförmiger Bitrate als Sendecode ,hertragen. Andererseits wird der Ausgangscode vom faantisierer in einen 8-Bit-Code eines Pegels umge-Jandelt, der einen Quantisierungsbereich darstellt, in Jelchem dieser sich befand, und ein Vorzeichenbit wird s h dem 8-Bit-Code- hinzugefügt Der umgewandelte £ode und das Ausgangssignal vom Bildspeiaher werden /niteinander addiert und in den Bildspeicher gesehriefen. Mit einem solchen Bild-zu-BHd-Vergleich-Kodier-' system wird die Anzahl der Sendecode reduziert und die V'überuagungsbandbreite beträchtlich komprimiert, wenn sich das Videosignal wenig ändert Wenn jedoch -eine rasche Änderung im aufzunehmenden Bild eintritt !erhöht sich die Häufigkeit des Auftretens des kennzeichnenden Differenzsignals beträchtlich, was zu einem Überlauf des Pufferspeichers führt Die Verwendung eines Pufferspeichers mit einer Kapazität, die zur !Verhinderung eines solchen Überlaufs ausreicht führt nicht nur zu hohen Kosten, sondern auch zu einer unangenehmen Situation, wenn das System beispielsweise für ein Fernsehtelefon verwendet wird, da sich dann eine Verzögerung des Bildsignals gegenüber dem Sprachsignal ergibt. Folglich ist die Kapazität des Pufferspeichers auf zwei oder höchstens drei Bilder beschränkt. Daher wird ein Überlauf des Pufferspeichers wahrscheinlich, was zu einem Informationsverlust führt und eine beträchtliche Verschlechterung der Bildqualität bei einer raschen Änderung des aufzunehmenden Bildes ergibt.

Eine verbesserte Anordnung, die das Auftreten eines solchen Überlaufs gering macht, ist als FRODEC-Systern bekannt, das beispielsweise in dem Artikel »Transmitting Television as Clusters of Frame-to-Frame Differences« von J. C. C a η d y und anderen beschrieben ist, der erschienen ist in B.S.T.J., Vol. 50, js No. 6 (1971 Juli-August-Ausgabe), Seiten 1889 bis 1917. Bei diesem System wird die Pufferspeicherbelegung überwacht, und der Schwellwert der Schwellenwertschaltung, welcher das Ausgangssignal des Bildsubtrahierers zugeführt wird, wird der Belegung entsprechend gesteuert. Wenn sich die Belegung des Pufferspeichers dessen voller Kapazität nähert, wird der Schwellenwert iiomit erhöht, um die Erzeugung des kennzeichnenden Differenzsignals und damit die Anzahl der in den Pufferspeicher einzuschreibenden Codes zu verringern. Ein übermäßig hoher Schwellenwert verursacht jedoch eine schrittweise Änderung des Bildsignals, was die Bildqualität verschlechtert. Folglich kann der Schwellenwert nicht über einen breiten Bereich gesteuert werden, so daß die Wahrscheinlichkeit für einen Überlauf bei einer raschen Änderung des aufzunehmenden Bildes bestehen bleibt. Als weitere Alternativen sind ein Unterabtastwertmode, bei welchem bei einer raschen Änderung des aufzunehmenden Bildes nicht jedes Bildelement, sondern nur jedes zweite Bildelement extrahiert wird, und die Begrenzung des Informationsinhalts durch eine Änderung der Arbeitsweise auf einen Zeilenwechselmoden vorgeschlagen worden, bei welchem die Kodierung für jede zweite Abtastzeile stattfindet. Die Bildqualität wird jedoch bei diesen Arbeitsweisen verschlechtert, und sie treten bei ■einem sich rasch ändernden Bild sehr häufig auf, so daß die Gesamtbildqualität verschlechtert ist.

Wie zuvor erwähnt, wird bei dem Bild-zu-Bild-Vergleich-Kodiersystem lediglich das kennzeichnende Differenzsignal für die Übertragung kodiert. Demzufolge wird das empfangene Signal auf der Empfangsseite decodiert, um das kennzeichnende Differenzsignal zu erzeugen, das zu dem Wert eines entsprechenden Bildelementes eines aus dem Bildspeicher ausgelesenen vorausgehenden Bildes addiert wird, und die Summe wird in den Bildspeicher eingeschrieben, so daß man das decodierte Signal erhält Das decodierte digitale Signal wird dann in ein analoges Signal umgewandelt, um das ursprüngliche Videosignal wieder herzustellen. Wegen der sequentiellen Bildung der Summe aus dem Wert des empfangenen decodierten Signals und dem Signalwert Vom empfangsseitigen Bildspeicher wird jeder Codefehier, der im Ubertragungskanal auftritt direkt in den empfangsseitigen Bildspeicher geschrieben, so daß ein solcher Fehler erhalten bleibt. Im Hinblick auf diesen Mangel werden die 8-Bit-PCM-Code von einigen horizontalen Abtastlinien pro Bild nach der Analog-Digit al-( A-D)Um Wandlung direkt auf den Pufferspeicher gegeben, und auf der Emofangssehe werden die empfangenen PCM-Codes direkt in den Bildspeieher geschrieben, ohne zum entsprechenden Code vom Bildspeicher addiert worden zu sein. Die horizontalen Abtastzeilen, für welche die PCM-Code direkt eingegeben werden, werden für aufeinander folgende Bilder verschoben, so daß der Bildspeicher auf der Empfangsseite über mehrere Bilder hin aufgefrischt werden kann. Wenn für eine längere Zeitdauer keine Änderung im aufzunehmenden Bild stattfindet entsteht umgekehrt im sendeseitigen Pufferspeicher eine Unterbelegung, die zu der Schwierigkeit führt daß einmal ausgelesene Daten wiederholt ausgelesen werden. Um eine solche Unterbelegung zu verhindern, ist es zur Praxis geworden, die Differenzbildung auszuschalten und den PCM-Code direkt an den Pufferspeicher für die Übertragung zu liefern. Dadurch kann der empfangsseitige Bildspeicher aufgefrischt werden, wenn der Belegungsgrad des Pufferspeichers beträchtlich reduziert ist.

Wie zuvor zusammengefaßt, ist der PCM-Code von der A-D-Umwandlung direkt übertragen worden, um den empfangsseitigen Bildspeicher aufzufrischen. Wenn die Auffrischungsmethode nicht angewendet wird, wird das kennzeichnende Differenzsignal vom Differenzsignal abgeleitet und für die Übertragung als ein Code mit reduzierter Bitzahl qua ntisiert, und dieser Code wird auf der Empfangsseite decodiert, um das Summensignal zu bilden. Jedoch wird durch den Quantisierungsvorgang oder dergleichen eine Bildqualitätsverschlechterung bewirkt mit dem Ergebnis, daß ein aufgrund der Auffrischungsmethode erhaltener Bereich hoher Bildqualität als Streifen in einem wiedergewonnenen Bild erscheint, der für aufeinanderfolgende Bilder vertikal wandert, und zwar deswegen, weil sich dieser Bereich von Bild zu Bild ändert.

Es ist die Aufgabe der vorliegenden Erfindung, ein Bild-zu-Bild-VergleichCodiersystem verfügbar zu machen, mit welchem sich eine hohe Bildqualität erreichen läßt.

Die Lösung hierfür geht aus dem Kennzeichen des PA 1 hervor.

Weiterhin soll ein solches Codiersystem verfügbar gemacht werden, das gegen das Auftreten eines Überlaufs des Pufferspeichers, der zur Glättung der Übertragungsbitrate verwendet wird, gefeit ist und auch keine Bildqualitätverschlechterung aufweist.

Ferner soll ein Bild-zu-Bild-Vergleich-Codiereystem verfügbar gemacht werden, das eine hohe Bildqualität sicherstellt, wohingegen der Betrieb in den Unterabtastwert- oder Unterzeilenmoden möglichst gering gehalten wird.

Außerdem soll ein Bild-zu-Bild-Vergleich-Codiersy-

stem verfügbar gemacht werden, mit welchem sich eine hohe Bandkompressionswirkung und eine hohe Bildqualität erreichen lassen.

Ferner soll ein Bild-zu-Bild-Vergleich-Codiersystem geschaffen werden, das einen empfangsseitigen Bildspeicher auffrischt, ohne daß ein Streifen auftritt.

Ein Eingangsvideosignal wird in einem A-D-Wandler auf gleiche Weise, wie sie bei bekannten Vorrichtungen angewendet worden ist, beispielsweise in einen 8-Bit-BCM-Code umgewandelt. In einem Bildsubtrahierer wird die Differenz zwischen dem PCM-Code und dem Code der entsprechenden Position eines vorausgehenden Bildes, das von einem Bildspeicher geliefert wird, gebildet. Das Ausgangssignal des Subtrahierers wird erfindungsgemäß auf einen Größeneinsteller gegeben, und die Größe wird gesteuert in Abhängigkeit von der gegenwärtigen Belegung eines Pufferspeichers, der zur Glättung der Übertragungs-Bit-Rate verwendet wird. Nähert man sich beispielsweise der vollen Belegung des Pufferspeichers, wird die Größe zunehmend in digitaler Weise gedämpft. Das Differenzsignal einer gesteuerten Größe wird in einem Codierer quantisiert und beispielsweise als 4-Bit-Code ausgegeben, der einen repräsentativen Pegelwert in einem bestimmten Quantisierungsbereich anzeigt, in welchem das Differenzsignal erschienen ist. Der den Quantisierungsbereich angebende Code wird in den zur Glättung der Übertragungs-Bit-Rate verwendeten Pufferspeicher geschrieben und aus diesem mit gleichförmiger Bitfolgegeschwindigkeit oder Bitrate zur Übertragung ausgelesen. Der BeIegungsgrad des Pufferspeichers wird festgestellt, um den Größeneinsteller in Abhängigkeit von diesem Belegungsgrad zu steuern. Der den repräsentativen Pegel anzeigende Code vom Codierer wird auf einen Bildaddierer gegeben, in welchem er zum Ausgangssignal vom Bildspeicher addiert wird. Auf diese Weise wird die Größe des Differcnzausgangssignals dem Belegungsgrad des Pufferspeichers entsprechend gesteuert, so daß der Kompressionseffekt verbessert und die Möglichkeit eines Überlaufs im Vergleich zu einer herkömmlichen Schwellenwertsteuerung verringert ist.

Da die Schwellenwertsteuerung vermieden ist, ist eine schrittweise Bildänderung ausgeschaltet und durch eine Verwischung ersetzt, die zu einer Verminderung der visuell wahrnehmbaren Verschlechterung führt. Der Bandkomprimierungseffekt kann wesentlich dadurch verbessert werden, daß ein in variable Wortlilngc codierender Codierer verwendet wird, der den quaniisierten Code vor dessen Zuführung zum Pufferspeicher In einen anderen Code mit einer variablen Bitzahl jo umwandelt, so daß die Bitzahl entsprechend einer vorgegebenen Regel bei einer zunehmenden Häufigkeit seines Auftretens reduziert wird. Der vom Codierer gelieferte Code mit dem repräsentativen Pegel kann in seiner Größe durch einen Orößenolnstellcr gesteuert werden, der In einer gegenüber dem ersten Größenelnsteller entgegengesetzten Weise arbeitet, wodurch die Fähigkeit verbessert wird, eine Änderung des Eingangssignales zu folgen. In diesem Fall Ist es erforderlich, einen Code, der die vom sendeseltigen Clrößeneinstcller ho ausgeübte Steuerung angibt, zur Empfangsscitc zu übertragen, wo die Größe des decodierlcn Code» in Abhängigkeit von einem Code gesteuert werden kann, der die auf der Empfangnseite festgestellte Größensteuerung angibt. <·*

Ferner wird erfindungsgemäß nicht das Ausgangssignal des A-D-Wandler*, sondern da» Ausgangssignal des Addierer» oder (ins t'lngnngssipnol für den Bildspeicher auf den sendeseitigen Pufferspeicher gegeben, wenn der empfangsseitige Bildspeicher aufgefrischt wird. Da das Auffrischungssignal durch den Quantisierer beeinflußt wird oder dieselbe Bildqualität wie dasjenige Signal hat, welches außerhalb der Auffrischungszeitdauer übertragen wird, wird das Auftreten des Streifens auf dem wiedergewonnenen Bild vermieden.

Weiterbildungen und Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.

im folgenden wird die Erfindung anhand eines Ausführungsbeispiels näher erläutert. In der Zeichnung zeigt

F i g. 1 ein Blockdiagramm der Grundanordnung des erfindungsgemäßen Bild-zu-Bild-Vergleich-Codiersystems;

F i g. 2 ein Blockdiagramm einer Ausführungsform des erfindungsgemäßen Codiersystems;

Fig.3 ein Blockdiagramm einer empfangsseitigen Anordnung zum Empfang eines dem erfindungsgemäßen Codierungssystem entsprechend codierten Signals; und

F i g. 4 ein Beispiel für die Belegung des Pufferspeichers.

Gemäß F i g. 1 wird ein Eingangs-Video-Signal in Analogform auf einen Eingangsabschluß 1 geführt und von dort auf einen A-D-Wandler 2 (Analog-Digital-Wandler), in welchem das Eingangssignal periodisch für jedes Bildelement abgetastet und dann in einen 8-Bit-PCM-Code umgewandelt wird, der in Abhängigkeit vom abgetasteten Wert einen von beispielsweise 256 Amplitudenwerten Darstellt. Der PCM-Code wird einem Subtrahierer 3 zugeführt, in welchem die Differenz gebildet wird zwischen dem zugeführten PCM-Code und einem Code von einer entsprechenden Bildelementposition des codierten Signals des unmittelbar vorausgehenden Bildes, der aus einem Bildspeicher 4 ausgelesen wird. Ein Vorzeichen-Kennzeichnungs-Bit zur Kennzeichnung der Polarität des Signals wird auf den Ausgang des Subtrahierers 3 gegeben, wodurch ein 9-Bit-PCM-Code gebildet wird. Das Ausgangssignal vom Subtrahierer 3 ist jedoch häufig Null oder bleibt auf einem niedrigen Wert, sofern nicht eine rasche Änderung in dem durch das Eingangssignal dargestellten Bild auftritt.

F.rfindungsgemäß ist ein Größeneinstellcr 5 vorgesehen, welchem das Differenzsignal zugeführt wird, um dessen Pegel in digitaler Weise zu steuern. Das bezüglich seines Pegels gesteuerte Differenzsignal wird auf eine Schwellenwertschaltung 6 geführt, die beim Auftreten eines einen gegebenen Schwellenwert überschreitenden Signals ein Kennzeichnendes Differenzsi· gnal erzeugt. Wenn eine geringe Bildänderung auftritt, wird das kennzeichnende Differenzsignal selten erzeugt, wohingegen es bei einem sich rasch ändernden Bild <ehr oft erzeugt wird. Das in 9-Bil-BCM-Codeform vorliegenden kennzeichnende Differenzsignal, das einen von insgesamt 911 Pegelwerten für beide Polaritäten kennzeichnet, wird auf einen Codierer 7 gegeben, an dessen Ausgang ein 4-Bit-Code auftritt, der von beispielsweise 16 Quantisierungsbereichen einen bestimmten darstellt, in weichern er aufgetreten Ist. Die Quantisierungsbereiche sind so eingerichtet, daß ein Quantisierungsberelch eines niedrigen Pegelwertes eine geringe Breite aufweist, wobei die Breite des Quantisle· rungsbereiche» mit größer werdendem Pegelwert ansteigt.

Ons codierte Aiisgangsslgnnl wird über eine Schalter·

einrichtung 8 auf einen Pufferspeicher 9 gegeben, der dazu verwendet wird, die Übertragungsbit-Rate auszugleichen. Dieser Eingangscode wird als serieller Code in den Speicher 9 geschrieben und später aus diesem mit gleichförmiger Bit-Rate ausgelesen und zu einem Ausgangsanschluß 10 als Übertragungscode geliefert. Auf diese Weise wird das kennzeichnende Differenzsignal im Codierer 7 quantisiert, um von diesem als 4-Bit-Code abgegeben zu werden, und ein Signal, das kennzeichnend für einen repräsentativen Pegelwert des quantisierten Codes ist, wird im 9-Bit-Codeform auf einen Addierer 11 gegeben, wo es zu einem aus dem Bildspeicher 4 ausgelesenen Code für das entsprechende Bildelement des vorhergehenden Bildes addiert wird. Mit anderen Worten, der 4-Bit-Code vom Codierer 7 wird in das PCM-Signal decodiert, dann in den Bildspeicher 4 geschrieben und daraufhin nach einem Bild aus diesem ausgelesen und zum Subtrahierer 3 bzw. Addierer 11 geliefert.

Der Erfindung entsprechend ist eine Steuerschaltung 12 vorgesehen, die den Besetzungsgrad des Pufferspeichers 9 überwacht, um die Amplitude des Differenzsignals mit Hilfe des Größeneinstellers 5 zu komprimieren, wenn der gespeicherte Inhalt die volle Kapazität des Pufferspeichers erreicht. Wenn die Häufigkeit des Auftretens des kennzeichnenden Differenzsignals ansteigt und als Folge davon die im Pufferspeicher 9 gespeicherten Informationsmenge zunimmt, wird die Amplitude des vom Subtrahicrer kommenden Differenzsignals komprimiert, wodurch die Häufigkeit des Auftretens des kennzeichnenden Differenzsignals, das den in der Schwellenwertschaltung 6 eingestellten Schwellenwert überschreitet, reduziert und damit ein Überlauf des Pufferspeichers verhindert wird.

Die Schaltungsanordnung 8 befindet sich normaler Weise in einer Position, in welcher sie den Ausgang des Codicrcrs 7 mit dem Pufferspeicher 9 verbindet. Sie wird jedoch zur anderen Position umgestellt, wenn der Bildspeicher auf der Empfangsseitc erfindungsgemäß aufgefrischt wird, so daß das Ausgangssignal des Addierers 11 oder das in den Bildspeicher 4 eingegebene dccodicrtc Signal zum Pufferspeicher 9 gegeben wird. Das Schalten der Scholleinrichtung 8 findet periodisch statt und auch dann, wenn die im Pufferspeicher 9 gespeicherte Informationsmcngc reduziert und ein Unterschreiten der Speicherkapazität bewirkt wird. Da das Signal, welches den Bildspeicher auf der Empfangsscitc auffrischt, dieselbe Qualität aufweist, wie sie das normaler Weise auf der Empfangsscitc decodierte Signal hat, ist das Auftreten eines Streifens im gespeicherten Bild auf der Empfangsseite ausgeschaltet. Da das Auffrischungssignal im wesentlichen dieselbe Qualität wie das zuvor erwähnte decodierte Signal hat, wird mit der Erfindung eine erhöhte Wahrnehmbarkeit des Streifens auf dem gespeicherten Bild der Empfangsscitc ausgeschaltet. Eine solche erhöhte Wahrnehmbarkeit dieses Streifens tritt auf, wenn das Ausgangssignal des A-D- Wandlers 2 als Auffrischungssignol übertragen wird, und zwar aufgrund der Tatsache, daß die Qualität des übertragenen Bildes im Vergleich zum Ausgangscode vom A-D-Wandler 2 gegenüber dem Fall ohne Pegelkomprimlerung verschlechtert wird, wenn die Pegelkomprimierung im GröBeneinsteller S stattfindet.

Eine Ausführungsform des erfindungsgemäßen Zwischenbildcodlersystems wird nun anhand der Flg.2 ausführlich beschrieben. In F i g. 2 sind Teile, die solchen in F i g. 1 entsprechen, mit den gleichen Bezugsziffern gekennzeichnet. Wie zuvor wird das Videosignal in analoger Form, das auf den Eingangsanschluß 1 gegeben wird, für jedes Bildelement mit Hilfe des A-D-Wandlers 2 in einen 8-Bit-PCM-Code umgewandelt. Der PCM-Code wird über einen Synchronisierungssignalseparator 15 auf den Subtrahierer 3 gegeben. Der Synchronisiersignalseparator 15 erzeugt an seinem Anschluß 16 ein Bildsynchronisiersignal und an seinem Anschluß 17 ein Horizontalsynchronisierungssignal. Die ίο beiden Synchronisierungssignale von den Anschlüssen 16 und 17 werden auf einen Adressengenerator 18 gegeben, der eine Reihe digitaler Adressensignale erzeugt, welche die Position der Bildelemente angeben, die den jeweils eingegebenen PCM-Codes auf dem Bildfeld entsprechen. Das Ausgangssignal des Sepcrators 15 wird auf den Subtrahierer 3 gegeben, in welchem eine Differenz zwischen diesem Ausgangssignal und dem decodierten Signal des unmittelbar vorausgehenden und vom Bildspeicher 4 gelieferten Bildes zur Erzeugung eines 9-Bit-Differenzsignals verwendet wird, das auf den Größeneinsteller 5 gegeben wird.

Im Größeneinsteller 5 wird das Differenzsignal direkt zu einer UND-Schaltung 26 und außerdem zu digitalen Multiplizierern 20 bis 22 geliefert. Diese Multiplizierer bilden in digitaler Weise ein Produkt aus dem Diffcrcnzsignal und Cocffizienten k\ bis A3, die durch jeweilige Coeffizientenschaltung 23 bis 25 gegeben sind. Die Ausgangssignale der Multiplizierer 20 bis 22 werden auf UND-Schaltungen 27,28 bzw. 29 geführt. Unter der Steuerung der Steuerschaltung 12 passiert eines der Differenzsignalc von den UND-Schaltungen 26 und 29 eine ODER-Schaltung 30, von wo es als Ausgangssignal des l-instellers 5 auf die Schwellenwertschaltung 6 gegeben wird. Die Schwellenwertschaltung 6 erzeugt ein kennzeichnendes Differenzsignal für ein Eingangssignal, das einen vorangestellten Schwellenwert überschreitet und liefert dies zum Codierer 7. Bei jedem Auftreten des kennzeichnenden Diffcrcn/signals wird ein Galter 31 für eine gegebene Zeitdauer geöffnet, um den vom Adrcsscngencrator 18 erzeugten Adrcsscncode für das gleichzeitig auftretende Bildsignal seriell durch eine ODER-Schaltung 32 zum Pufferspeicher 9 durchzulassen, wo es eingeschrieben wird. Bevor das codierte Ausgangssignal für das kennzeichnende Differs renzsignal übertragen wird, wird somit das seine Position im Bildfeld anzeigende Adressensignal übertragen.

Diis kennzeichnende Diffcrcnzsignal wird mit Hilfe eines im Codierer 7 enthaltenen Quantisicrcrs 33 y> quantisierl und /ur Schullcrcinnehlung 8 als 4-Bit-Code ausgegeben, der einen bestimmten Quantisierungsbereich angibt. Außerdem wird es zu einem Bewerter 34 geliefert. Der Bewerter 34 leitet ein einen Pegelwert darstellendes 9·Bit-Signal entsprechend dem besonders ren Quantisierungsbereich vom eingegebenen 4-Blt-Code ab und liefert dieses Signal auf einen zweiten Größeneinsteller 33. Der Quantisierer 33 und der Bewerter 34 können als ein einziger Baustein hergestellt sein.

na Das Ausgangssignal von der Schaltereinrichtung 8 wird auf einen Konverter 36 zur Umwandlung in einen Code mit unterschiedlicher Wortlänge geliefert, der den 4-Bit-Elngangscode in einen anderen Code umwandelt, der eine Bitzahl aufweist, die mit zunehmender i< Häufigkeit des Auftretens des 4-BH-Codes abnimmt, um die Gesamt-Bitzahl weiter zu reduzieren, wie es von M. C. C h ο w in IEE Transactions on Communication Technology, Dez. 1971, Vol-com-19, No. 6 Seite 923, Im

709629/379

Artikel »Variable-Length-Redundancy Removal Coders for Differetially Coded Video Telephone Signals« beschrieben ist. Das vom Konverter 36 in Form eines seriellen Codes ausgegebene Signal gelangt durch ein Sperrgatter 37 und eine ODER-Schaltung 32 und wird im Pufferspeicher 9 eingeschrieben, der dazu verwendet wird, die Übertragungs-Bitrate zu glätten oder auszugleichen. Das Auslesen aus dem Pufferspeicher 9 geschieht mit gleichförmiger Bitrate, die auf den Ausgangsanschluß 10 gelangt.

Die Größe des Pegelwertdarstellungssignals vom Codierer 7 wird im zweiten Größeneinsteller 35 in einer Weise gesteuert, die derjenigen entgegengesetzt ist, weiche durch den ersten Größeneinsteller 5 angewendet wird. Zu diesem Zweck wird das Pegelwertdarstellungssignal direkt sowohl auf eine UND-Schaltung 47 als auch auf Digital-Multiplizierer 41 bis 43 gegeben. Die Multiplizierer 41 bis 43 bilden ein Produkt aus dem Pegelwertdarstellungssignal und dem entsprechenden der Coeffizienten 1/Ari. l/fo und IZk₃, die durch Coeffizientenschaltungen 44 bis 46 gegeben sind, und liefern ihr Ausgangssignal auf UND-Schaltungen 48,49 bzw. 50. Einer der Code von den UND-Schaltungen 47 bis 50 gelangt durch eine ODER-Schaltung 51 und wird als Ausgangssignal vom Einsteller 35 auf den Addierer 11 gegeben. Das Ausgangssignal des Addierers 11 wird in den Bildspeicher 4 geschrieben und aus diesem nach einem Bild ausgelesen, um auf den Subtrahierer 3 bzw. den Addierer U gegeben zu werden.

Die Steuerschaltung 12 umfaßt einen umkehrbaren Zähler 53, der bei jeder Eingabe eines Bits der Information von der ODER-Schaltung 32 in den Pufferspeicher 9 um eins aufwärts und jedes Mal, wenn ein Bit aus dem Speicher 9 zum Ausgangsanschluß 10 ausgelesen wird, um eines abwärts zählt. Der Zählstand des Zählers 53 wird zum Vergleich mit vorbestimmten Bezugswerten, die in Bezugsschaltungen 57 bis 59 gebildet sind, auf mehrere Komparatorcn 54 bis 56 gegeben. Wenn der Zählstand irgend einen dieser Bezugswerte überschreitet, nimmt der Ausgang eines entsprechenden Komparator einen hohen Wert oder eine »1« un. Wenn beispielsweise ein Vidcocingungssignul ein Frequenzband von 4 MHz aufweist, kann der Pufferspeicher 9 eine Kapazität von 200 k Bits haben, und die Bc/ugsschiiltungen 57, 58 und 59 können Bezugswerte 50.000, 110.000 bzw. 170.000 aufweisen. Die Ausgungssignule der Komparatoren 54 bis 56 werden auf eine Schaltung 60 geführt, die eine Kombintution von UND-Schaltungen aufweist, so duß ein Ausgangssignal mit hohem Pegel (H) an einem Anschluß 61 erzeugt wird, wenn lediglich der Komparator 54 ein »!«-Ausgangssignal erzeugt, ein H-Ausgangv signal am Anschluß 62 erzeugt wird, wenn lediglich die Komparatoren 54 und S3 ein »I«·Ausgangssignal erzeugen, und ein H-Ausgangssignal lediglich am Anschluß 63 erzeugt wird, wenn alle Kompurutoren 34 bis 36 ein »I «·Ausgangssignal aufweisen. Die an den Anschlüssen 61 bis 63 erscheinenden Ausgangssignale werden auf entsprechende Dateneingangsanschlüsse D von D-Flipflops 64,63 bzw. 66 gegeben. ]edes Mol, wenn mit Hilfe des Synchronislersignalscparators 16 ein Bildsynchronisiersignal Festgestellt wird, wird dos Dateneingangssignal in diese Flipflops 64 bis 66 eingegeben. Deren Q-Ausgangsslgnule werden als Ausgangssignal der Steuerschaltung 12 auf die UND-Schaltungen 27,28 bzw. 29 des Großenelnitcllers 3 und auf die UND-Schaltungen 48, 49 b?w. 30 des Orößeneinstellers 33 gegeben, und Ihre negierten Werte werden alle auf UND-Schaltungen 26 und 47 geführt.

Fährt man mit obigem Beispiel fort und nimmt man an, daß der im Pufferspeicher 9 gespeicherte Inhalt kleiner als 50.000 Bits ist, werden lediglich die UND-Schaltungen 26 und 47 in den Einstellern 5 und35 geöffnet, wodurch das Differenzsignal ohne Amplitudenkomprimierung auf die Schwellenwertschaltung 6 und das Pegelwertdarstellungssignal vom Codierer 7 direkt auf den Addierer 11 gegeben wird. Wenn der

ίο Bit-Inhalt im Pufferspeicher 950.000 Bits nicht übersteigt, nimmt der Anschluß 61 einen Η-Pegel an, der auf das Flipflop 64 gegeben wird, um die UND-Schaltungen 27 und 48 frei zu geben. Die Coeffizienten k\, kz und ki können zu V₄, ²U bzw. V₄ gewählt werden, und in diesem Fall erleidet das Differenzsignal eine Amplitudenunterdrückung um einen Faktor V₄, bevor es zur Schwellenwertschaltung 6 geliefert wird, während das Pegelwertdarstellungssignal um einen Faktor ⁴A gedehnt wird, bevor es zum Addierer 11 geliefert wird.

Wenn die Besetzung des Speichers 9 weiter ansteigt und 110.000 Bits übersteigt, nimmt der Anschluß 62 einen Η-Pegel ein, der die UND-Schaltungen 28 und 49 freigibt, so daß das Differenzsignal eine Amplitudenunterdrückung um einen Faktor ²I₄, erleidet, bevor es der Schwellenwertschaltung 6 zugeführt wird, während das Pegelwertdarstellungssignal um einen Faktor ⁴A vergrößert wird, bevor es auf den Addierer 11 gegeben wird. Wenn der Bit-Inhalt im Pufferspeicher 9 größer wird und einen bestimmten Schwellenwert übersteigt, wird solchermaßen die Amplitude des Differenzsignals komprimiert, um das Auftreten des kennzeichnenden Differenzsignals von der Schwellenwertschaltung 6 zu reduzieren, so daß ein Überlauf vom Pufferspeicher 9 minimal gemacht wird. Im Gegensatz zu einer Steurung

des Schwellenwertes in der Schwellenwertschaltung 6 wird die Amplitude derjenigen Komponente des Differenzsignals, welche den Schwellenwert übersteigt, im Einsteller 5 komprimiert, so daß die Wahrscheinlichkeit eines Überlaufs reduziert wird und das gespeicherte

Bild sich nicht schrittweise ändert, sondern verwaschen ist, so daß die sichtbar wahrnehmbare Verschlechterung möglichst klein wird. Du das Pegelwertdnrsiellungssi· gnal im Gegensatz zu der auf das Differcnzsignnl ausgeübten Steuerung im Hinstclier 35 gesteuert wird,

erhält mun vom Addierer 11 ein decodiertes Signal, das

nuhe/u diis Originalsignal wiedergibt, so duß sich die

Nttchlnufgeschwindigkcit bei einer Änderung des

F.ingungüsignuls erhöht.

Es ist erforderlich, denselben Inhalt, wie er im

so senderseitigen Bildspeicher 4 gespeichert ist. in einem Bildspeicher auf der Empfangsseite zu speichern. Um die Größe des Pegelwertdarstellungssignals zu steuern, Ist es auch notwendig, diese Steuerinformallon auf die Empfangsseite /u übertragen. Zu diesem Zweck werden

SS Im vorliegenden Beispiel vier Code V₀ bis V₁ als das Bildsynchronisierungssignal verwendet, und gemäU der Steuerung durch den Einsteller 3 selektiv übertragen. Oenou gcsngt sind mehrere Bildsynchronisierungscodegeneratoren 70 bis 73 vorgesehen, deren Ausgangscode

«J Vo bis Vt auf mehrere UND-Schaltungen 74,73,76 bzw. 77 gegeben werden, und die Ausgangssignale von den Anschlüssen 61 bis 63 werden auf die UND-Schaltungen 73, 76 bzw. 77 gegeben. Die negierten Werte aller Ausgangssignale von den Anschlüssen 61 bis 63 werden

es auf die UND-Schaltung 74 geführt. Zusätzlich empfangen die UND-Schaltungen 74 bis 77 auch das Ausganpignal vom AnichluB 16, der eine Feststellung öes Rahmensynchronlsierslgnals anzeigt. Wenn das

Differenzsignal keine Amplitudenunterdrückung erleidet, bewirkt die Feststellung des Bildsynchronisiersignals, daß der Bildsynchronisiercode V₀ in serieller Form vom Codegenerator 70 über die UND-Schaltung 74 und die ODER-Schaltung 78 auf die ODER-Schaltung 32 geliefert und von dort in den Pufferspeicher 9 eingeschrieben wird. Wenn das Differenzsignal eine Amplitudenkomprimierung um einen Faktor ¹U erleidet, gelangt der Bildsynchronisiercode Vi in der seriellen Form, in welcher er vom Codegenerator 71 geliefert wird, durch die UND-Schaltung 75 und die ODER-Schaltung 78,32, um in den Bildspeicher 9 eingeschrieben zu werden. Wenn das Differenzsignal eine Amplitudenkomprimierung um eine Faktor ²U erleidet, wird das Bildsynchronisiersignal V? vom Codegenerator

72 in den Bildspeicher geschrieben, und wenn die Amplitudenkomprimierung einen Faktor V₄ ausmacht, wird der Bildsynchronisiercode Vi vom Codegenerator

73 in den Pufferspeicher 9 geschrieben.

Es wird nun die Steuerung der Schaltereinrichtung 8 beschrieben. Es ist Aufgabe der Schaltereinrichtung 8, den Konverter 36 zur Umwandlung in einen Code mit unterschiedlicher Wortlänge mit dem Addierer 11 für eine gegebene Zeitdauer zu verbinden, beispielsweise für fünf aufeinanderfolgende horizontale Abtast/eilen während eines Bildes, wobei die fünf horizontalen Abtastzeilen für aufeinanderfolgende Bilder sequentiell verschoben werden. Zu diesem Zweck wird das Ausgangssignal vom Anschluß 16, das die Feststellung des Bildsynchronisiersignals anzeigt, auf einen Bildzähler 79 gegeben, bei welchem es sich um einen Ringzähler mit einem vollen Zählstand von 105 handelt und dessen Ausgangsanschlüsse mit entsprechenden von mehreren UND-Schaltungen A\, Aios verbunden sind. Das Horizontalsynchronisierausgangssignal vom Anschluß 17 wird auf einen Horizontalzählcr 80 geführt, bei welchem es sich um einen Ringzähler mit einem vollen Zühlstand handelt, der gleich der Anzahl der horizontalen Abtasizeilen des Videoeingungssignals ist, beispielsweise 525. Der Ausgang eines jeden fünften Ausgangsanschlusses 1,6, II, If). ..525 ist so angeschlossen, daß eine Vielzahl Flipflops FFi bis FFi₀₅ gesetzt und das unmittelbar vorausgehende Flipflop in sequentieller Weise zurückgcseui wird. Dadurch werden Impulse, die fünf aufeinanderfolgenden horizontalen Abtastzcilcn entsprechen und mit der Zeit verschoben werden, von den Flipflops Ff\ bis FF\m erhalten und auf die UND-Schaltung A\ bis Am geführt. Das Ausgangssignal von den UND-Schaltungen A\ bis A\m gelangt durch eine OD£R-ächuUung 81 und eine weitere ODER-Schaltung 82 und wird auf den Steueranschluß der Schaltereinrichtung 8 geliefert. Demzufolge ist die Schaltungseinrichtung mil dem Addierer 11 wahrend des ersten Bildes wahrend einer der ersten bis fünften horizontalen Abtastzeile entsprechenden Zcitduuer verbunden, wahrend des /weiten Bildes wührcnd einer der sechsten bis elften horizontalen Abtastzeile entsprechenden Zeitdauer, und so weiter. Somit verschiebt sich die Zeitdauer, während welcher die Schaltcreinrichtung mit dem Addierer 11 verbunden ist, für aufeinanderfolgende Bilder um eine fünf Zeilen entsprechende Zeitdauer. Auf diese Weise wird du» Ausgangssignal vom Addierer 11 wahrend eines Bildes für ein gegebenes Zeitintervall als Auffrischungssignal 'übertragen.

Das Auffrischungssignal wird uuch Obertragen, wenn der gespeicherte Inhalt Im Pufferspeicher«} beträchtlich verringert Ist und dadurch eine Unterbelegung dieses Speichers verursacht wird. Genau gesagt, wird der Zählstand im Zähler 53 der Steuerschaltung 12 im Komparator 67 mit dem in der Schwellenwertschaltung 68 vorgegebenen Schwellenwert verglichen und das Ausgangssignal des Komparator 67 wird über eine Negationsschaltung 84 auf den Setzanschluß eines Flipflop 85 und außerdem direkt, das heißt ohne durch eine Negationsschaltung zu gelangen, auf dessen Rücksetzanschluß gegeben. Wenn der im Pufferspeicher

ίο 9 gespeicherte Inhalt unter den in der Schwellenwertschaltung 68 vorgegebenen Schwellenwert, beispielsweise 20 000 Bits, verringert wird, wird das Flipflop 85 gesetzt und sein Ausgangssignal wird über eine ODER-Schaltung 82 auf den Steueranschluß der Schaltereinrichtung 8 geführt. Mit anderen Worten, wenn der im Pufferspeicher 9 gespeicherte Inhalt auf einen Wert unter 20 000 Bits reduziert wird, wird das Ausgangssignal des Addierers 11 auf den Konverter zur Umwandlung in einen Code mit unterschiedlicher Wortlänge gegeben, um das Auffrischungssignal zu übertragen. Wenn der im Pufferspeicher 9 gespeicherte Inhalt auf einen Wert oberhalb 20 000 Bits ansteigt, wird das Flipflop 85 zurückgesetzt, wodurch die Schaltereinrichtung 8 wieder mit dem Codierer 7 verbunden wird.

Wenn das Auffrischungssignal übertragen wird, ist es erforderlich, dieses direkt in den empfangsseitigen angeordneten Bildspeicher einzuschreiben ohne dieses einem aus dem Bildspeicher ausgelesenen Code hinzu /u addieren. Somit ist es erforderlich, die Übertragung des Auffrischungssignals an die Empfangsseite zu signalisieren. Zu diesem Zweck ist ein Horizontalsynchronisiercodegenerator 87 vorgesehen, der die Übertragung des Differenzsignals oder des Ausgangssignals des Codierers 7 anzeigt, sowie ein Horizontalsynchronisiercodc-

.vs generator 88, der die Übertragung des Auffrischungssignals oder des Ausgangssignals des Addierers 11 anzeigt. Die Ausgangssignale dieser Codegeneratoren 87, 88 werden auf UND-Schaltungen 89 bzw. 90 gegeben, die Außerdem das Ausgangssignal vom

.(o Anschluß 17 empfangen, das die Feststellung eines Horizontalsynchronisiersignals anzeigt. Zusätzlich wird das Ausgangssignal der ODER-Schaltung 82 oder das Steuersignal für die Schaltcreinrichtung 8 auf die UN D-Schaltung 90 zugeführt, während dessen negiertes Signal auf die UND-Schaltung 89 gegeben wird. Wenn die Schaltereinrichtung 8 mit dem Codierer 7 verbunden ist. gelangt deshalb der in serieller Form vorliegende Horizontalsynchronisiercode H\, der vom Codegeneralor 87 geliefert wird, durch die UND-Schaltung 89 und die ODER-Schaltung 32. um bei jeder Feststellung des Horizontalsynchronisiersignals in den Pufferspeicher 9 eingeschrieben /u werden. Wenn die Schaltereinrichtung 8 mit dem Addierer 11 verbunden ist, gelangt der in serieller Form vorliegende Horizontulsynchronisierco-

SS de //1, der vom Codegenerotor 88 geliefert wird, durch die UND-Schaltung 90 und die ODER-Schaltung 32, urr bei jeder Feststellung des Horizontolsynchronisiersi gnals in den Pufferspeicher 9 eingeschrieben zu werden immer wenn die Steuercode, wie das Adressensignal

to der Bildsynchronisiercode, der Horizontalsynchroni siercode oder dergleichen, auf die ODER-Schaltung 3; gegeben werden, wird verhindert, dnü das Ausgangssl gnal de» Konverters 36 zur Umwandlung in einen Cod mit unterschiedlicher Wortlnnge durch die UN D-Schal

ft* tung 37 gelangt. Wenn dies auch nicht dargestellt Ist, si wird die Ocsamtschaltung natürlich durch einen Tah gesteuert, der von einem O rund taktgenerator stammt. In FI g. J ist eine Anordnung beschrieben, die auf de

<l

Bmpfangsseke verwendet wird. Das Digitalsignal mit |leichm^ßiger Bitrate, das üb^-τ den Übertragungsweg empfangen worden ist, wird auf einen Eingsingsansch'uß |0O gegeben und von dort auf einen for variable portlänge geeigneten Decodierer 101, einen Steuersignaldetektor 102 und einen Horizontalsynehronisiercoledetektor 103. Der for variable Wortlänge geeignete Decodierer 101 funktioniert entgegenges*tzt wie der Konverter 36 zur Umwandlung in einen Code mit unterschiedlicher Wortlänge, der in Fig.2 gezeigt ist und auf der Sendeseite angeordnet ist. Das Ausgangs-Signal des Decodieren 101 wird auf mehrere UND-Schaltungen 104 bis 109 geführt. Der Detektor 102 dient als Detektor für ein Steuersignal, wie das Adressensignal, den Synchronisiercode oder dergleichen, und immer wenn ein Steuersignal festgestellt ist, wird eine liND-Schallung 104 freigegeben, um das im Ausgangssignal vom Decodierer 101 enthaltene Steuersignal durch die UND-Schaltung 104 und eine ODER-Schaltung 110 hindurchzulassen, so daß dieses Signal in einen Pufferspeicher 111 eingeschrieben werden kann. Wenn der Detektor 103 den Horizontalsynchronisiercode Wi feststellt, der dann erzeugt wird, wenn das codierte Ausgangssignal für das kennzeichnende Differenzsignal übertragen worden ist, nimmt ein Anschluß 103 einen Η-Wert (hohes Potential) an. Wenn dagegen der die Übertragung des Auffrischungssignals anzeigende Horizontalsynchronisiercode H₂ festgestellt worden ist, nimmt ein Anschluß 114 einen Η-Pegel an. Wenn Hi festgestellt ist, wird ein Flipflop 116 gesetzt, dessen Ausgangssignal auf eine UND-Schaltung 105 und dessen negienes Signal auf die UND-Schaltungen 106 bis 109 geführt wird. Während des Empfangs, des Auffrischungssignals wird somit lediglich die Schaltung 105 aus der Gruppe der UND-Schaltungen 105 bis 109 freigegeben, um das Ausgangssignal des Decodicrers 101 passieren zu lassen, das über eine ODER-Schaltung 117. eine UND-Schaltung 118 und eine ODER-Schaltung 110 zum Pufferspeicher 111 gelangt, um dort eingeschrieben zu werden.

Der am Eingangsanschluß 100 empfangene Code wird außerdem auf einen Bildsynchronisiercodedetektor 119 geleitet. Wenn der Bildsynchronisiercode V₀ festgestellt wird, was anzeigt, daß auf der Sendeseite keine Amplitudenunterdrückung oder-Kompression des Differenzsignals vorgenommen worden ist, nimmt ein Anschluß 130 einen Η-Pegel ein. Wenn die Bildsynchronisiercode Vi, V₂ und V3 festgestellt werden, was einer Amplitudenkomprimierung um einen Faktor V4, ²U bzw. V₄ entspricht, wird ein Η-Pegel-Ausgangssignal an Anschlüssen 131, 132 bzw. 133 erzeugt. Das Ausgangssignal an den Anschlüssen 130 bis 133 wird auf den Setzanschluß eines Flipf'ops aus einer Gruppe Flipflops 134 bis 137 und außerdem auf den Rücksetzanschluß aller anderen Flipflops gegeben. Wenn beispielsweise der Anschluß 130 einen Η-Pegel annimmt, wird das Flipflop 134 gesetzt, während alle anderen Flipflops 135 bis 137 zurückgesetzt werden. Das Setzausgangssignal der Flipflops 134 bis 137 wird auf eine Gruppe von UND-Schaltungen 138,139,140 bzw. 141 geführt. <«>

Das Ausgangssignal der UND-Schaltungen 107 bis 109 wird auf eine Gruppe digitaler Multiplizierer 120, 121 bzw. 122 gegeben, die dieses Ausgangssignal mit einem Koeffizienten \lk\ bis 1/fa multiplizieren. Diese Koeffizienten werden in entsprechenden Koeffizienten- <"S schaltungen 123 bis 125 gebildet. Die in den Koeffizientenschaltungen 123 bis 125 gebildeten Koeffizientenwerte stellen den Reziprok-Wert derjenigen Koeffi- aentenwerte dar, die in den Koeffizientenschakungen 23 bis 25 des auf der Sendeseke angeordneten ©rößeneinstellers 5 gebildet werden. Die Ausgangssifnale dieser Multiplizierer 120 bis 122 werden auf UND-Schaltungen 139, 140 bzw. 141 gegeben. Eine UND-Schaltung 138 empfängt das Ausgangssignal von der UND-Schaltung 106. Die Ausgangssignale von den UND-Schaltungen 138 bis 141 gelangen durch die ODER-Schaltung 117, die UND-Schaltung 118 und die ODER-Schaltung 110, um im Pufferspeicher m eingeschrieben zu werden. Wenn der Bildsynchronisiercode Vo empfangen worden ist, passiert demzufolge das Ausgangssignal des Decodierers 101 die UND-Schaltung 106, so daß es keiner Amplitudensteuerung unterzogen wird, und gelangt dann durch die UND-Schaltung 138, um anschließend im Pufferspeicher 111 eingeschrieben zu werden. Wenn der Detektor 119 den Bildsynchronisiercode Vi feststellt, wird die UND-Schaltung 139 freigegeben, so daß das Ausgangssignal des Decodierers 101 im Multiplizierer 120 mit einem Faktor \lk\ multipliziert wird. Folglich wird dieses Ausgangssignal um --inen Faktor expandiert, der der sendeseitig durchgeführten Amplitudenunterdrückung oder Amplitudenkompression entspricht, bevor es in den Pufferspeicher 111 eingeschrieben wird. Wenn das Steuersignal von der UND-Schaltung 104 zum Einschreiben in den Pufferspeicher Ul ausgegeben wird, wird die UND-Schaltung 118 gesperrt, um zu verhindern, daß das Ausgangssignal des Decodierers 101 zum Pufferspeicher Ul gelangt.

Die im Pufferspeicher Ul gespeicherten Daten werden einem Serien-Parallel-Wandler 150 in derjenigen Reihenfolge zugeführt, in welcher sie in den Speicher Hl eingeschrieben werden. Ein Taktgenerator 151 wird vom Pufferspeicher 111 getrieben und der dadurch erzeugte Takt wird auf einen Synchronisiersignalgenerator 152 gegeben, der ein Bildsynchronisiersignal und ein Horizontalsynchronisiersignal erzeugt, die dann auf einen Synchronisiercodegenerator 153 gegeben werden, der einen Horizontalsynchronisiercode H₂ erzeugt, der an einem Komparator 160 geliefert wird. Die Kombination von Bildsynchronisiersignal und Horizontalsynchronisiersignal wird außerdem auf einem Adressengenerator 157 gegeben, der der Reihe nach denselben Adressencode erzeugt, wie ei sendeseixig von dem in Fig.2 gezeigten Adressengenerator 18 erzeugt worden ist, und der erzeugte Adressencode wird einem Komparator 161 zugeführt. Die Komparatoren 160 und 161 empfangen außerdem das Ausgangssignal vom Serien-Parallel-Wandler 150.

Wenn in Komparator 161 Übereinstimmung festgestellt wird, schaltet dessen Ausgangssignal eine Schaltereinrichtung 165 auf Durchlaß, wodurch der diesem speziellen Adressencode folgende Differenzcode vom Wandler 150 auf einen Addierer 166 gelangt. Fin von einem Bildspeicher 167 ausgelesener Code wird ebenfalls auf den Addierer 166 geführt, und das Summensignal gelangt durch eine Schaltereinrichtung 168 und wird in den Bildspeicher 167 eingeschrieben. Der in den Speicher 167 eingeschriebene Code wird von dort ein Bild später ausgelesen.

Während derjenigen Zeit, während welcher ein Adressencode in den Serien-Parallel-Wandler 150 eingegeben wird, tritt ein wiederholter Umlauf dadurch auf, daß der Inhalt des Bildspeichers 167 ausgelesen wird, durch den Addierer 166 gelangt und wieder in den Bildspeicher 167 eingelesen wird. Der vom Bildspeicher 167 ausgclesene Code wird außerdem zur Umwandlung

/ο

¹⁵ 16

in ein Analogsignal auf einen D-A-Wandler 169 gesteuert wird, so daß die Wahrscheinlichkeit einer gegeben, so daß an einem Ausgan&sanschluß t70 wieder wesentlichen Qualitätsverschlechterung des gespeicherein Videosignal hergestellt wird Wenn sich ein Teil des ten Bildes ausgeschlossen wird. Bei einem experimenübertragenen Videosignals ändert, wird diese Änderung tiellen Beispiel ist die Biid-zu-Bild-Vergleich-Codierung in der zuvor beschriebenen Weise codiert und 5 angewendet worden auf ein Videosignal in einem zusammen mit dem zugehörigen Adressencode übertra- Fernsehsystem mit einer Nennfrequenzbandbreite von ^ⁿ«?^e^ ?=«^enC? j ^W,i^{rd mitHilfe des} Serien-Paral- 4 MHz. wobei eine Person während der Bilder 0 bis 7 IeI-Wandlers 150 auf der Empfangsseite festgestellt, und ruhig sitzen blieb, während der Bilder 70 bis 90 ihr die codierte Änderung gelangt vom Wandler 150 zum Gesicht zur Fernsehkamera hin bewegte, während der Addierer 166 so daß eine Korrektur des aus dem ₁₀ Bilder 90 bis 140 aufstand und wegging und während tier Bildspeicher 167 ausgelesenen Codes vorgenommen Bilder 140 bis 200 zurückkam (F i g. 4). Der Schwsllen- ^m{°; . wert der Schwellenwertschaltung wurde in Abhängigen" andererseits vom Komparator 160 eine keit von dem Belegungsgrad des Pufferspeichers Übereinstimmung festgestellt wird, was die Übertra- gesteuert. Der in diesem Speicher gespeicherte Inhalt ist gung des Auffnschungssignals anzeigt treibt das 15 in Fig.4B dargestellt, welche zeigt, daß während einer Ausgangssignal des !Comparators 160 eine Schaltung raschen Änderung im aufzunehmenden Bild Überläufe 172, deren Ausgangssignal die Schaltereinrichtung 168 oder Kapazitätsüberschreitungen des Pufferspeichers fur eine Horizontalpenode auf den Ausgang des auftraten, dessen Kapazität 200 k Bits betrug. Wenn Senen-Parallel-Wandlers 150 schaltet, wodurch der man dagegen die Erfindung anwendet und das Code vom Pufferspeicher 111 während einer Horizon- *o Differenzsignal mit einem Faktor ³/₄ steuert, wenn der talpenode durch den Wandler 150 gelangt und in den im Pufferspeicher gespeicherte Inhalt 50 k Bits über-Bildspeicher 167 eingeschrieben wird. Auf diese Weise schreitet, mit einem Faktor V₄, wenn der gespeicherte wird das Auffrischungssignal direkt in den Bildspeicher Inhalt HOk Bits überschreitet und mit einem Faktor V₄, 167 eingeschrieben, um dessen Inhalt zu erneuern. wenn der gespeicherte Inhalt !70 k Bits übersteigt, Es ist zuvor erwähnt worden, daß der zweite 25 ergibt sich das in Fig.4 C gezeigte Ergebnis, aus Größeneinsteller 35 auf der Sendeseite (F i g. 2) welchem man ersehen kann, daß kein Überlauf auftritt, weggelassen werden kann. In diesem Fall wird eine Dies beweist die ausgezeichnete Leistungsfähigkeit des entsprechende Änderung auf der Empfangsseite da- erfindungsgemäßen Systems. Bei diesem Experiment durch vorgenommen, daß die die Änderung des wurde der in F i g. 2 gezeigte zweite Größeneinsteller 35 Bildsynchronisiercodes feststellende Schaltung 119, die 30 weggelassen.

Flipflops 134 bis 137, die UND-Schaltungen 107 bis 109 Wenn eine Umschaltung nach herkömmlicher Arund 138 bis 141, die Multiplizierer 120 bis 122 und die beitsweise verwendet wird, das heißt, eine Umschaltung Koeffizientenschaltungen 123 bis 125 entfernt werden. auf einen Unterabtastwertmoden oder einen Wechsel-Auf diese Weise wird das Ausgangssignal von den zeilenmoden, um den Überlauf noch stärker zu UND-Schaltungen 105 und 106 direkt auf die ODER- 35 verhindern, ist der Anteil, welchen diese Moden im Schaltung 117 gegeben. Wenn der Konverter 36 zur Verhältnis zur Gesamtwirkung bilden, gegenüber dem Umwandlung in einen Code mit unterschiedlicher herkömmlichen System verringert, so daß man eine Wortlänge nicht verwendet wird, wird der für variable hohe Bildqualität erreicht. Außerdem tritt die Ver-Wortlänge geeignete Decodierer 101 entfernt Gemäß schlechterung der Fähigkeit, einer raschen Änderung im vorausgehender Beschreibung ist die Größe des 40 aufzunehmenden Bild zu folgen, nicht stufenweise auf Differenzsignals über vier Bereiche gesteuert worden. sondern sie erscheint als ein Verschwimmen des Bildes, Die Anzahl solcher Bereiche kann jedoch geändert so daß die visuell wahrnehmbare Verschlechterung werden. Außerdem können die Schwellenwertschaltung vermindert ist. Da zur Auffrischung des empfangsseiti-6 und der Codierer 7, die als getrennte Komponenten gen Bildspeichers 167 dasjenige Auffrischungssignai dargestellt worden sind, auf einem einzigen Baustein 45 verwendet wird, welches durch den Codierer 7 und miteinander vereint werden. dergleichen erzeugte Quantisierungsfehler in seiner Aus der vorausgehenden Beschreibung ist ersichtlich, Information enthält, wird zwischen den aufgefrischten daß das erfindungsgemäße Bild-zu-Bild-Vergleich-Co- Bereichen und den nicht aufgefrischten Bereichen im diersystem einen Überlauf des Pufferspeichers 9 wesentlichen die gleiche Bildqualität aufrecht erhalten, dadurch verhindert, daß die Größe des Differenzsignals 50 so daß das Auftreten eines quer über das Bild entsprechend der Belegung des Pufferspeichers 9 verlaufenden Streifens vermieden wird.

Hierzu 3 Blatt Zeichnungen

Claims (9)

1. 25 4? ISO

   ffo Patentansprüche!

   _f 1. BiId-KU-BiId-Vergleich-Kodiersystem mit einem Subtrahierer zur Erzeugung eines Differenzsignals ^entsprechend der Differenz zwischen einem Bin· jiangssignal und einem Ausgangssignal eines BiIdspeichers, mit einem das Differenzsignal quantisierenden Codierer zur Erzeugung eines kodierten Ausgangssignals, mit einem Pufferspeicher, in welchen das codierte Ausgangssignal geschrieben v»>^rd, wobei der Codierer außerdem ein Pegelwertdarstellungsüignal erzeugt, das die Größe seines codierten Ausgangssignais angibt, und der Inhalt des Pufferspeichers mit gleichförmiger Geschwindigkeit ausgelesen wird, und mit einem Addierer zur Bildung der Summe aus Pegelwertdarstellungssignal und Bildspeicherausgangssignal, wobei das Summensignal in den Bildspeicher eingeschrieben und von dort ein Bild später ausgelesen wird, gekennzeichnet durch einen zwischen den Subtrahierer (3) und Codierer (7) geschalteten Größeneinsteller (5) zur Steuerung der Größe des Differenzsignals und eine den Belegungsgrad des Bildspeichers (4) überwachende Steuerschaltung (12) zur Steuerschaltung des Größeneinstellers (5) in Abhängigkeit vom festgestellten Belegungsgrad.
2. 2. Codiersystem nach Anspruch 1, gekennzeichnet durch eine zwischen den Codierer (7) und den Pufferspeicher (9) geschaltete Schaltereinrichtung (8), mit welcher der Eingang des Pufferspeichers an den Ausgang des Addierers (11) anschließbar ist, und eine Steuervorrichtung zum periodischen Steuern der Schaltereinrichtung.
3. 3. Codiersystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zwischen den Codierer (7) und den Pufferspeicher (9) ein Konverter (36) zur Umwandlung in einen Code mit unterschiedlicher Wortlänge geschaltet ist, mit dem eine Codeumwandlung entsprechend einer vorbestimmten Regel durchführbar ist.
4. 4. Codiersystem nach Anspruch 3, gekennzeichnet durch eine zwischen den Codierer (7) und den Konverter zur Umwandlung in einen Code mit unterschiedlicher Wortlänge (36) geschaltete Schaltereinrichtung (8), mit der der Eingang des Pufferspeichers (9) an den Ausgang des Addierers (11) anschließbar ist, und eine Steuervorrichtung zum periodischen Steuern der Schaltereinrichtung.
5. 5. Codiersystem nach einem der Ansprüche 1 bis 4, gekennzeichnet durch einen zwischen den Codierer (7) und den Addierer (11) geschalteten zweiten Größeneinsteller (35) zur Steuerung der Größe in der gegenüber dem ersten Größeneinsteller (5) entgegengesetzten Richtung.
6. 6. Codiersystem nach Anspruch 5, gekennzeichnet durch einen Codegenerator (73) zur Erzeugung eines Codes, der den gesteuerten Zustand des zweiten Größeneinstellers (35) angibt und an den Pufferspeicher (9) weitergibt.
7. 7. Codiersystem nach Anspruch 6, gekennzeichnet durch eine Detektorschaltung zur Gewinnung des den gesteuerten Zustand des Größeneinstellers anzeigenden Codes aus dem gesendeten und empfangenen Code, eine Steuereinrichtung zur Steuerung der Größe des empfangenen Codes in Abhängigkeit vom gewonnenen Code und in einer eesenüber der Steuerung durch den ersten Größen-

   einsteller entgegengesetzten Richtung, und eine Addiereinrichtung, mit welcher der Steuercode und das Btldspeicherausgangssignal addiert und dann in ein digitales Videosignal decodiert werden.
8. 8. Codiersystem nach einem der Ansprüche 1 bis Λ dadurch gekennzeichnet, daß zwischen den Größeneinsteller (5) und den Codierer (7) eine Schwellenwertschaltung (6) geschaltet ist, mit welcher ein einen gegebenen Pegelwert übersteigender Teil des Ausgangssignals des Größeneinstellers als kennzeichnendes Differenzsignal auf den Codierer führbar ist
9. 9. Codiersystem nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Größeneinsteller eine Vielzahl Kompnmierungseinrichtungen zur Komprimierung des Differenzsignals mit einem gegebenen Faktor aufweist, wobei der Faktor einer Komprimierungseinrichtung von dem einer jeden anderen Komprimierungseinrichtung verschieden ist, sowie eine Auswahleinrichtung zur Auswahl eines Aurgangssignals von einer dieser Komprimierungseinrichtungen, und daß die Steuerschaltung eine Detektoreinnchtung zur Festeilung der Bildspeicherbelegung aufweist, die mehrere Belegungsgrade zu unterscheiden vermag, sowie eine auf die Detektoreinrichtung ansprechende Einrichtung zur Erzeugung eines die Auswahleinrichiung steuernden Signals.